JPH0758784B2 - ラッチ・アップ防止性能を改良したラテラル形絶縁ゲート・バイポーラ・トランジスタ - Google Patents

Description

【発明の詳細な説明】 本発明は一般に絶縁ゲート・トランジスタに関するもの
であり、更に詳しくは電流容量およびラッチ・アップ防
止機能を向上したラテラル形絶縁ゲート・トランジスタ
に関するものである。

発明の背景 従来、ラテラル形絶縁ゲート・トランジスタは低濃度に
ドープされるか、または高濃度にドープされた半導体基
板上に形成されてきた。種々の形式の立て形（バーチカ
ル）絶縁ゲート・トランジスタは例えば特願昭56−1909
83号（特開昭57−120369号）明細書に開示されている。
上記特許出願に詳細に説明されているように、絶縁ゲー
ト・トランジスタはアノード端子およびカソード端子の
ような装置の主端子の間の誘起されたチャネルの中のキ
ャリヤの流れを制御するための絶縁ゲートをそなえた半
導体装置である。ゲートは導電チャネルを設定し、この
導電チャネルの最大容量により装置が通すことのできる
最大キャリヤ電流が制限される。基本的な絶縁ゲート・
トランジスタは順方向阻止能力と逆方向阻止能力の両方
を有する。順方向の電流導通はチャネルを設定する絶縁
ゲートによって制御することができる。絶縁ゲートに印
加される電圧はチャネルの電流容量を設定し、したがっ
て装置が通すことのできる最大キャリヤ電流を設定す
る。絶縁ゲート・トランジスタは両方向性の装置であ
り、正孔と電子の両方による導電を用いている。正孔と
電子が装置の全電流に寄与する。チャネルは装置の一方
の表面に隣接して配置され、一方の導電型の電荷キャリ
ヤの流れを制御可能に装置のドリフト領域に供給する。
装置の反対側の表面に設けられた高濃度にドープされた
領域が反対の導電型の電荷キャリヤをドリフト領域に供
給する。これらのキャリヤはドリフト領域の中で再結合
して、適切に印加されたバイアス電圧に応じて装置を通
る電流を設定する。

従来、このような装置のラテラル形構成のものの回路へ
の応用は、このラテラル形の装置が電流の導通を制御で
きない状態にラッチする傾向があるため若干限られてき
た。更に、従来のラテラル形構成では上記のラッチ・ア
ップの発生前に導通させることのできる電流レベルが不
充分であった。

発明の要約 本発明の１つの目的は電流導通能力を改良した、更に詳
しくいうとラッチ・アップ前の電流導通レベルを大きく
した改良されたラテラル形絶縁ゲート・トランジスタを
提供することである。

本発明のもう１つの目的はラッチ・アップ防止性能を向
上したラテラル形絶縁ゲート・トランジスタを提供する
ことである。

本発明の更にもう１つの目的は電流密度およびラッチ・
アップ防止性能を改良して、従来の装置よりも高いレベ
ルで電流を導通させることができるラテラル形絶縁ゲー
ト・トランジスタを提供することである。

詳しくは後で詳細に説明するように、本発明の１つの目
的は装置の基板とアノードとの間に流れる電流の垂直方
向成分を大きくすることにより電流容量を改良した装置
を提供することである。

本発明の更にもう１つの目的はベース抵抗を通って流れ
る電流部分を減らすことにより、このように電流を減少
させない場合に生じるベース／ソース接合に沿った電圧
降下を小さくすることである。ベース／ソース電圧降下
を小さくすれば、ベース／ソース接合が順方向バイアス
される可能性も小さくなる。更に詳しく述べると、全電
流の内、ベース抵抗を通ってカソードに流れる部分を小
さくすることにより、装置を全体として、それに比例し
て高い電流レベルで動作させることができる。何故な
ら、ベース／ソース接合が順方向バイアスされて装置が
ラッチする前に同量の電流をベース抵抗に流すことがで
きるからである。したがって、ベース電流を制御するこ
とにより装置のラッチング閾値を大きくすることができ
る。

したがって本発明の更にもう１つの目的はドリフト領域
をカソードまたはソース接点に結合する電流路を設け
て、ソース領域から離れるように電流を迂回させ、この
迂回した電流によってベース／ソース接合に沿ったIR電
位降下が生じないようにすることである。その結果、こ
のラテラル形装置は通常の立て形構造の絶縁ゲート・ト
ランジスタで得られるのと同等の高電流レベルで動作す
ることができる。

本発明を適切に説明するため、いくつかの用語の意味を
明確に規定しなければならない。ラテラル形絶縁ゲート
・トランジスタでは、Ｐベース領域はその中に正孔に対
する電流路を有すると考えることができる。装置全体と
しては、ゲートがＰ領域の中にＮ型チャネルを誘起して
電子のような多数キャリヤを導通させるとすると、正孔
を導電するベース領域は少数キャリヤを導電すると考え
られる。ベース領域の少数キャリヤ電流路は装置表面に
ほぼ平行な横方向部分と装置表面に対してほぼ垂直な垂
直方向部分を有すると考えることができる。

好ましい実施例では、埋込み領域のような付加的な領域
をベース領域に隣接して配置することにより、ソース領
域に隣接したベース領域から離れて隔たった高導電率の
横方向電流路を設けて、ベース／ソース電圧降下を著し
く下げる。このようにして、ソース・ベース接合のすべ
ての部分はソース領域に対して、順方向バイアス電位ま
たは注込閾値すなわちそれを超えると装置が再生的にラ
ッチ・アップするような固有の寄生４層構造をトリガす
る順方向バイアス電位または注入閾値より小さい電圧レ
ベルに維持される。また、埋込み層は上記装置の表面に
ほぼ平行な高導電率の電流路を設定して、上記ドリフト
領域の少数キャリヤを上記の新たに設定された横方向電
流路を介して上記装置表面に対してほぼ垂直なベース領
域中の少数キャリヤ電流路の垂直方向部分に結合すると
考えることができる。

要約すると、好ましい実施例では、電流導通とラッチ・
アップ防止性能を改良した本発明のラテラル形絶縁ゲー
ト半導体装置は、一方の導電型の高濃度にドープされた
基板、基板の上に配置された一方の導電型の低濃度にド
ープされた第１の層、第１の層の上に配置されて装置表
面の一部を形成する反対導電型の低濃度にドープされた
第２の層、第２の層の中に配置されて装置表面の一部を
形成する反対導電型の第１の領域、第１の領域の中に配
置されて装置表面の一部を形成する一方の導電型の高濃
度にドープされた第２の領域、第２の層の中に配置され
て装置表面の一部を形成する一方の導電型の第３の領
域、第３の領域の中に配置されて装置表面の一部を形成
する反対導電型の高濃度にドープされた第４の領域を含
む。装置表面の上に配置された絶縁層が第３および第４
の領域の一部をおおう。制御可能なゲート電極が第３お
よび第４の領域と整合するように絶縁層の一部の上に配
置され、適当なバイアスに応答して上記第３の領域中に
チャネルを誘起する。チャネルが誘起されると、チャネ
ルは上記装置の多数キャリヤ電流すなわち反対導電型の
キャリヤ電流のほぼすべての部分を導電するための充分
な容量および導電率を持つ。

第３の領域および第４の領域の上にそれらの領域に接触
して電極が配置される。この電極は第３の領域と第４の
領域を短絡して、これらの領域の間に電圧が設定される
のを防止し、これにより、第３の領域と第４の領域の間
の接合の望ましくない順方向バイアスを防止して、この
結果、装置の望ましくないラッチングが生じないように
する。更に、第３の領域またはベース領域に関連して、
低濃度にドープされた第２の層とソース電極またはカソ
ード電極との間でベース領域を通る少数キャリヤの導電
を制御する手段が設けられる。更に詳しく述べると、第
１の好ましい実施例では、ベース領域の導電率を変え
て、ソース領域から横方向にずれたベース領域の一部に
低抵抗電流路を設けて、これにより、ベース領域を通る
一方の導電型の電流すなわち少数キャリヤ電流によるIR
電圧降下を小さくして、ベース領域とソース領域の間の
接合が順方向バイアスされる可能性を小さくする。別の
好ましい実施例では、埋込み領域のような一方の導電型
の高濃度にドープされた別の１つの領域がベース領域お
よびドリフト領域に隣接して配置される。この別の領域
はベース／ソース接合から隔たった高導電性の電流路を
構成して、上記ドリフト領域と電極との間に一方の導電
型キャリヤすなわち少数キャリヤを導電する。更に詳し
くは、この高濃度にドープされた別の領域は高導電率を
有しているので、ドリフト領域を通ってベース領域の中
へ横方向に流れようとする少数キャリヤすなわち一方導
電型のキャリヤは、向きを変えて高導電性の電流路を横
方向に通って埋込み領域を横切り、装置表面にほぼ平行
な電流路を流れることによってベース領域の横方向の大
部分を横切る。次に、装置表面に対してほぼ垂直方向に
ベース領域を通って少数キャリヤがカソード電極に吸引
される。ベース領域を通って流れる装置表面に平行な横
方向の電流は上記の別の領域を付加することによってか
なり小さくなり、したがって、第３の領域と第４の領域
との間の接合の大部分に沿ったIR電圧降下のＩ（電流）
成分も小さくなる。この場合、第３の領域と第４の領域
の間の接合は順方向バイアスされる可能性が小さくな
る。

後で更に詳しく説明するように、絶縁ゲート・トランジ
スタの電流は基本的に３つの主要成分からなる。すなわ
ち、（１）カソードからチャネルを通ってアノードに向
ってドリフト領域に流れ込み、アノードからドリフト領
域に注入される少数キャリヤすなわち一方の導電型のキ
ャリヤと再結合する多数キャリヤすなわち反対導電型の
キャリヤによる成分、（２）アノードからドリフト領域
およびベース領域を通ってカソードに流れる横方向の少
数キャリヤ電流、および（３）基板とアノードの間で垂
直方向に流れる少数キャリヤ電流である。垂直方向の電
流はもちろん、基板がアース電位のようなキャリヤのシ
ンクまたはドレインに接続されているものと仮定した場
合の電流である。本発明では、Ｐ＋基板を付加すること
により少数キャリヤの付加的なシンクが得られ、これは
基板の抵抗を下げて垂直方向の電流にかなり寄与する。
したがって、本発明の絶縁ゲート・トランジスタは導通
する電流レベルを増大させるとともにラッチング防止性
能を改善する。

新規性があると考えられる本発明の特徴は特許請求の範
囲に記載しているが、本発明自体の構成と動作方法なら
びに本発明の絶縁ゲート・トランジスタの上記以外の目
的、特徴および利点は図面を参照した以下の詳細な説明
により一層よく理解されよう。

好ましい実施例の説明 本発明は種々の異なる半導体材料で作られた広範囲のラ
テラル形絶縁ゲート・トランジスタに適用可能である。
以下の説明では、現在使用されている半導体装置の大多
数がシリコン装置すなわちシリコン・ウェーハに作られ
た装置であるので、シリコン基板を使った好ましい実施
例について説明する。本発明の最も普通の適用対象はシ
リコン基板を用いた装置が対象となる。更に、以下の説
明はシリコン基板を用いた半導体装置を対象としたもの
であるが、これらは本発明の好ましい実施例を示すもの
で、本発明の適用範囲を制限するものではない。更に、
特に好ましい電流密度の結果を得ることができるのはた
とえば高濃度にドープされた基板上に装置を作ったとき
であるが、本発明は絶縁分離された基板のような他の形
式の基板上に作られた装置にも及ぶものである。

第１乃至７図において、本発明の説明が理解しやすいよ
うに対応する同様な部分には同じ参照番号を付してあ
る。

これらの図では半導体素子の種々の部分は互いに寸法が
比例するようには描かれていない。本発明を明確に理解
できるように或る寸法を他の寸法に対して誇張してあ
る。説明のためのラテラル形絶縁ゲート・トランジスタ
の好ましい実施例ではＰ＋基板、Ｐ＋アノード領域、Ｎ
バッファ領域、Ｐベース領域およびＮ＋カソード領域を
含むものとして示しているが、本発明が種々の領域の導
電型を逆にしてＮ＋基板、Ｎ＋アノード領域、Ｐバッフ
ァ領域、Ｎベース領域およびＰ＋カソード領域を設けた
ラテラル形絶縁ゲート・トランジスタにも同様に適用で
きることは勿論である。

更に、ここに例示する実施例は装置の種々の領域を幅と
深さの２次元で図示してあるが、これらの領域は長さ、
幅および深さをそなえた３次元の領域として形成される
ものと理解すべきである。更に、本明細書では主として
単一のセルについて説明を行なっているが、実際の装置
が通常100個以上のセルで構成されることも理解すべき
である。

先ず第１図を参照すると、第１図には従来のラテラル形
絶縁ゲート・トランジスタ10（以下、単に装置とも呼
ぶ）が示されている。この装置は、低濃度にドープされ
たＰ−基板12の上にＮ型エピタキシャル層14を有する。
層14の中にＮ型バッファ領域16が配置され、Ｎ型バッフ
ァ領域16の中にＰ＋型アノード領域18が配置されてい
る。Ｐ＋型アノード領域18にメタライズ接点20が付着さ
れ、メタライズ層20に端子22が電気的に接続されてい
る。装置のカソード側では、エピタキシャル層14の中に
Ｐ型ベース領域28が配置され、Ｐ型ベース28の中にＮ＋
型カソード領域30が配置されている。金属接点32がＮ＋
型カソード領域30およびＰ型ベース領域28の上に、それ
らの領域と接触して配置されていて、各領域に対する電
気接点として作用するとともに、更にソース領域30をベ
ース領域28に対して短絡する。カソード接点32に端子34
が接続される。装置のカソード部分は「Ｎ−ドリフト」
層として表わすエピタキシャル層の一部によって装置の
アノード部分から隔てられている。装置10の表面はエピ
タキシャル層14の一部、アノード領域18、バッファ領域
16、ベース領域28およびソース領域30によって形成され
る。

絶縁層36がベース領域28の一部およびソース領域30の一
部の上に配置されている。絶縁層の上にはベース領域28
の一部と整合するようにゲート電極が配置されている。
適当なバイアスを加えたとき、ゲート38は、カソード電
極32からドリフト層14へ多数キャリヤ電流、この例では
電子電流のほぼすべてを導通する能力を持つチャネルを
ベース領域の中に誘起する。ゲート部材38にメタライズ
によりゲート電極40が付着されており、ゲート電極40に
はゲート端子42を接続することができる。

第１図に示すように、装置の電流は基本的に３つの別々
の成分で構成される。第１の成分は、カソード電極32か
らソース領域30およびＰベース領域28の中に誘起された
Ｎ−チャネルを通ってＮドリフト層14に流れ、更にＮバ
ッファ領域16にも流れ得る多数キャリヤ電流、この例で
は電子電流と考えられ、この電子はアノード端子20から
Ｎバッファ領域16およびＮドリフト層14の中に注入され
る正孔と再結合する。装置電流の第２の成分は、Ｐ＋ア
ノード領域18からＮバッファ領域16およびＮドリフト層
14を通って、ソース領域30の下に装置の表面と平行に横
方向に延在するＰベース領域28の部分の中に流入し、そ
の後、装置の表面の平面に対して直角な方向に延在する
ベース領域28の部分を通ってカソード端子32に流れる横
方向の正孔電流で構成される。装置電流の第３の成分は
垂直方向の成分であり、これはＰ基板をアース等の電荷
キャリヤ源に結合したときにアノード領域18、Ｎバッフ
ァ領域16およびＰ基板12を含む固有のPNPトランジスタ
によって設定される。

次に第２図は典型的な絶縁ゲート・トランジスタの等価
回路図であり、これはカソード端子34とＮドリフト層14
との間に接続された電界効果トランジスタ50を含む。ソ
ース領域30、ベース領域28およびドリフト層14を含むNP
Nトランジスタ52がカソード端子34とPNPトランジスタ55
のＮベース領域（ドリフト層14）との間に結合される。
PNPトランジスタ55は横方向の正孔電流に関係するもの
で、エミッタとしてＰ＋アノード領域18、ベースとして
Ｎバッファ領域16およびＮドリフト層14の組合せ、横方
向正孔のコレクタとしてＰベース領域28を含んでいる。
PNPトランジスタ55のコレクタはNPNトランジスタ52のベ
ースに結合されるとともにベース領域28中の抵抗を表わ
す抵抗Ｒを介してカソードにも結合されている。PNPト
ランジスタ57は垂直方向の正孔電流に関係するもので、
そのエミッタとしてアノード端子22に結合されたＰ＋ア
ノード領域18、ベースとしてＮバッファ領域16、コレク
タとしてアースに結合されたＰ−基板12を含む。

次に第３図を参照して説明すると本発明では、Ｐ＋基板
60を設けることにより垂直方向のPNPトランジスタ57
（第２図）の導電率、したがって垂直方向の正孔電流を
改良することによってラテラル形絶縁ゲート・トランジ
スタの電流密度または電流導通能力を改善することがで
きること、更に、電流導電率の改良の結果としてトラン
ジスタのラッチング電流レベルを大きくできることも発
見した。また第４図および第５図に示すように、Ｐベー
ス領域28を通る低抵抗電流路を設けるか、またはＰベー
ス領域28の一部を迂回する低抵抗電流路を設けることに
よって装置10のラッチ・アップ防止性能を改良すること
もできる。これらの改良について第３図乃至第７図を参
照しながら更に詳細に説明する。

第３図は本発明の一実施例による改良されたラテラル形
絶縁ゲート・トランジスタを示す。更に詳しく述べる
と、装置は、アノード端子22、アノード接点20、Ｐ＋ア
ノード領域18、低濃度にドープされたＮバッファ領域1
6、Ｎドリフト層14、Ｐベース領域28、Ｎ＋ソース領域3
0、カソード接点32、およびカソード端子34を含む。し
かしこの実施例では、前述のラテラル形絶縁ゲート・ト
ランジスタがＰ−基板12だけの上に設けられているのに
対して、Ｐ−エピタキシャル層62を設けたＰ＋基板60の
上に設けられる。Ｐ＋基板は正孔すなわち少数キャリヤ
に対するドレインまたはシンクを提供し、垂直方向のト
ランジスタ57のコレクタ電流に実質的に寄与し、したが
ってラテラル形絶縁ゲート・トランジスタ10の中の正孔
電流の垂直方向成分に実質的に寄与する。この例では、
Ｐ＋基板60がアースのような正孔キャリヤに対するシン
クに結合される。垂直方向成分の改良により、装置の電
流導通能力または電流密度が改良されるので、ラッチン
グ前に一層高いレベルの電流を導通することができる。
したがって、本発明の絶縁ゲート・トランジスタでは電
流導通とラッチング防止性能がともに改善される。

Ｎバッファ領域16およびアノード領域18の上にゲート絶
縁層36を伸ばして、表面の汚れによってＰ＋アノード領
域18とＮバッファ領域16との間の接合が短絡されないよ
うにする。Ｐ＋アノード領域とＰ−エピタキシャル層と
の間のパンチスルーを避けるためＮバッファ領域が設け
られる。

次に第４図には本発明の別の実施例による改良されたラ
テラル形絶縁ゲート・トランジスタ10を示す。図ではこ
の装置はＰ−基板12の上に作られているが、同様の装置
を第３図に用いられているようなＰ＋基板60の上に作っ
て、Ｐ＋基板60を用いることにより垂直方向の正孔電流
を増大した装置を得ることができることが理解されよ
う。第４図の実施例では、アノード領域18、バッファ領
域16、ドリフト層14、ベース領域28、ソース領域30およ
びゲート38の他に、付加的なＰ＋電流制御領域66がＰ−
基板12およびＮドリフト層14の中に配置されて、Ｐベー
ス領域28およびＮ＋ソース領域30の一部と重なり合う
（オーバラップする）。Ｎ−層（14）をエピタキシャル
成長させた後で、Ｐベース領域28まはＮ＋ソース領域領
域30を拡散する前に、Ｐ＋領域66は拡散によって形成す
ることができる。この実施例では、高導電率の領域66を
位置合わせして、この領域66がＮ＋ソース領域の大部分
と重なり合わないようにすることが重要である。これ
は、重なり合うとソース領域30の性能が低下しやすいか
らである。したがって、Ｐ＋領域66はＮ＋ソース30から
横方向に実質的にずれていることが好ましい。Ｐ＋領域
66の大部分または殆んどすべてがソース領域30の大部分
の下にはないので、ソース領域30の下のＰベース領域28
の中に存在する少数キャリヤ電流路の横方向抵抗に殆ん
どまたは全く影響を及ぼさない。そのかわりに、高導電
率の領域66は、この領域66およびＰベース領域28の間の
界面とカソード端子32との間に、装置表面に対して直角
方向に存在する少数キャリヤ電流路の部分に主に影響を
及ぼす。更に詳しく述べると、少数キャリヤ電流路のこ
の垂直方向部分は抵抗小さい高導電率の領域66と重なり
合っていることによって高導電性となる。したがって、
少数キャリヤ電流路のこの部分に沿ったIR電圧降下が小
さくなる。すなわち、この高導電率の領域66がない場合
の値より小さくなる。したがって、Ｐベース領域28とＮ
＋ソース領域30との間の界面に沿った電圧降下が小さく
なり、この装置のラッチ・アップ防止性能が改善され
る。

本発明によるラテラル形絶縁ゲート・トランジスタ10の
更にもう１つの別の実施例が第５図に示されている。第
３図および第４図について前に説明したように、第５図
の実施例はＰ−基板12のかわりにＰ＋基板（60）の上に
設けてＰ＋基板のキャリヤ注入の利点を利用することに
より正孔電流の垂直方向成分を改善することができる。
しかし簡単のため、第５図の実施例はＰ−基板12の上に
設けてある。更に詳しく述べると、この実施例の装置
は、アノード端子22、アノード接点20、アノード領域1
8、Ｎバッファ領域16、Ｎドリフト層14、Ｐベース領域2
8、Ｎ＋ソース領域30、カソード接点32およびカソード
端子34を含む。更に、絶縁層36がＰベース領域28の一部
の上に配置され、ゲート38がＰベース領域28と整合する
ように絶縁層36の一部の上に配置される。ゲート電極40
がゲート38に付着され、ゲート端子42がゲート電極40に
接続される。この実施例では、製造プロセスの初期にた
とえば拡散によってＰ−基板12にＰ＋埋込み層70が設け
られる。次に、Ｐ−基板12の上にＮ−層14をエピタキシ
ャル成長により形成することが好ましい。次にＮ−層14
の中にＰ＋埋込み層を拡散させて、Ｐ＋埋込み層がＮ−
ドリフト領域14の中まで伸びてＰベース領域28と傾斜接
合を形成するようにする。次に、Ｐベース領域28をエピ
タキシャル層14の上表面から拡散により形成し、同様に
ベース領域の中にＮ＋ソース領域30を拡散により形成す
る。この実施例では、高導電性の領域すなわち埋込み層
70がほぼＰベース領域全体の下にあるが、それと実質的
に重なり合わない。詳しく述べると、部分的にＰ領域28
の中に伸びる埋込み層70がベース／ソース接合から隔た
った電流路を設定する。第７図を参照すれば明らかなよ
うに、Ｎドリフト層を通って導電率の低いＰベース領域
28の中に流れるはずの横方向正孔電流が主としてＮドリ
フト層から高導電性の領域すなわち埋込み層70を通って
流れるように誘導されて、ベース領域38のかなりの部分
を迂回して横方向に流れる。

更に詳しく説明すると、第５図に示すように、Ｎ＋ソー
ス領域30がカソード接点32の一部をシールドするので、
埋込み層70の横方向電流路に流れるキャリヤはこのよう
なシールドされた金属接点32に印加される電位によって
影響されない。したがって、高導電性の埋込み層70はＰ
ベース領域28の縁から、カソード端子の電位からシール
ドされたＮ＋ソース領域の縁の近くに至る横方向電流路
を提供する。横方向電流路に沿って流れる少数キャリヤ
は、Ｐベース領域28のＰ＋ベース部分の下を横方向に、
装置表面とほぼ平行に流れる。少数キャリヤが埋込み層
のシールドされていない部分に達してカソード電位にさ
らされると、少数キャリヤは装置表面の平面に対して横
断方向（垂直方向）の電流路を通ってカソード端子32に
向ってより強く吸引される。この実施例では、Ｐ＋埋込
み層70が低抵抗率の高導電性の横方向電流路を提供す
る。Ｐ＋埋込み層70を通す少数キャリヤ電流路の電圧降
下は同じ電流条件のもとで埋込み層を用いない場合にお
けるＰベース領域28に生じる電圧降下よりも小さい。更
に、電圧降下は高導電性の埋込み層70内で生じ、ソース
領域30とＰベース領域28との間の接合に沿っては生じな
い。したがって、高導電性のＰ＋埋込み層はＰ＋ベース
領域28とソース領域30の間のPN接合に沿った電圧降下を
小さくする。この結果、装置はラッチングしにくくな
り、ラッチング防止性能が向上する。Ｐ＋埋込み層を設
けた本実施例は装置のラッチング防止性能を大幅に改善
することがわかった。したがって、本実施例は特に好ま
しく、電流がラッチング閾値ではなくてチャネル導電率
によって制限される装置を提供するものと考えられる。

高導電性の埋込み層70を含む上記実施例で注意すべき点
は、少数キャリヤの電流路の長さを長くして装置の順方
向電圧降下を小さくしていることである。

次に第６図を参照すると、第６図の装置の全電流の流れ
パターンのコンピュータ・モデルを例示するもので、装
置の種々の領域も示してある。更に詳しく述べると、第
６図は第１図に示したような従来のラテラル形絶縁ゲー
ト・トランジスタ10に関するものである。前述したよう
に装置電流は、ソース領域30とアノード領域20との間の
両方向電流とともに、アノードと基板との間に流れる少
数キャリヤ電流の垂直方向成分、およびアノード領域と
カソード領域との間に流れる少数キャリヤ電流の水平方
向（横方向）成分を含む。

次に第７図は同様の電流の流れパターンを第５図の実施
例に関してプロットしたものである。この図は正孔電流
の流れの劇的な変化を示している。更に詳しく述べる
と、正孔電流はベース領域28とソース領域30との間のPN
接合の下でこのPN接合から隔たって横方向に、高導電性
の埋込み層70を通って流れることがわかる。したがっ
て、ベース領域28とソース領域との間のPN接合に沿った
電圧降下が小さくなり、装置のラッチング防止性能が向
上する。

第８図は第1,3,4および５図に従って作られ、20ボルト
のゲート電圧で動作させた典型的な装置の電流密度−順
方向降下特性を示したものである。第１図および第３図
に示す形式の装置は200乃至300A/cm²の程度の電流密度
で動作した。これに対して、第４図および第５図に示す
形式の装置はラッチせず、電流が飽和した。

第９図は第1,3,4および５図に従って作った典型的な装
置を40ボルトのゲート電圧で動作させたときの電流密度
−順方向降下特性を示したものである。第1,3および５
図に示す形式の装置はラッチが起きる前に大きな電流密
度で動作した。これに対して、第５図に示す形式の装置
はラッチせず、装置電流が飽和した。

第８図および第９図を一緒に考えると次のことがわか
る。すなわち、第４図の拡散領域66および第５図の埋込
み層70はラテラル形絶縁ゲート・トランジスタの動作能
力を大幅に改善し、特に絶縁ゲート・トランジスタを50
0A/cm²程度の高電流密度で動作させることができるとい
うことである。

第10図は本発明のラテラル形絶縁ゲート・トランジスタ
の特に好ましい実施例を示す。この実施例は第3,4およ
び５図の実施例の特徴を組み合わせて、電流導通能力を
増強すなわち電流密度を向上させるとともにラッチング
防止性能を向上した装置を提供するものである。この実
施例では、厚さが通常20ミル（0.508mm）程度の図示し
たＰ＋層のような一方の導電型の高濃度にドープした基
板層60を含む。第３図について前に説明したように、高
濃度にドープした基板層60は適当な電位に接続されたと
きラテラル形装置の中の少数キャリヤすなわち正孔に対
するドレインを構成し、これにより図示の装置の中の少
数キャリヤ（正孔）電流の垂直方向成分を実質的に増大
させる。

更に、第10図の装置は、第４図の高濃度にドープした領
域66と第５図の埋込み層とを組み合わせて用いることに
より、ベース領域の抵抗率を小さくするとともに、ベー
ス領域から離間した付加的な領域を設けてある。この付
加的な領域は図示の例では少数キャリヤすなわち正孔に
対して高導電性であって、正孔をソース領域30から離れ
るようにそらし、ベース／ソース接合のIR電圧降下を著
しく小さくする。このようにしてソース・ベース接合の
任意の部分を横切る電圧降下は、装置を再生的にラッチ
・アップさせる固有の４層寄生素子をトリガするのに必
要な注入閾値（シリコンの装置の場合には約0.7ボル
ト）よりかなり低い電圧レベルに維持される。

ここで注意すべき点は、第４図の領域66と第５図の埋込
み層70を組み合わせた結果、第10図に示すように、Ｐベ
ース領域80の内のゲートによりチャネルが誘起される小
さな部分を除いて、ベース領域28全体を実質的に包囲ま
たは取り囲む高濃度にドープした領域80が形成されるこ
とである。

「包囲」または「取り囲む」という用語はここでは３次
元の意味で使用されている。高濃度にドープした領域80
は、装置表面を形成する表面およびドリフト層とチャネ
ルを形成するベース領域との接合の部分を除いて、ベー
ス領域のすべての表面をおおう。

高濃度にドープした領域66と埋込み層70との組合わせに
より、ゲートの下のチャネルが誘起される部分を含むＰ
ベース領域28の限定された領域内を除いて、ベース領域
28のほぼ全体の導電率が有効に変更されて大きくなる。
ソース領域30のほぼ全体に隣接するベース領域28の抵抗
率を減少すなわち導電率を増加させた結果として、ベー
ス／ソース接合に沿ったIR電圧降下が小さくなり、所定
の装置電流レベルで装置がラッチしにくくなる。しかし
更に重要なことは、ベース／ソース接合に沿って抵抗率
を小さくしたことにより、ベース／ソース接合の順方向
バイアスまたは注入電位を超えるレベルまでベース／ソ
ース接合に沿ったIR電圧降下を増加させることなく領域
28を通る電流レベルを増加させることができることであ
る。

更に、それぞれ第４図および第５図の高濃度にドープさ
れた領域66および70、特に領域70の構成によって、装置
の少数キャリヤ、図示の例では正孔に対する高導電性の
電流路が設定される。ドリフト領域14の中を移動する殆
んどの正孔はベース領域28の中の対応する電流路よりこ
の高導電性の電流路の方を選ぶ。したがって、高濃度に
ドープされた領域70は正孔をベース領域28から離れるよ
うに迂回させて、ベース／ソース接合に沿って生じるIR
電圧降下のＩ（電流）成分を小さくする。

ベース／ソース接合のかなりの部分に隣接した抵抗率の
小さい電流路とこの電流路に流れる正孔電流の減少との
両方の組合わせにより、装置のアノード領域とカソード
領域との間に流れ得る正孔電流すなわち少数キャリヤ電
流がそれに比例して増加する。したがって、装置を通っ
てより多くの電流が流れることができ、装置を500A/cm²
より大きく1000A/cm²に近い電流密度で動作させること
ができる。特に好ましい実施例では、ベース領域28の抵
抗率がこのように下げられ、また付加的な高濃度にドー
プした領域70は、ベース／ソース接合がラッチする傾向
がもはや装置の電流制限要因でなくなる程度まで正孔の
流れを迂回させる。ゲートにより誘起されるチャネルは
飽和すなわち装置の最大電流レベルを設定する。

ベース領域の抵抗率を小さくしたこととベース領域から
隔たった高導電性の電流路を設けたことを含む上記の改
良は第11図および第12図に示すように絶縁分離された基
板の上に設けられた装置にも適用することができる。

第11図および第12図では、埋込み層70と高濃度にドープ
された領域66を含むラテラル形絶縁ゲート・トランジス
タが絶縁分離された基板に形成されている。この場合、
前述のように接合により隔離され基板が存在しないの
で、埋込み層70と高濃度にドープした領域66を設けてい
ないラテラル形絶縁ゲート・トランジスタ構造では、か
なり低い電流でラッチする。すべてのアノード電流は装
置の上面でカソードによって横方向に収集される。埋込
み層70およびＰ＋領域66は前に述べたような正孔に対す
る低抵抗路を構成するので、ソース／ベース接合の順方
向にバイアスが小さくなる。その結果、電流密度とラッ
チ・アップ防止性能を改善したラテラル形絶縁ゲート・
トランジスタが得られる。第11図および第12図で説明し
た構造は誘電体による絶縁分離の方法または絶縁体の上
に半導体を形成する方法を用いて実現することができ
る。

誘電体による絶縁分離の場合には、絶縁分離用酸化物の
成長とポリシリコン基板の成長の前にＰ＋埋込み層が注
入または拡散により形成される。半導体を絶縁体上に作
る方法を使って装置を作る場合には、絶縁分離用酸化物
の上の第１の層は、半導体を絶縁体上に作るプロセスの
間、薄く（１ミクロン未満の厚さに）保たなければなら
ない。この絶縁体上に半導体を作る方法の殆んどでは、
このこと（埋込み酸化物または再結晶）は自然に起きる
傾向がある。次いでＰ＋埋込み層が注入または拡散によ
り形成され、その上面にエピタキシャル層が形成され
る。

例として、350ボルトの最大の順方向阻止電圧を有する
本発明に従ったラテラル形絶縁ゲート・トランジスタ
は、たとえば「フィジックス・アンド・テクノロジイ・
オブ・セミコンダクタ・デバイシズ（Physics and Tech
nology of Semiconductor Devices）」の35乃至78頁に
記載されているような通常の拡散法によって作ることが
できる。更に詳しく述べると、Ｐ＋基板12は約１×10¹⁹
原子/ccまで高濃度にドープされる。Ｐ−エピタキシャ
ル層14は基板上に成長させることができ、ドーピング濃
度は２×10¹⁴原子/ccである。最大ドーピング密度が１
×10¹⁸原子/ccの埋込み領域70は通常エピタキシャル層1
4の形成の前に基板層の中に設けられる。Ｐベース領域2
8の導電率は通常１×10¹⁷原子/ccであり、ソース領域30
の導電率は通常約５×10¹⁹原子/ccである。Ｎバッファ
領域14の導電率は５×10¹⁴原子/ccとすることができ
る。バッファ領域の幅は通常25ミクロンであり、たとえ
ば装置のベータ（β）を大きくするために広くすること
ができる。たとえば、35ミクロンの装置は順方向阻止電
圧が約500ボルトである。絶縁層は通常ベース領域とソ
ース領域の上に1000オングストロームの厚さに形成さ
れ、ドリフト領域の上には7500オングストロームの厚さ
に形成される。ゲート金属の厚さは通常5000オングスト
ロームである。

本発明によるラッチング防止性能と電流容量を向上させ
た改良したラテラル形絶縁ゲート装置は、通常の拡散法
または注入法を用いて基板の中に上記領域を設けること
により作ることができる。好ましい実施例では、本発明
に従って電流導電率とラッチングを改良した、ほぼ平坦
な表面を有する絶縁ゲート・トランジスタを形成する方
法として、Ｐ導電型のような一方の導電型の高濃度にド
ープされた基板層を設けるステップ、上記基板層の中に
一方の導電型の高濃度にドープされた埋込み領域を設定
するステップ、基板の上に一方の導電型の低濃度にドー
プされた第１の層を形成するステップ、第１の層の上に
反対導電型の低濃度にドープされた第２の層を形成する
ステップ、ほぼ平坦な表面の一部を形成する反対導電型
の第１の領域を第２の層の中に設定するステップ、ほぼ
平坦な表面の一部を形成する一方の導電型の第２の領域
を第１の領域の中に設定するステップ、ほぼ平坦な表面
の一部を形成する一方の導電型の第３の領域を埋込み領
域とほぼ整合するように第２の層の中に設定するステッ
プ、ほぼ平坦な表面の一部を形成する反対導電型の第４
の領域を第３の領域の中に設定して、第４の領域と第１
の層との間の第３の領域内に表面に隣接したチャネル部
分を限定するステップ、第３の領域と第４の領域の間の
接合の順方向バイアスを禁止するために第３および第４
の領域の一部と整合して電気的に接触するようにメタラ
イズ電極を設定するステップ、チャネル部分の上に絶縁
層を設定するステップ、チャネル部分の中に導電チャネ
ルを誘起するために絶縁層の上にメタライズ・ゲートを
設定するステップ、および高濃度にドープされた領域を
上記基板から第１および第２の層の中まで拡散させて、
第２の層の中の拡散部分を設定するとともに第２の領域
の下に第２の領域と横方向にほぼ同じ広がりを持つ高導
電路を設定して、キャリヤを埋込み領域の拡散部分の中
の導電路の中へ迂回させるステップを含む。

導電路はほぼ平坦な表面にほぼ平行に形成されることが
理解されよう。別の実施例では高濃度にドープされた埋
込み領域のかわりに高濃度にドープされた拡散領域が用
いられる。この方法によって形成される導電路はほぼ平
坦な装置表面に対してほぼ横断方向（垂直方向）になっ
ている。

以上、好ましい実施例のラテラル形絶縁ゲート・トラン
ジスタについて説明したが、本発明自身はこのような実
施例に限定されるものではない。開示された絶縁ゲート
・デバイスの変形は当業者には容易に行えることが明ら
かであろう。更に詳しく述べると、装置の種々の層およ
び領域の相対寸法、導電率、および形状は本発明の趣旨
と範囲を逸脱することなく広範囲に変えることができ
る。更に、ゲート絶縁層とその上にあるゲート層は更に
Ｎソース領域30またはＮ−ドリフト領域14まで伸ばすこ
とができる。基板はアースに結合されるように示してあ
るが、別のバイアス源を用いて垂直方向のトランジスタ
57を適当にバイアスすることができる。

本発明の好ましい実施例を図示し説明したが、本発明が
これに限定されないことは明らかである。当業者は本発
明の真の精神と範囲から逸脱することなく多数の変形、
変更、変化、置換、同等の物を考えることができよう。
したがって、本発明は特許請求の範囲により限定され
る。

【図面の簡単な説明】

第１図は従来の絶縁ゲート・トランジスタの断面図であ
る。第２図は従来の絶縁ゲート・トランジスタの概略等
価回路図である。第３図は電流導電率を改良した本発明
による絶縁ゲート・トランジスタの断面図である。第４
図はラッチング防止性能を改良した本発明による絶縁ゲ
ート・トランジスタの断面図である。第５図はラッチン
グ防止性能を改良した本発明による絶縁ゲート・トラン
ジスタの別の実施例の断面図である。第６図は第１図に
示すような従来のラテラル形絶縁ゲート・トランジスタ
の電流の流れパターンを示す線図である。第７図は第５
図の改良された絶縁ゲート・トランジスタの電流の流れ
パターンを示す線図である。第８図は第1,3,4および５
図に示す代表的な装置を20ボルトのゲート電圧で動作さ
せたときの電流密度−順方向降下特性の実験結果を示す
グラフである。第９図は第1,3,4および５図に示す代表
的な装置を40ボルトのゲート電圧で動作させたときの電
流密度−順方向降下特性の実験結果を示すグラフであ
る。第10図は本発明によるラテラル形絶縁ゲート・トラ
ンジスタの特に好ましい実施例の断面図である。第11図
は絶縁分離された基板を用いる本発明の別の実施例の断
面図である。第12図は絶縁分離された基板の上に設けた
本発明の別の実施例の断面図である。 （主な符号の説明） 10……ラテラル形絶縁ゲート・トランジスタ、12……Ｐ
−基板、14……Ｎドリフト領域、16……Ｎバッファ領
域、18……アノード領域、28……Ｐベース領域、30……
Ｎ＋ソース領域、32……カソード端子、36……ゲート絶
縁層、38……ゲート、60……Ｐ＋基板、66……Ｐ＋領
域、70……Ｐ＋埋込み領域。

Claims (6)

【特許請求の範囲】
1. 【請求項１】ほぼ平坦な上側の表面を有するラテラル形
   絶縁ゲート・バイポーラ・トランジスタに於いて、 一方導電型の基板、 上記基板に隣接して配置された上記一方導電型の第１の
   層、 上記第１の層に隣接して配置され上記上側の表面の一部
   を形成する反対導電型の第２の層、 上記第２層内に配置されて上記上側の表面の一部を形成
   する反対導電型の第１の領域、 上記第１の領域に配置され、上記第２層から隔たってお
   り上記上側の表面の一部を形成する一方導電型の第２の
   領域、 上記第２層内に配置され、上記第１層から隔たってお
   り、上記上側の表面の一部を形成しベーシンクなドープ
   濃度を有する一方導電型の第３の領域、 上記第３領域に配置され、上記上側の表面の一部を形成
   し、上記第２層から隔たって、第４の領域からずれて第
   ２の領域にむかって、上記上側の表面に隣接した上記第
   ３の領域のチャネル部分を上記第４の領域および上記第
   ２層の間に確定している反対導電型の第４の領域、 上記上側の表面上に配置されて上記第３の領域のチャネ
   ル部を含む上記第３および第４の領域の一部をおおう絶
   縁層、 少なくとも上記第３の領域チャネル部に整合し、適当な
   バイアスに応答して上記第２層を上記第４領域に結合す
   るチャネルを上記第３の領域の上記チャンネル部に誘起
   するための、上記絶縁層の一部をおおう制御可能なゲー
   ト電極、 上記第３の領域の上記チャネル部から隔たっている、上
   記第３および第４の領域の部分の上にあってその部分と
   接触し、かつ、上記第３の領域を上記第４の領域に短絡
   して上記第３および第４領域間の接合の不適切な順方向
   バイアスを禁止するパワー電極、 上記第３の領域に近接して設けられた一方導電型の付加
   ドーパントであって、上記付加ドーパントは上記第３お
   よび第４の領域間の上記接合から隔たった上記第３の領
   域に近接して上記一方導電型のキャリア導電率を増加し
   て上記第３の領域の上記ベーシックなドーピング濃度に
   よって提供される導電率よりも大きくするための埋め込
   み領域を形成し、それにより上記接合の部分に隣接した
   上記第３の領域の部分から隔てて、上記一方導電型の上
   記キャリアの電流通路を上記表面にそって形成し、上記
   上側の表面から隔てた上記第４の領域において、上記付
   加ドーパントは上記第１および第２の層に位置する埋め
   込み層を含むことにより上記第３および第４の領域間の
   上記接合から隔たった上記一方導電型の高導電率通路を
   提供する付加ドーパント、 を有する構成のラテラル形絶縁ゲート・バイポーラ・ト
   ランジスタ。
2. 【請求項２】特許請求の範囲第１項記載のラテラル形絶
   縁ゲート・バイポーラ・トランジスタに於いて、上記付
   加ドーパントは上記一方導電型の別の領域を含み、その
   大部分は上記パワー電極のすぐ下にあって上記第３の領
   域の一部に近接してその下に位置し、上記チャネル領域
   から隔たって、上記第４の領域からずれてオフセットで
   あるラテラル形絶縁ゲート・バイポーラ・トランジス
   タ。
3. 【請求項３】特許請求の範囲第１項または第２項記載の
   ラテラル形絶縁ゲート・バイポーラ・トランジスタに於
   いて、上記付加ドーパントが上記第１および第２の層に
   配置されている上記一方導電型の別の領域を形成し、上
   記第３の領域の下に上記一方導電型キャリアが横方向運
   動を行うための高導電率の横方向電流通路を形成してい
   る、 ラテラル形絶縁ゲート・バイポーラ・トランジスタ。
4. 【請求項４】特許請求の範囲第３項記載のラテラル形絶
   縁ゲート・バイポーラ・トランジスタに於いて、上記第
   ３の領域は上記一方導電型の電流通路を含み、その第１
   の部分は上記上側の表面の平面にほぼ平行であって、そ
   の第２の部分は上記上側の表面の平面にほぼ垂直方向に
   なっており、上記第１の部分が抵抗R1を有し、上記別の
   領域が抵抗R2の上記横方向電流路を有し、抵抗R2は抵抗
   R1より小さいような ラテラル形絶縁ゲート・バイポーラ・トランジスタ。
5. 【請求項５】特許請求の範囲第１項から第４項の何れか
   に記載のラテラル形絶縁ゲート・バイポーラ・トランジ
   スタに於いて、上記別の領域は埋め込み層である ラテラル形絶縁ゲート・バイポーラ・トランジスタ。
6. 【請求項６】特許請求の範囲第２項，第３項，第４項ま
   たは第５項に記載のラテラル形絶縁ゲート・バイポーラ
   ・トランジスタに於いて、上記第３の領域が上記別の領
   域の中に配置されている ラテラル形絶縁ゲート・バイポーラ・トランジスタ。