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JPH0756871B2 - Base modulation bipolar transistor - Google Patents

Base modulation bipolar transistor

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Publication number
JPH0756871B2
JPH0756871B2 JP2067678A JP6767890A JPH0756871B2 JP H0756871 B2 JPH0756871 B2 JP H0756871B2 JP 2067678 A JP2067678 A JP 2067678A JP 6767890 A JP6767890 A JP 6767890A JP H0756871 B2 JPH0756871 B2 JP H0756871B2
Authority
JP
Japan
Prior art keywords
region
base
gate
collector
emitter
Prior art date
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Application number
JP2067678A
Other languages
Japanese (ja)
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JPH03268331A (en
Inventor
克哉 清水
Original Assignee
株式会社光電子工業研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社光電子工業研究所 filed Critical 株式会社光電子工業研究所
Priority to JP2067678A priority Critical patent/JPH0756871B2/en
Publication of JPH03268331A publication Critical patent/JPH03268331A/en
Publication of JPH0756871B2 publication Critical patent/JPH0756871B2/en
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Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、負性抵抗特性を有するベース変調形バイポ
ーラ・トランジスタに関するものである。
TECHNICAL FIELD The present invention relates to a base modulation type bipolar transistor having a negative resistance characteristic.

[従来の技術及びその問題点] 従来、負性抵抗特性を有する三端子デバイスタイプのベ
ース変調形バイポーラ・トランジスタとして、第7図に
示すような平面構造をもち、第8図に示すような断面構
造をもつ装置が提供されている。この第7図に示すよう
に、コレクタ領域に達する貫通ゲート領域をもつベース
変調形バイポーラ・トランジスタ装置における動作原理
については、同一出願人による特願平1-77128号に詳し
く述べられている。
[Prior Art and its Problems] Conventionally, a three-terminal device type base modulation bipolar transistor having a negative resistance characteristic has a plane structure as shown in FIG. 7 and a cross section as shown in FIG. A structured device is provided. As shown in FIG. 7, the operation principle of the base modulation type bipolar transistor device having a through gate region reaching the collector region is described in detail in Japanese Patent Application No. 1-77128 by the same applicant.

第7図及び第8図に示す従来の構成例によるベース変調
形バイポーラ・トランジスタにおいて、その貫通ゲート
領域部(8C)はゲート領域のゲート抵抗を下げ、特性と
して次に示すような効果をもたらす。
In the base modulation bipolar transistor according to the conventional configuration example shown in FIGS. 7 and 8, the through gate region portion (8C) lowers the gate resistance of the gate region, and brings about the following effects as characteristics.

ベース変調形バイポーラ・トランジスタの動作原理上、
ベース領域に注入された少数キャリヤの一部をゲート領
域が吸収し、それによってゲート電流が流れる。このゲ
ート電流によるゲート領域の電圧降下については、貫通
ゲート領域部を設けることによって低減しており、不安
定な負性抵抗特性が現れるのを防いでいる。又、ゲート
抵抗が減少するという点において、ゲート電流によるゲ
ート領域の充・放電時定数も速めることができるという
効果を有する。
Based on the operating principle of the base modulation bipolar transistor,
The gate region absorbs a part of the minority carriers injected into the base region, whereby a gate current flows. The voltage drop in the gate region due to the gate current is reduced by providing the through gate region portion, which prevents unstable negative resistance characteristics from appearing. Further, in terms of reducing the gate resistance, there is an effect that the charging / discharging time constant of the gate region due to the gate current can be accelerated.

しかしながら、第7図並びに第8図に示すように、貫通
ゲート領域部をもった従来のベース変調形バイポーラ・
トランジスタにおいて、貫通ゲート領域部(8C)近くの
エミッタ領域(7)に対しては、ベース・コンタクト領
域(6)からのベース電流が貫通ゲート領域部(8C)を
避けて流れるため、貫通ゲート領域近くのエミタッ 領
域はほとんど働かず、チップ面積効率が悪く、強いて
は、応答性に対しても悪影響を及ぼす。又、コレクタ領
域(2)に達する貫通ゲート領域部(8C)の形成に際
し、その横方向に対する拡散も無視することができず、
同様に、チップ面積効率及び応答性に悪影響を与える。
さらには、貫通ゲート領域(8C)は、その横方向の拡散
からエミタッ領域(7)あるいはベース・コンタクト領
域(6)の折れ曲がり部分に形成する必要があり、貫通
ゲート領域によりゲート抵抗を等分化することが難しい
等の問題があった。
However, as shown in FIGS. 7 and 8, a conventional base modulation bipolar transistor having a through gate region is used.
In the transistor, since the base current from the base contact region (6) flows to the emitter region (7) near the through gate region portion (8C) while avoiding the through gate region portion (8C), The nearby emission area hardly works, the chip area efficiency is poor, and if anything, it adversely affects the responsiveness. Further, in forming the through gate region portion (8C) reaching the collector region (2), diffusion in the lateral direction cannot be ignored,
Similarly, chip area efficiency and responsiveness are adversely affected.
Further, the through gate region (8C) needs to be formed in the bent portion of the emitter region (7) or the base contact region (6) due to its lateral diffusion, and the through gate region equally divides the gate resistance. There were problems such as difficulty.

[発明が解決しようとする課題] そこで、この発明は、コレクタ領域に達する貫通ゲート
領域部を備えた従来技術におけるベース変調形バイポー
ラ・トランジスタの種々の問題点を解決し、三端子で動
作させるように構成した全く新しい構造のベース変調形
バイポーラ・トランジスタを提供することにある。
[Problems to be Solved by the Invention] Therefore, the present invention solves various problems of the base modulation type bipolar transistor in the prior art having the through gate region portion reaching the collector region, and operates with three terminals. The purpose of the present invention is to provide a base modulation type bipolar transistor having a completely new structure constructed as described above.

[課題を解決するための手段] この発明は、上記する目的を達成するにあたって、具体
的には、第1の導電型の半導体材料からなるコレクタ領
域と、 前記コレクタ領域に対し、第1のPN接合を介して形成さ
れる第2の導電型の半導体材料からなるベース領域と、 前記ベース領域に対し、第2のPN接合を介して形成され
る第1の導電型の半導体材料からなるエミッタ領域とを
備えてなり、 前記ベース領域は、前記エミッタ領域に対し、前記第2
のPN接合を介して隣接する第1のベース領域と、前記第
1のベース領域から間隔を隔てて位置し、ベース電極を
取り出すべく形成されるベース・コンタクト領域と、前
記第1のベース領域と前記ベース・コンタクト領域との
間に形成される低不純物濃度の第2のベース領域とを含
み、 前記第1のベース領域と前記ベース・コンタクト領域と
の間における前記第2のベース領域内に、第1の導電型
を有するゲート領域を備え、 前記コレクタ領域は、前記ベース領域側において前記ベ
ース領域を制限して当該半導体装置上面部に達する上部
コレクタ領域部分を有し、 前記ゲート領域は、その一部分が前記上部コレクタ領域
上に位置し、前記上部コレクタ領域との間にゲート−コ
レクタ接続部を形成してなり、 前記ベース・コンタクト領域と前記エミッタ領域間を順
バイアスに付勢し、前記コレクタ領域を、前記ベース・
コンタクト領域に対し、逆バイアス状態に付勢して、前
記第2のベース領域を流れるベース電流を変調させ、負
性抵抗特性を有する出力を得るようにしたベース変調形
バイポーラ・トランジスタを構成するものである。
[Means for Solving the Problems] In order to achieve the above-mentioned object, the present invention specifically relates to a collector region made of a semiconductor material of a first conductivity type and a first PN for the collector region. A base region made of a semiconductor material of a second conductivity type formed through a junction, and an emitter region made of a semiconductor material of a first conductivity type formed at a second PN junction with respect to the base region. And wherein the base region is the second region relative to the emitter region.
A first base region adjacent to the first base region via a PN junction, a base contact region spaced apart from the first base region and formed to take out a base electrode, and the first base region. A second base region having a low impurity concentration formed between the base contact region and the base contact region, and in the second base region between the first base region and the base contact region, A gate region having a first conductivity type; the collector region has an upper collector region portion that limits the base region and reaches the upper surface of the semiconductor device on the base region side, and the gate region has A portion of which is located on the upper collector region and which forms a gate-collector connection between the upper collector region and the base contact region; Biases between emitter region forward bias, the collector region, said base
A base modulation type bipolar transistor configured to bias a contact region in a reverse bias state to modulate a base current flowing through the second base region to obtain an output having a negative resistance characteristic. Is.

[作 用] 上記するように構成されるこの発明になるベース変調形
バイポーラ・トランジスタにおいて、ベース・コンタク
ト領域よりエミッタ領域に向けて流れるベース電流は、
貫通ゲート領域を迂回して流れることもなく、すべてゲ
ート領域直下を流れ、エミッタ領域が有効に働き、チッ
プの面積効率が非常によくなる。強いては、スイッチン
グスピードをも改善するものである。さらには、ゲート
領域のゲート抵抗を等分化した状態で極力削減できるた
め、チップのパターン設計の自由度が非常に広がり、小
信号用からパワー用に至るまで任意のベース変調形バイ
ポーラ・トランジスタに対し対応が可能となる。また、
ゲート領域の一部がコレクタ領域に達していることで、
ゲート領域がコレクタ領域と同電位に維持され、三端子
で動作させ得るものである。
[Operation] In the base modulation bipolar transistor according to the present invention configured as described above, the base current flowing from the base contact region toward the emitter region is
All flow directly under the gate region without flowing around the through gate region, the emitter region works effectively, and the area efficiency of the chip becomes very good. Strongly, it also improves the switching speed. Furthermore, since the gate resistance of the gate region can be reduced as much as possible, the degree of freedom in chip pattern design is greatly expanded, and it can be used for any base modulation bipolar transistor from small signal to power. Correspondence becomes possible. Also,
With part of the gate region reaching the collector region,
The gate region is maintained at the same potential as the collector region and can be operated with three terminals.

[本発明の実施例] 以下、この発明になるベース変調形バイポーラ・トラン
ジスタ(Base Modulation Bipolar Transistor:以下BAM
BITと略記する)について、図面に示す具体的な実施例
に基づいて詳細に説明する。尚、この発明の実施例の説
明において、シリコンを半導体材料とした場合につい
て、NPN型の半導体デバイスを例示的に説明する。しか
しながら、この発明は、他の化合物半導体を半導体材料
として適用することも可能であり、しかもPNP型の半導
体デバイスに構成することも可能である。
[Embodiment of the Invention] Hereinafter, a base modulation bipolar transistor (BAM) according to the present invention will be described.
(Abbreviated as BIT) will be described in detail based on specific examples shown in the drawings. In the description of the embodiments of the present invention, an NPN semiconductor device will be exemplarily described when silicon is used as a semiconductor material. However, the present invention can be applied to other compound semiconductors as a semiconductor material, and can also be configured as a PNP type semiconductor device.

この発明において、その第1の実施例になるBAMBITにつ
いての概略的平面図を第1図に、さらに、そのII-II線
に沿って拡大した概略的断面図を第2図に、III-III線
に沿って拡大した概略的断面図を第3図に各々示す。第
1図、第2図及び第3図に示す例において、まず、N+
不純物濃度基板(1)の上にN-コレクタ層(2)を1015
原子/cm3程度の不純物濃度で、約5〜15μm程度の厚み
に気相成長させる。続いて、前記N-コレクタ層(2)の
上面にP-ベース層(3)を1016原子/cm3程度の不純物濃
度で約1〜3μm程度の厚みにエピタキシャル成長させ
る。次に、P-ベース層をベース領域として、N-コレクタ
層(2)と分離するためのN+の上部コレクタ領域(4)
を、不純物濃度1020原子/cm3程度に拡散あるいはイオン
注入により形成する。アイソレーションされたP-ベース
領域(3)の一部にP+ベース領域(5)を1018原子/cm3
程度の不純物濃度に拡散あるいはイオン注入を行う。こ
のP+ベース領域(5)を第1のベース領域とし、P-ベー
ス領域(3)を第2のベース領域とする。次に、前記P-
ベース領域(3)に対して、前記第1のベース領域
(5)からP-ベース領域(3a)を隔てて、P+ベース・コ
ンタクト領域(6)を形成する。前記P+ベース・コンタ
クト領域(6)は、前記第1のP+ベース領域(5)と同
時に形成してもよい。一方、前記P+ベース領域(5)及
び前記P+ベース・コンタクト領域(6)は、共に、前記
N-コレクタ層(2)に達する深さのものであってもよい
し、場合によっては、前記N-コレクタ層(2)に達しな
い深さのものであってもよい。続いて、N+エミッタ領域
(7)をP+ベース領域(5)の内部に所望の電流増幅率
FEとなるように、不純物濃度及び深さを選定して形成
する。引き続いて、N+第1のゲート領域部(8A)をP+
ース領域(5)とP+ベース・コンタクト領域(6)で囲
まれたP-ベース領域(3)内に、P+ベース領域(5)を
取り囲むように拡散あるいはイオン注入により形成す
る。この発明では、ゲート領域(8)は、前記第2のベ
ース領域(3)内にあって、全体的には前記コレクタ領
域(2)に達しい態様において、部分的には前記上部コ
レクタ領域(4)に達しないゲート領域部分(8A)と、
前記上部コレクタ領域(4)に達する第2のゲート領域
部(8B)とによって構成されている。図に示す例におい
て、エミッタ領域(7)を含んだP+ベース領域(5)
と、P+ベース・コンタクト領域(6)がゲート領域(8
A)を挟んで独立しており、ゲート領域(8A)は、BAMBI
Tを三端子で動作させるため、上部のコレクタ領域
(4)にまで至り、その端末部分であるゲート領域(8
B)において前記コレクタ領域と接続されている。ま
た、第1図、第2図及び第3図に示す実施例では、エミ
ッタ領域(7)及びP+ベース・コンタクト領域(6)は
複数個有り、各々、配線材料により並列接続されてい
る。図中、参照符号(9)は、酸化膜を示す。一方、こ
の発明では、周知の技術によりP+ベース・コンタクト領
域(6)、N+エミッタ領域(7)に対して、たとえば、
アルミニウム等の所望の金属材料によって電極を形成す
る。各電極は、P+ベース・コンタクト領域(6)に対す
るベース電極(10)、エミッタ領域(7)に対するエミ
ッタ電極(11)及びコレクタ領域(1)に対するコレク
タ電極(12)とによって構成される。
In the present invention, a schematic plan view of the BAMBIT according to the first embodiment is shown in FIG. 1, and a schematic sectional view enlarged along the line II-II is shown in FIG. 2 and III-III. A schematic sectional view taken along the line is shown in FIG. 3, respectively. In the examples shown in FIGS. 1, 2 and 3, first, the N collector layer (2) is formed on the N + high impurity concentration substrate (1) 10 15
Vapor growth is performed with an impurity concentration of about atom / cm 3 to a thickness of about 5 to 15 μm. Subsequently, a P - base layer (3) is epitaxially grown on the upper surface of the N - collector layer (2) with an impurity concentration of about 10 16 atoms / cm 3 to a thickness of about 1 to 3 μm. Next, using the P base layer as a base region, an N + upper collector region (4) for separating from the N collector layer (2)
Are formed by diffusion or ion implantation with an impurity concentration of about 10 20 atoms / cm 3 . 10 18 atoms / cm 3 of P + base region (5) in a part of the isolated P base region (3)
Diffusion or ion implantation is performed to a certain impurity concentration. The P + base region (5) is the first base region and the P base region (3) is the second base region. Then, the P -
A P + base contact region (6) is formed on the base region (3) with the P base region (3a) separated from the first base region (5). The P + base contact region (6) may be formed at the same time as the first P + base region (5). On the other hand, the P + base region (5) and the P + base contact region (6) are both
The depth may reach the N - collector layer (2), or in some cases, the depth may not reach the N - collector layer (2). Then, the N + emitter region (7) is formed inside the P + base region (5) by selecting the impurity concentration and the depth so as to obtain a desired current amplification factor h FE . Subsequently, the N + first gate region portion (8A) is surrounded by the P + base region (5) and the P + base contact region (6) in the P base region (3), and the P + base region is formed. It is formed by diffusion or ion implantation so as to surround (5). According to the present invention, the gate region (8) is in the second base region (3) and does not reach the collector region (2) as a whole, and the gate region (8) is partially in the upper collector region ( 4) the gate area that does not reach (4),
The second gate region portion (8B) reaching the upper collector region (4). In the example shown, the P + base region (5) including the emitter region (7)
And the P + base contact region (6) becomes the gate region (8
A) is independent, and the gate area (8A) is BAMBI.
In order to operate T with three terminals, it reaches the upper collector region (4) and the gate region (8
In B), it is connected to the collector region. In the embodiment shown in FIGS. 1, 2 and 3, there are a plurality of emitter regions (7) and P + base contact regions (6), which are connected in parallel by wiring materials. In the figure, reference numeral (9) indicates an oxide film. On the other hand, according to the present invention, for the P + base contact region (6) and the N + emitter region (7), for example, by a well-known technique,
The electrodes are formed of a desired metal material such as aluminum. Each electrode comprises a base electrode (10) for the P + base contact region (6), an emitter electrode (11) for the emitter region (7) and a collector electrode (12) for the collector region (1).

ついで、上記するように、上部コレクタ領域(4)に達
するようなゲート領域部(8B)を備えているBAMBITの動
作原理について説明する。まず、キャリヤの動きは以下
に示すようになる。P+ベース・コンタクト領域(6)及
びエミッタ領域(7)を順バイアス状態にし、P+ベース
・コンタクト領域(6)及びコレクタ領域(2)を低逆
バイアス状態にする。このようにすると、エミッタ領域
(7)からP+ベース領域(5)へと少数キャリヤである
電子が吸収され、そのほとんどが通常のトランンジスタ
と同様にコレクタ領域(2)へと引き込まれ、内部コレ
クタ電流ICiとなり、一部が第1のゲート領域部(8A)
に吸収され内部ゲート電流IGiとなる。又、一部の電子
は、P-ベース領域(5)あるいはP-ベース領域(3)か
らP+ベース・コンタクト領域(6)にかけて再結合す
る。この電子と再結合した多数キャリヤであるホールを
補足するためP+ベース・コンタクト領域(6)よりホー
ルがP-ベース領域(3)へ注入される。この結果、ゲー
ト領域部(8A)直下をベース電流Iが流れることにな
る。この状態から、徐々にコレクタ領域(2)とP+ベー
ス・コンタクト領域の逆バイアスを増加していくと、ゲ
ート領域(8A)における端末部分であるゲート領域(8
B)と上部コレクタ領域(4)とがゲート・コレクタ接
続部(C.P)において接続されているがために、ゲート
領域(8A)にもコレクタ領域(2)とほぼ同じ逆バイア
スが加わることになる。そして、ゲート領域(8A)及び
コレクタ領域(2)よりP-ベース領域(3)へと空乏層
が侵入して来る。この結果、エミッタ領域(7)より注
入されている電子が、ゲート領域(8A)及びコレクタ領
域(2)に吸収される割合が各々増えてきて、内部ゲー
ト電流IGiと内部コレクタ電流ICiに対する電流増幅率
を増加させる。一方、P+ベース・コンタクト領域(6)
より注入されている多数キャリヤであるホールに対して
は、自由電荷領域が狭くなり、電流増幅率が増加する以
上にホールによる注入を抑止して再結合電流を減少させ
る。かかる作用により、コレクタとベース間の逆バイア
ス電圧に対し、P-ベース領域(3)が変調を来し、ベー
ス電流Iが変調され、増幅された内部コレクタ電流I
Ci及び内部ゲート電流IGiが負性抵抗特を示し、出力と
なる内部コレクタ電流ICiと内部ゲート電流IGiとの和
である出力コレクタ電流Iが負性抵抗特性を示す。そ
して、さらに、コレクタとベース間の逆バイアス電圧を
増加させると、P-ベース領域(3)が多数キャリヤであ
るホールに対してピンチ・オフされ、ベース電流I
びコレクタ電流Iは遮断される。
Next, the operation principle of the BAMBIT having the gate region (8B) reaching the upper collector region (4) as described above will be described. First, the movement of the carrier is as shown below. The P + base contact region (6) and the emitter region (7) are in a forward bias state, and the P + base contact region (6) and the collector region (2) are in a low reverse bias state. In this way, electrons, which are minority carriers, are absorbed from the emitter region (7) to the P + base region (5), and most of them are drawn into the collector region (2) like an ordinary transistor, It becomes the collector current I Ci , and part of it is the first gate region (8A)
Is absorbed into the internal gate current I Gi . In addition, some electrons recombine from the P base region (5) or the P base region (3) to the P + base contact region (6). Holes are injected from the P + base contact region (6) into the P base region (3) in order to capture the holes which are the majority carriers recombined with the electrons. As a result, the flow gate region portion directly below (8A) the base current I B is. From this state, when the reverse bias of the collector region (2) and the P + base contact region is gradually increased, the gate region (8A), which is a terminal portion, is formed.
Since B) and the upper collector region (4) are connected at the gate-collector connection (CP), almost the same reverse bias is applied to the gate region (8A) as in the collector region (2). . Then, the depletion layer enters from the gate region (8A) and the collector region (2) to the P base region (3). As a result, the ratio of the electrons injected from the emitter region (7) being absorbed by the gate region (8A) and the collector region (2) is increasing, and the internal gate current I Gi and the internal collector current I Ci are reduced . Increase the current amplification factor. On the other hand, P + base contact area (6)
For holes that are more injected majority carriers, the free charge region becomes narrower, and the injection due to holes is suppressed and the recombination current is reduced more than the current amplification factor increases. By such an action, the P base region (3) is modulated with respect to the reverse bias voltage between the collector and the base, the base current I B is modulated, and the amplified internal collector current I is obtained.
Ci and the internal gate current I Gi exhibit a negative resistance characteristic, and the output collector current I C, which is the sum of the internal collector current I Ci and the internal gate current I Gi that are outputs, exhibits a negative resistance characteristic. Then, when the reverse bias voltage between the collector and the base is further increased, the P base region (3) is pinched off with respect to holes which are majority carriers, and the base current I B and the collector current I C are cut off. It

この発明になるBAMBITに関連して、同一出願人の出願に
かかる特願平1−77128号には、ゲート領域のゲート抵
抗を削減し、三端子デバイスとしてのBAMBITを目的とし
たコレクタ領域に達する貫通ゲート領域部を備えたBAMB
ITについて詳細に述べられている。しかしながら、この
従来例になるBAMBITは、以下に示す問題点を有してい
る。この従来例になるBAMBITについて第7図に示す平面
図及び第8図に示す概略的断面図にもとづいて若干説明
する。第7図に示す従来例になるBAMBITにおいては、ゲ
ート領域(8A)が少数キャリヤを吸収し、内部ゲート電
流IGiが流れる。そして、このゲート電流IGiによるゲ
ート領域(8A)の電圧降下をできるだけ下げ、不安定な
負性抵抗特性をなくし、スイッチング・スピードを速め
るため、さらには、BAMBITを三端子で動作させるため、
コレクタ領域(2)に達する貫通ゲート領域(8C)を設
けている。
Regarding the BAMBIT which is the invention, Japanese Patent Application No. 1-77128 filed by the same applicant reduces the gate resistance of the gate region and reaches the collector region for the purpose of BAMBIT as a three-terminal device. BAMB with through gate area
IT is described in detail. However, this conventional BAMBIT has the following problems. The BAMBIT according to this conventional example will be described slightly based on the plan view shown in FIG. 7 and the schematic sectional view shown in FIG. In the conventional BAMBIT shown in FIG. 7, the gate region (8A) absorbs minority carriers, and the internal gate current I Gi flows. Then, in order to reduce the voltage drop in the gate region (8A) due to the gate current I Gi as much as possible, to eliminate the unstable negative resistance characteristic, to speed up the switching speed, and to operate the BAMBIT with three terminals,
A through gate region (8C) reaching the collector region (2) is provided.

しかしながら、第7図の従来例においては、ベース領域
(6)からエミッタ領域(7)へ至る電流は、貫通ゲー
ト領域部(8C)を避けて流れる。このため、例えば第7
図において符号(M)で示す部分のように、貫通ゲート
領域部(8C)近辺のエミタッ領域は、ベース電流の電位
降下のため、あまり働かなくなる。従って、チップ全体
としての面積効率が悪くなり、強いては、不要な接合面
積のため、接合容量が大となり、スイッチング・スピー
ドも遅くなる。また、貫通ゲート領域部(8C)は、コレ
クタ領域(2)に至らせるため、その形成の際には横方
向の拡散も無視することができず、パターン状の貫通ゲ
ート領域部(8C)の面積よりも拡散後の面積の方が大き
くなり、最小線幅として形成されるべきゲート長を越え
てしまう。従って、これも前述したのと同様に、チップ
の面積効率やスイッチング・スピードに対して悪影響を
及ぼす。
However, in the conventional example of FIG. 7, the current from the base region (6) to the emitter region (7) flows while avoiding the through gate region (8C). Therefore, for example, the 7th
Like the portion indicated by the reference numeral (M) in the figure, the emitter region near the through gate region (8C) does not work much due to the potential drop of the base current. Therefore, the area efficiency of the chip as a whole is deteriorated, and, consequentially, the unnecessary junction area results in a large junction capacitance and a slow switching speed. Further, since the through gate region portion (8C) reaches the collector region (2), lateral diffusion cannot be ignored when forming the collector region (2), and the through gate region portion (8C) of the pattern shape is not formed. The area after diffusion becomes larger than the area, and exceeds the gate length to be formed as the minimum line width. Therefore, this also adversely affects the chip area efficiency and the switching speed, as described above.

さらには、貫通ゲート領域部(8c)は、第7図に示す例
においては、エミッタ領域(7)やベース領域(6)の
折り返し点に形成しないと、前記したように貫通ゲート
領域部(8C)のふくらみのために、パターン設計が難し
く、一方、折り返し点に貫通ゲート領域部(8C)を形成
すると、第7図から明らかなように、貫通ゲート領域部
から他の貫通ゲート領域部に至るゲート長が均等でなく
なり、これもまた、特性上好ましくない等の問題点を生
じた。
Furthermore, in the example shown in FIG. 7, the through gate region portion (8c) must be formed at the turning point of the emitter region (7) and the base region (6) as described above, as described above. ), It is difficult to design the pattern. On the other hand, when the through gate region portion (8C) is formed at the turning point, it is possible to reach from the through gate region portion to another through gate region portion as is clear from FIG. The gate length was not uniform, which also caused problems such as unfavorable characteristics.

このような従来例になるBAMBITの問題点に対し、第1図
に示す本発明の第1の実施例では、上記問題点を次のよ
うに解決している。まず、三端子デバイスとしてBAMBIT
を動作させるために、ゲート領域(8A)は、ゲート領域
の端末部(8B)でもって上部コレクタ領域(4)とゲー
ト・コレクタ接続部(C.P)において接続されている。
その結果、エミッタ領域を含んだP+ベース領域(5)と
P+ベース・コンタクト領域(6)は、ゲート領域(8A)
により分離されている。このため、各分離された領域の
接続が配線により、ベース・コンタクト領域(6)から
エミタッ領域(7)に至るベース電流は、各領域共、コ
レクタ領域(4)に面した端面を除いて、各領域幅を有
効に流れ、チップの面積効率が従来例に比べ非常によく
なり、スイッチング・スピードも向上する。また、第1
図から明らかなように、ゲート領域(8A)もまた各々が
独立して同一長に形成されるため、従来例のような貫通
ゲート領域部により、分割されたこととなるゲート領域
のゲート抵抗のバラツキもなくなる。そして、ゲート抵
抗をより削減するためには、第1図に示したPベース領
域(5)とP+ベース・コンタクト領域(6)とP-ベース
領域(3)を含んだベース領域全体の幅Wをさらに短
くして、ゲート幅を短くすれば、容易にゲート抵抗を下
げることができる。また、出力電流値を決定するには、
独立しているベース・コンタクト領域やエミッタ領域の
数を変化させればよい。従って、エミッタ領域数1本か
ら数本に至るまで、出力電流に応じ任意に設計すること
ができる。
In contrast to such a problem of BAMBIT which is a conventional example, in the first embodiment of the present invention shown in FIG. 1, the above problem is solved as follows. First, BAMBIT as a three-terminal device
In order to operate the gate region (8A), the gate region (8A) is connected to the upper collector region (4) at the gate-collector connection (CP) by the end portion (8B) of the gate region.
As a result, the P + base region (5) including the emitter region and
P + base contact area (6) is the gate area (8A)
Are separated by. Therefore, the base current from the base contact region (6) to the emitter region (7) is connected to each separated region by wiring, except for the end face facing the collector region (4) in each region. It effectively flows through each region width, the area efficiency of the chip becomes much better than the conventional example, and the switching speed also improves. Also, the first
As can be seen from the figure, since the gate regions (8A) are also independently formed to have the same length, the gate resistance of the gate region which is to be divided by the through gate region portion as in the conventional example. Variations also disappear. In order to further reduce the gate resistance, the width of the entire base region including the P base region (5), P + base contact region (6) and P base region (3) shown in FIG. the W B is further shortened and short gate width can be reduced easily gate resistance. Also, to determine the output current value,
The number of independent base contact regions and emitter regions may be changed. Therefore, the number of emitter regions can be arbitrarily designed from one to several.

さらに、この発明では、従来例で問題となった貫通ゲー
ト領域部形成による横方向の拡散の問題についても解決
するものであり、チップの面積効率もさらによくなる。
Further, the present invention solves the problem of lateral diffusion due to the formation of the through gate region portion, which is a problem in the conventional example, and the area efficiency of the chip is further improved.

次いで、第4図に示すこの発明の第2の実施例になるBA
MBITの構成について説明する。第2の実施例になるBAMB
ITは、ゲート抵抗をより下げるため、P+ベース領域とP+
ベース・コンタクト領域とP-ベース領域を含んだベース
領域全体をも分割したものであり、ゲート抵抗が第1の
実施例に比べ1/2になっている。このようにベース領域
全体をも分離、独立することで、単にゲート抵抗を減ら
すため、第1の実施例でのべたベース領域幅Wを短く
した場合に比べ、ゲート抵抗を下げながらも、デバイス
全体のパターン設計の自由度がより向上する。すなわ
ち、高出力パワー用BAMBIT等において、単一のベース領
域であると素子が長方形になってしまうが、P+ベース領
域とP+ベース・コンタクト領域とP-ベース領域を含んだ
ベース領域全体を独立させて複数個形成することで、ゲ
ート抵抗を十分に下げても任意の素子形状に設計でき
る。
Next, a BA according to a second embodiment of the present invention shown in FIG.
The structure of MBIT is explained. BAMB as the second embodiment
IT lowers the gate resistance, so P + base region and P +
The entire base region including the base contact region and the P base region is also divided, and the gate resistance is half that of the first embodiment. In this way, the entire base region is also separated and independent, so that the gate resistance is simply reduced. Therefore, compared with the case where the solid base region width W B in the first embodiment is shortened, the gate resistance is lowered and the device is reduced. The degree of freedom in the overall pattern design is further improved. That is, in BAMBIT for high output power etc., the element becomes rectangular when it is a single base region, but the entire base region including P + base region, P + base contact region and P - base region is By independently forming a plurality of elements, it is possible to design into any element shape even if the gate resistance is sufficiently lowered.

次いで、この発明になるBAMBITの第3の実施例を第5図
にもとづいて説明する。第5図に示す実施例は、よりゲ
ート抵抗を下げる目的において、ゲート領域(8A)より
4本のゲート領域枝部を取り出し、その各端末部(8B)
において、上部コレクタ領域(4)と接続したものから
なっている。このような形態のBAMBITは、小信号用ある
いは集積回路用等に対して効果的に適合する。
Next, a third embodiment of BAMBIT according to the present invention will be described with reference to FIG. In the embodiment shown in FIG. 5, four gate area branches are taken out from the gate area (8A) for the purpose of further lowering the gate resistance, and each terminal portion (8B) thereof is taken out.
, Connected to the upper collector region (4). BAMBIT having such a form is effectively adapted for small signals or integrated circuits.

さらに、この発明になるBAMBITの第4の実施例を第6図
にもとづいて説明する。第6図に示す実施例は、同一出
願人の出願にかかる特願平1-77129号の光電変換素子に
適用したもので、勿論、光入力に対して双安定な電流、
電圧出力を得るものである。この図において、符号(1
4)はホト・トランジスタ部の受光部、(15)はホト・
トランジスタ部のエミッタ領域、(16)はグランド電
極、(17)は制御電極をそれぞれ示す。
Further, a fourth embodiment of BAMBIT according to the present invention will be described with reference to FIG. The embodiment shown in FIG. 6 is applied to the photoelectric conversion element of Japanese Patent Application No. 1-77129 filed by the same applicant, and, of course, a bistable current with respect to an optical input,
A voltage output is obtained. In this figure, the code (1
4) is the photodetector of the phototransistor, and (15) is the photo
An emitter region of the transistor section, (16) a ground electrode, and (17) a control electrode.

この発明では、その他に、貫通ゲート領域部との併用も
可能であり、ゲート領域をMOSゲート構造にした場合や
ショットキー接合した場合等にも適用することができ、
小信号用BAMBITからパワー用BAMBIT、ホトBAMBIT、さら
には集積回路に至るまでその応用は上記実施例に限定さ
れるものではない。
In addition to this, the present invention can also be used in combination with a through gate region portion, and can be applied to a case where the gate region has a MOS gate structure or a Schottky junction,
From small signal BAMBIT to power BAMBIT, photo BAMBIT, and further to an integrated circuit, the application is not limited to the above embodiment.

[実施例の効果] 以上の構成になるこの発明のベース変調形バイポーラ・
トランジスタは、以下に示す数多くの作用効果を奏す
る。
[Effects of the Embodiment] The base modulation type bipolar transistor of the present invention having the above-mentioned configuration
The transistor has many operational effects described below.

(i) 上部コレクタ領域にゲート領域を接続すること
で、エミッタ領域やP+ベース・コンタクト領域を有効に
働かせることができ、チップの面積効率が上がるととも
にスイッチング・スピードが非常に向上する。
(I) By connecting the gate region to the upper collector region, the emitter region and the P + base contact region can be effectively operated, and the chip area efficiency is improved and the switching speed is greatly improved.

(ii) 上部コレクタ領域にゲート領域を接続すること
で、ゲート抵抗を極力削減することができる。
(Ii) By connecting the gate region to the upper collector region, the gate resistance can be reduced as much as possible.

(iii) 上部コレクタ領域にゲート領域を接続するこ
とで、P+ベース領域、P-ベース領域、P+ベース・コンタ
クト領域を含んだベース領域全体を分離・独立させるこ
とができ、ゲート抵抗を下げたまま、任意の素子形状に
設計することができる。
(Iii) By connecting the gate region to the upper collector region, the entire base region including the P + base region, P base region, and P + base contact region can be separated and independent, and the gate resistance can be reduced. It can be designed in any element shape as it is.

(iv) 上部コレクタ領域にゲート領域を接続させる方
法として、単にパターン上で行なえばよく、従来の工程
に対して追加される工程がない。
(Iv) As a method of connecting the gate region to the upper collector region, it may be performed simply on the pattern, and there is no additional step to the conventional step.

(v) 上部コレクタ領域にゲート領域を接続すること
で、三端子デバイスとして動作させることができる。
(V) By connecting the gate region to the upper collector region, it can be operated as a three-terminal device.

以上のように、この発明になる上部コレクタ領域にゲー
ト領域を接続したBAMBITは、従来例と同様に、三端子負
性抵抗デバイスとして動作せしめ、よりゲート抵抗値が
下げられ、スイッチング・スピードを高速にし、小信号
から高周波高出力あるいは高出力高速メモリー用等とし
て、さらには集積回路に至るまでその効果の程は多大で
ある。
As described above, the BAMBIT in which the gate region is connected to the upper collector region according to the present invention operates as a three-terminal negative resistance device in the same manner as the conventional example, and the gate resistance value can be further reduced and the switching speed can be increased. However, the effect is great from small signals to high-frequency high-output or high-output high-speed memory, and even to integrated circuits.

【図面の簡単な説明】[Brief description of drawings]

第1図は、この発明になるベース変調形バイポーラ・ト
ランジスタの具体的な第1の実施例を示した概略的平面
図、 第2図は、第1図におけるII-II線に沿った概略的断面
図、 第3図は、第1図におけるIII-III線に沿った概略的断
面図、 第4図は、当該BAMBITの第2の実施例を示す概略的平面
図、 第5図は、当該BAMBITの第3の実施例を示す概略的平面
図、 第6図は、当該BAMBITの第4の実施例を示す概略的断面
図、 第7図は、従来例になるBAMBITを示す概略的平面図、 第8図は、第7図におけるVIII-VIII線に沿った概略的
断面図である。 (1)、(2)……コレクタ領域 (3)……第2のベース領域 (4)……上部コレクタ領域 (5)……第1のベース領域 (6)……ベース・コンタクト領域 (7)……エミッタ領域 (8A)……ゲート領域 (8B)……ゲート領域端末部 (9)……酸化膜 (10)……ベース電極 (11)……エミッタ電極 (12)……コレクタ電極 (14)……ホト・トランジスタ部の受光部 (15)……ホト・トランジスタ部のエミッタ領域 (16)……グランド電極 (17)……制御電極
FIG. 1 is a schematic plan view showing a concrete first embodiment of a base modulation type bipolar transistor according to the present invention, and FIG. 2 is a schematic view taken along line II-II in FIG. Sectional drawing, FIG. 3 is a schematic sectional view taken along line III-III in FIG. 1, FIG. 4 is a schematic plan view showing a second embodiment of the BAMBIT, and FIG. FIG. 6 is a schematic plan view showing a third embodiment of BAMBIT, FIG. 6 is a schematic sectional view showing the fourth embodiment of BAMBIT, and FIG. 7 is a schematic plan view showing a conventional BAMBIT. 8 is a schematic sectional view taken along the line VIII-VIII in FIG. (1), (2) ... collector region (3) ... second base region (4) ... upper collector region (5) ... first base region (6) ... base contact region (7) ) …… Emitter region (8A) …… Gate region (8B) …… Gate region Terminal (9) …… Oxide film (10) …… Base electrode (11) …… Emitter electrode (12) …… Collector electrode ( 14) Photo-transistor light-receiving area (15) Photo-transistor emitter area (16) Ground electrode (17) Control electrode

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】第1の導電型の半導体材料からなるコレク
タ領域と、 前記コレクタ領域に対し、第1のPN接合を介して形成さ
れる第2の導電型の半導体材料からなるベース領域と、 前記ベース領域に対し、第2のPN接合を介して形成され
る第1の導電型の半導体材料からなるエミッタ領域とを
備えてなり、 前記ベース領域は、前記エミッタ領域に対し、前記第2
のPN接合を介して隣接する第1のベース領域と、前記第
1のベース領域から間隔を隔てて位置し、ベース電極を
取り出すべく形成されるベース・コンタクト領域と、前
記第1のベース領域と前記ベース・コンタクト領域との
間に形成される低不純物濃度の第2のベース領域とを含
み、前記第1のベース領域と前記ベース・コンタクト領
域との間における前記第2のベース領域内に、第1の導
電型を有するゲート領域を備え、 前記コレクタ領域は、前記ベース領域側において前記ベ
ース領域を制限して当該半導体装置上面部に達する上部
コレクタ領域部分を有し、 前記ゲート領域は、その一部分が前記上部コレクタ領域
上に位置し、前記上部コレクタ領域との間にゲート−コ
レクタ接続部を形成してなり、 前記ベース・コンタクト領域と前記エミッタ領域間を順
バイアスに付勢し、前記コレクタ領域を、前記ベース・
コンタクト領域に対し、逆バイアス状態に付勢して、前
記第2のベース領域を流れるベース電流を変調させ、負
性抵抗特性を有する出力を得るようにしたことを特徴と
するベース変調形バイポーラ・トランジスタ。
1. A collector region made of a semiconductor material of a first conductivity type, and a base region made of a semiconductor material of a second conductivity type formed in the collector region via a first PN junction. An emitter region made of a semiconductor material of a first conductivity type formed via a second PN junction with respect to the base region, the base region having a second region with respect to the emitter region;
A first base region adjacent to the first base region via a PN junction, a base contact region spaced apart from the first base region and formed to take out a base electrode, and the first base region. A second base region having a low impurity concentration formed between the base contact region and the base contact region, and in the second base region between the first base region and the base contact region, A gate region having a first conductivity type; the collector region has an upper collector region portion that limits the base region and reaches the upper surface of the semiconductor device on the base region side, and the gate region has A portion of which is located on the upper collector region and which forms a gate-collector connection between the upper collector region and the base contact region; Biases between emitter region forward bias, the collector region, said base
A base modulation bipolar transistor characterized in that the contact region is biased in a reverse bias state to modulate the base current flowing through the second base region to obtain an output having a negative resistance characteristic. Transistor.
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