JPH0756640B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0756640B2 JPH0756640B2 JP60038733A JP3873385A JPH0756640B2 JP H0756640 B2 JPH0756640 B2 JP H0756640B2 JP 60038733 A JP60038733 A JP 60038733A JP 3873385 A JP3873385 A JP 3873385A JP H0756640 B2 JPH0756640 B2 JP H0756640B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- check bit
- bit
- bits
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、情報ビットに冗長（検査）ビットを付加して
記憶する方式の記憶装置において、部分書込動作時の冗
長（検査）ビット生成方式を改良したものに関する。
記憶する方式の記憶装置において、部分書込動作時の冗
長（検査）ビット生成方式を改良したものに関する。
従来、独立して動作する複数の記憶単位（バンク）をま
とめて制御する方式の記憶装置では、特開昭58−142459
号に記載のように、任意のアドレス領域の一部分を書替
える部分書込動作における検査ビットの生成を書込デー
タの併合後に行なっていた。従来の部分書込動作につい
て一例を用いて説明する。第３図に、主記憶装置（MS）
を16個のバンク（BK）に分割し、それを４バンク毎にま
とめ４バンクグループ（BG）として記憶制御装置（SC
U）に接続した場合の計算機システム構成例を示す。第
４図には、その１バンクグループ内のデータ系構造を示
す。
とめて制御する方式の記憶装置では、特開昭58−142459
号に記載のように、任意のアドレス領域の一部分を書替
える部分書込動作における検査ビットの生成を書込デー
タの併合後に行なっていた。従来の部分書込動作につい
て一例を用いて説明する。第３図に、主記憶装置（MS）
を16個のバンク（BK）に分割し、それを４バンク毎にま
とめ４バンクグループ（BG）として記憶制御装置（SC
U）に接続した場合の計算機システム構成例を示す。第
４図には、その１バンクグループ内のデータ系構造を示
す。
第４図において、SCUからの受口201,202,203,誤り訂正
符号（Error Correcting and Checking:ECC）の検査ビ
ット生成回路204,205ECCチェック回路206、書込データ
バッファ207、マークデータバッファ208およびSCUへの
送出口209などは、該バンクグループの４個のバンクBK0
〜BK3で共有される。バンクBK0は、記憶素子群210、ア
ドレスレジスタ211、書込データレジスタ212および読出
データレジスタ213により構成される。尚、書込データ
レジスタ212には、全書込動作用データパス215と部分書
込動作用データパス216の書込データが選択回路214で選
択されセットされる。バンクBK1〜BK3の構成も同様であ
る。
符号（Error Correcting and Checking:ECC）の検査ビ
ット生成回路204,205ECCチェック回路206、書込データ
バッファ207、マークデータバッファ208およびSCUへの
送出口209などは、該バンクグループの４個のバンクBK0
〜BK3で共有される。バンクBK0は、記憶素子群210、ア
ドレスレジスタ211、書込データレジスタ212および読出
データレジスタ213により構成される。尚、書込データ
レジスタ212には、全書込動作用データパス215と部分書
込動作用データパス216の書込データが選択回路214で選
択されセットされる。バンクBK1〜BK3の構成も同様であ
る。
第４図の構成で部分書込動作を実行する場合、まず部分
書込を実行しようとするアドレスの領域に記憶されてい
るデータを読出す。次にマークデータバッファ208に保
持していた書込バイト指定情報（マーク）を基に、併合
回路217において、書込データバッファ207に貯えておい
た書込データと前述の読出データとを併合し、ECCの検
査ビット生成回路（ECC生成Ｂ）205により検査ビットを
生成する。その後、該アクセスアドレス領域に対して検
査ビットを含めた併合後のデータを書込むことにより、
部分書込動作が完了する。
書込を実行しようとするアドレスの領域に記憶されてい
るデータを読出す。次にマークデータバッファ208に保
持していた書込バイト指定情報（マーク）を基に、併合
回路217において、書込データバッファ207に貯えておい
た書込データと前述の読出データとを併合し、ECCの検
査ビット生成回路（ECC生成Ｂ）205により検査ビットを
生成する。その後、該アクセスアドレス領域に対して検
査ビットを含めた併合後のデータを書込むことにより、
部分書込動作が完了する。
以上の説明で明らかなように、従来構成における部分書
込動作では、該アクセスアドレスのデータが読出される
まで部分書込データを保持する為のデータバッファが必
要であった。しかし、科学技術計算機用コンピュータの
主記憶装置のように多バンク構成が要求されてくると、
それを実現する金物量が増大し、これに対処する為に各
バンクを共通的に制御する機構の金物量の削減が必要に
なってきた。
込動作では、該アクセスアドレスのデータが読出される
まで部分書込データを保持する為のデータバッファが必
要であった。しかし、科学技術計算機用コンピュータの
主記憶装置のように多バンク構成が要求されてくると、
それを実現する金物量が増大し、これに対処する為に各
バンクを共通的に制御する機構の金物量の削減が必要に
なってきた。
本発明の目的は、情報ビットに検査ビットを付加して記
憶する方式の記憶装置において、部分書込用データバッ
ファの金物量を削減する手段を提供することにある。
憶する方式の記憶装置において、部分書込用データバッ
ファの金物量を削減する手段を提供することにある。
本発明の要点は、任意アドレス中の書替える部分のデー
タと書替わらない部分のデータから各々独立に生成した
検査ビットを合成することにより部分書込動作の書込デ
ータを保持するデータバッファの金物量の削減を可能に
するものである。
タと書替わらない部分のデータから各々独立に生成した
検査ビットを合成することにより部分書込動作の書込デ
ータを保持するデータバッファの金物量の削減を可能に
するものである。
ここで、検査ビットを分割して生成する方式の正当性に
ついて考察する。説明の為、誤り訂正符号方式として、
SEC−DED（Single bit Error Correcting−Double bit
Error Detecting）方式を取り上げ、情報ビット数64
（８バイト）、検査ビット数８と仮定する。
ついて考察する。説明の為、誤り訂正符号方式として、
SEC−DED（Single bit Error Correcting−Double bit
Error Detecting）方式を取り上げ、情報ビット数64
（８バイト）、検査ビット数８と仮定する。
SEC−DED方式の検査マトリクス（Ｈ行列）をＨとし、情
報ビットを とすると、検査ビットは である。ここで、 例えば であれば、 である。
報ビットを とすると、検査ビットは である。ここで、 例えば であれば、 である。
従って、バイト選択情報を基に を作成し、各々に対応する検査ビット を生成し、これを最終的に加算（mod2）することによ
り、全体の検査ビット を求めることができる。
り、全体の検査ビット を求めることができる。
以上はSEC−DED方式の場合であるが、その他の誤り訂正
符号に関しても同様に成立する。
符号に関しても同様に成立する。
第１図は本発明の一実施例を示す１バンクグループ内の
データ系構造を示す図である。第１図において部分書込
動作を説明する。但し、ここで扱う書込／読出動作のデ
ータ幅は８バイトとする。
データ系構造を示す図である。第１図において部分書込
動作を説明する。但し、ここで扱う書込／読出動作のデ
ータ幅は８バイトとする。
SCUより部分書込要求を受け付けると、該要求に伴なう
アドレス、書込データ、８バイト中のどのバイトを書込
むかを指定するマークデータ（８ビット）を受取り、各
々に対応するレジスタ301,302及び303にセットする。ア
ドレスレジスタ301のアドレスは各バンク（BK）に送ら
れ、アクセスするバンクのアドレスレジスタ304にセッ
トされる。書込データも同様にしてアクセスするバンク
の書込データレジスタ305にセットされる。但し、この
時点ではマークデータは使用せず、全バイトが書込デー
タレジスタ305にセットされる。
アドレス、書込データ、８バイト中のどのバイトを書込
むかを指定するマークデータ（８ビット）を受取り、各
々に対応するレジスタ301,302及び303にセットする。ア
ドレスレジスタ301のアドレスは各バンク（BK）に送ら
れ、アクセスするバンクのアドレスレジスタ304にセッ
トされる。書込データも同様にしてアクセスするバンク
の書込データレジスタ305にセットされる。但し、この
時点ではマークデータは使用せず、全バイトが書込デー
タレジスタ305にセットされる。
一方、検査ビット生成回路（ECC生成Ａ）306ではマーク
データを基に、書込データレジスタ302の書込データ中
の書替えるバイトのみを取り出したデータ、即ち書替え
ないバイトを全て“0"にしたデータを作成し、第１の部
分的な検査ビットを生成する。生成された検査ビット
は、該アクセスアドレスの領域からデータが読出される
まで検査ビットデータバッファ307で保持される。該ア
クセスバンクの記憶素子群308から読出されたデータ
は、バンク毎に設けられた読出データレジスタ309を介
して読出データレジスタ310にセットされる。ここで該
読出データはECCチェック回路311でチェックされ、訂正
可能な誤りが検出された場合はこれを訂正してレジスタ
312にセットされる。
データを基に、書込データレジスタ302の書込データ中
の書替えるバイトのみを取り出したデータ、即ち書替え
ないバイトを全て“0"にしたデータを作成し、第１の部
分的な検査ビットを生成する。生成された検査ビット
は、該アクセスアドレスの領域からデータが読出される
まで検査ビットデータバッファ307で保持される。該ア
クセスバンクの記憶素子群308から読出されたデータ
は、バンク毎に設けられた読出データレジスタ309を介
して読出データレジスタ310にセットされる。ここで該
読出データはECCチェック回路311でチェックされ、訂正
可能な誤りが検出された場合はこれを訂正してレジスタ
312にセットされる。
次に検査ビット生成回路（ECC生成Ｂ）313において、マ
ークデータバッファ315に保持されていたマークデータ
を基に、訂正された読出データ中の書替えるバイトを全
て“0"にしたデータを作成し、第２の部分的な検査ビッ
トを生成する。この第２の部分的な検査ビットは、排他
的論理和回路314において、検査ビットデータバッファ3
07に保持されていた第１の部分的な検査ビットとビット
毎に排他的論理和（mod2の加算）がとられ、該部分書込
動作で新たに書込むデータの検査ビットが生成される。
読出データレジスタ312中の訂正された読出データと最
終的に生成された検査ビットはデータパス316を通して
各バンクに送られる。
ークデータバッファ315に保持されていたマークデータ
を基に、訂正された読出データ中の書替えるバイトを全
て“0"にしたデータを作成し、第２の部分的な検査ビッ
トを生成する。この第２の部分的な検査ビットは、排他
的論理和回路314において、検査ビットデータバッファ3
07に保持されていた第１の部分的な検査ビットとビット
毎に排他的論理和（mod2の加算）がとられ、該部分書込
動作で新たに書込むデータの検査ビットが生成される。
読出データレジスタ312中の訂正された読出データと最
終的に生成された検査ビットはデータパス316を通して
各バンクに送られる。
該アクセスバンクの書込データレジスタ305では、マー
クデータを基に、書替えないバイトのデータと検査ビッ
トが再セットされ、書込むべきデータが作成される。こ
の更新されたデータを該アクセスアドレスの領域に書込
む。これにより、部分書込動作で書替えるバイトにはSC
Uからの書込データが書込まれ、書替えないバイトには
既に記憶されていたデータが再び該アクセスアドレスの
領域に書込まれる。以上で部分書込動作が完了する。
クデータを基に、書替えないバイトのデータと検査ビッ
トが再セットされ、書込むべきデータが作成される。こ
の更新されたデータを該アクセスアドレスの領域に書込
む。これにより、部分書込動作で書替えるバイトにはSC
Uからの書込データが書込まれ、書替えないバイトには
既に記憶されていたデータが再び該アクセスアドレスの
領域に書込まれる。以上で部分書込動作が完了する。
第２図に検査ビット生成回路（ECC生成Ａ）306に関する
詳細構成を示す。ここでアンドゲート401は１バイト
分、つまり８ゲート分を意味している。書込データは１
バイト毎にマークデータの１ビットと対応しており、マ
ークデータが“1"のバイトのデータはスルーさせ、“0"
のバイトのデータは“0"にする。これをＨマトリクスに
基づくECC検査ビットの生成回路402に入力することによ
り、第１の部分的な検査ビットが得られる。
詳細構成を示す。ここでアンドゲート401は１バイト
分、つまり８ゲート分を意味している。書込データは１
バイト毎にマークデータの１ビットと対応しており、マ
ークデータが“1"のバイトのデータはスルーさせ、“0"
のバイトのデータは“0"にする。これをＨマトリクスに
基づくECC検査ビットの生成回路402に入力することによ
り、第１の部分的な検査ビットが得られる。
また、検査ビット生成回路（ECC生成Ｂ）313に関して
も、同様の構成により、第２の部分的な検査ビットを得
ることができる。
も、同様の構成により、第２の部分的な検査ビットを得
ることができる。
以上説明したように本実施例によれば、部分書込用デー
タバッファの金物量を従来構成の1/8に削減することが
可能である。
タバッファの金物量を従来構成の1/8に削減することが
可能である。
本発明によれば、部分書込用データバッファの金物量を （検査ビット数）／（情報ビット数） に削減することができるので、多バンク構成の記憶装置
の実現を物理的，経済的な面で容易にすることができ
る。
の実現を物理的，経済的な面で容易にすることができ
る。
第１図は本発明による１バンクグループ内のデータ系構
造図、第２図は部分的な検査ビットを生成する回路構成
図、第３図は主記憶装置と主記憶制御装置の接続を示す
ブロック図、第４図は従来構成の１バンクグループ内の
データ系構造図である。 307……検査ビット用データバッファ 306,313……部分的な検査ビット生成回路 305……バンク毎に設けた書込データレジスタ
造図、第２図は部分的な検査ビットを生成する回路構成
図、第３図は主記憶装置と主記憶制御装置の接続を示す
ブロック図、第４図は従来構成の１バンクグループ内の
データ系構造図である。 307……検査ビット用データバッファ 306,313……部分的な検査ビット生成回路 305……バンク毎に設けた書込データレジスタ
Claims (1)
- 【請求項１】複数の記憶単位（バンク）からなり、各バ
ンクがお互いに独立に動作し、かつ各バンクが、情報ビ
ットに前記情報ビットのビット数（以下、第１のビット
数と呼ぶ。）より小さいビット数（以下、第２のビット
数と呼ぶ。）の検査ビットを付加して記憶する記憶素子
群、および、前記記憶素子にデータを書き込むための書
き込みデータレジスタを有する記憶装置であって、 前記記憶素子の内容を部分的に書き替える部分書き込み
要求に伴う読み出し動作を起動する時点で、前記部分書
き込み要求に伴う前記第１のビット数の書き込みデータ
を前記書き込みデータレジスタに書き込む手段、 前記部分書き込み要求に伴う前記第１のビット数の書き
込みデータうち、前記部分書き込み要求に関する書き替
えない部分を“0"にしたデータの情報ビットから前記第
２のビット数の第１の検査ビットを生成する第１の検査
ビット生成回路、 前記第１の検査ビット生成回路で生成された前記第１の
検査ビットを保持するための前記第２のビット数幅の検
査ビットデータバッファ、 前記起動に基づく読み出し動作で前記記憶素子から読み
出されたデータのうち、前記部分書き込み要求に関する
書き替える部分を“0"にしたデータの情報ビットから前
記第２のビット数の第２の検査ビットを生成する第２の
検査ビット生成回路、 前記第２の検査ビットが生成された後、前記検査ビット
データバッファ内の前記第１の検査ビットと前記第２の
検査ビットとのビット毎の排他的論理和をとり前記第２
のビット数の第３の検査ビットを生成する第３の検査ビ
ット生成回路、 前記読み出し動作により読み出されたデータに対して誤
り訂正を施したデータのうち書き替えない部分の情報ビ
ットを、前記部分書き込み要求で書き替えない部分の前
記書き込みデータレジスタにセットする手段、および 前記第３の検査ビットを前記書き込みデータレジスタに
セットする手段を有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038733A JPH0756640B2 (ja) | 1985-03-01 | 1985-03-01 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038733A JPH0756640B2 (ja) | 1985-03-01 | 1985-03-01 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199141A JPS61199141A (ja) | 1986-09-03 |
| JPH0756640B2 true JPH0756640B2 (ja) | 1995-06-14 |
Family
ID=12533524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60038733A Expired - Lifetime JPH0756640B2 (ja) | 1985-03-01 | 1985-03-01 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756640B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972807B1 (ko) * | 2006-01-31 | 2010-07-29 | 후지쯔 가부시끼가이샤 | 에러 정정 코드 생성 방법 및 메모리 관리 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008886A (en) * | 1989-01-27 | 1991-04-16 | Digital Equipment Corporation | Read-modify-write operation |
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| JP4956230B2 (ja) * | 2006-04-10 | 2012-06-20 | 株式会社東芝 | メモリコントローラ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142459A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 主記憶装置 |
| JPS603046A (ja) * | 1983-06-17 | 1985-01-09 | Hitachi Ltd | 記憶制御方式 |
-
1985
- 1985-03-01 JP JP60038733A patent/JPH0756640B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972807B1 (ko) * | 2006-01-31 | 2010-07-29 | 후지쯔 가부시끼가이샤 | 에러 정정 코드 생성 방법 및 메모리 관리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61199141A (ja) | 1986-09-03 |
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