JPH073863B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH073863B2 JPH073863B2 JP58231881A JP23188183A JPH073863B2 JP H073863 B2 JPH073863 B2 JP H073863B2 JP 58231881 A JP58231881 A JP 58231881A JP 23188183 A JP23188183 A JP 23188183A JP H073863 B2 JPH073863 B2 JP H073863B2
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- Japan
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- wiring
- transistors
- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
-
- H10W20/43—
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- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、マスタースライス方式の半導体集積回路に係
り、特にCMOS構造の基本セル配列を用いてゲートアレイ
を構成する半導体集積回路に関する。
り、特にCMOS構造の基本セル配列を用いてゲートアレイ
を構成する半導体集積回路に関する。
〔発明の技術的背景とその問題点〕 近年の半導体集積回路（LSI）技術の進歩は目覚しく、
メモリやマイコンに代表される論理用LSIは急激な大規
模化をとげている。この結果、各種電子機器システムの
LSI化が進められ、電子機器システムの高性能化、低価
格化、軽量小型化、高信頼性化をもたらしている。各種
機器システムのLSI化の要求は高まる一方であり、この
要求に応えるためにはメモリやマイコン等の汎用品の大
規模化だけでなく、各種機器システムに特有の機能をも
つ電子回路部のLSI化も同時に重要になってきている。
このような機器システムに特有の電子回路部は当然のこ
とながら汎用のLSIでは実現が困難なもので、実現でき
たとしてもLSIの利点を発揮しにくい。このため、機器
システム産業を発展させるためにシステムに専用な部分
のLSI化の要求は強く、これに応えるのも半導体企業の
重要な役割であった。
メモリやマイコンに代表される論理用LSIは急激な大規
模化をとげている。この結果、各種電子機器システムの
LSI化が進められ、電子機器システムの高性能化、低価
格化、軽量小型化、高信頼性化をもたらしている。各種
機器システムのLSI化の要求は高まる一方であり、この
要求に応えるためにはメモリやマイコン等の汎用品の大
規模化だけでなく、各種機器システムに特有の機能をも
つ電子回路部のLSI化も同時に重要になってきている。
このような機器システムに特有の電子回路部は当然のこ
とながら汎用のLSIでは実現が困難なもので、実現でき
たとしてもLSIの利点を発揮しにくい。このため、機器
システム産業を発展させるためにシステムに専用な部分
のLSI化の要求は強く、これに応えるのも半導体企業の
重要な役割であった。
しかし周知のように、半導体素子特にLSIは量産化によ
って低価格化を実現できるものである。各種機器システ
ムに特有の部分のLSI化は当然のことながら少量多品種
製品を作ることになり、LSI開発に必要な膨大な開発費
を少量のLSIで負担する結果、専用LSIの高価格化を招い
ていた。
って低価格化を実現できるものである。各種機器システ
ムに特有の部分のLSI化は当然のことながら少量多品種
製品を作ることになり、LSI開発に必要な膨大な開発費
を少量のLSIで負担する結果、専用LSIの高価格化を招い
ていた。
このような状況で生まれたのがいわゆるマスタースライ
ス方式によるゲートアレイである。ゲートアレイの製造
工程はマスター工程とパーソナライズ工程の２つに分か
れる。
ス方式によるゲートアレイである。ゲートアレイの製造
工程はマスター工程とパーソナライズ工程の２つに分か
れる。
第１図はマスター工程を終えた半導体チップ（マスター
チップ）の表面を示す概略図である。チップ中央部には
複数のセル列１（11，12，…，1n）が配列形成されてい
て、これが論理回路を構成する主要素である。各セル列
１はそれぞれ複数の基本セルの配列からなる。各セル列
１の間には、後のパーソナライズ工程で回路を特化する
ための配線を施す配線領域２が設けられている。またチ
ップ周辺には外部からの入力信号を受け入れるための入
力回路と外部へ出力信号を出すための出力回路を構成す
るI/Oセル３がセル列１を取り囲むように配列形成さ
れ、更にその外側にボンディング・パッド４が配列形成
されている。
チップ）の表面を示す概略図である。チップ中央部には
複数のセル列１（11，12，…，1n）が配列形成されてい
て、これが論理回路を構成する主要素である。各セル列
１はそれぞれ複数の基本セルの配列からなる。各セル列
１の間には、後のパーソナライズ工程で回路を特化する
ための配線を施す配線領域２が設けられている。またチ
ップ周辺には外部からの入力信号を受け入れるための入
力回路と外部へ出力信号を出すための出力回路を構成す
るI/Oセル３がセル列１を取り囲むように配列形成さ
れ、更にその外側にボンディング・パッド４が配列形成
されている。
セル列１を構成する基本セルはまた複数の素子からなる
ものであり、その構成法にはいくつかの方法がある。CM
OS構造を用いた基本セルのパターン例を第２図に示し、
その等価回路を第３図に示す。この基本セルは、ｎ型Si
基板に形成したｐウエル11内にn+層121〜123とポリSiゲ
ート電極131，132からなる２個のｎチャネルMOS FET−Q
n1，Qn2を形成し、ｐウエル11に隣接してp+層141〜143
とポリSiゲート電極151，152からなる２個のｐチャネル
MOS FET−Qp1，Qp2を形成して構成されている。図から
明らかなように、基本セルはこのままでは具体的な論理
機能を果すものではなく、論理機能を実現する母体とな
るものである。
ものであり、その構成法にはいくつかの方法がある。CM
OS構造を用いた基本セルのパターン例を第２図に示し、
その等価回路を第３図に示す。この基本セルは、ｎ型Si
基板に形成したｐウエル11内にn+層121〜123とポリSiゲ
ート電極131，132からなる２個のｎチャネルMOS FET−Q
n1，Qn2を形成し、ｐウエル11に隣接してp+層141〜143
とポリSiゲート電極151，152からなる２個のｐチャネル
MOS FET−Qp1，Qp2を形成して構成されている。図から
明らかなように、基本セルはこのままでは具体的な論理
機能を果すものではなく、論理機能を実現する母体とな
るものである。
以上のマスター工程を終えた半導体ウエハを用いて、こ
の上に金属配線を施してLSI回路を特化する工程がパー
ソナライズ工程である。ゲートアレイでは、顧客の注文
を受けてからの製作期間がこのパーソナライズ工程だけ
であることが、LSI開発期間の短縮につながるわけであ
る。この場合、もう一つ重要なことは、設計期間が短か
いことである。このためには次のような方法が採られて
いる。前述した基本セルを用いて論理回路を構成するた
めに必要な各種のゲート（例えばNOR回路及びNAND回路
を初めとする基本的な論理回路である単位論理回路や単
位論理回路を組み合わせたF/F回路など基本的な回路約1
50種）が設計され、そのデータはコンピュータにライブ
ラリとして登録されている。ゲートアレイの場合、この
用意されたゲートをマクロセルと称する。顧客の要求が
決まると、マクロセルを用いて全体回路を設計し、それ
らをCADシステムを用いて自動的に配置し、マクロセル
間の配線を施す。この配線のために第１図に示す配線領
域２が設けられている。現在の一般的なゲートアレイで
は二層の金属配線が用いられている。このような方法で
顧客の要求する機能を設計するため、設計期間の短縮が
図られることになる。
の上に金属配線を施してLSI回路を特化する工程がパー
ソナライズ工程である。ゲートアレイでは、顧客の注文
を受けてからの製作期間がこのパーソナライズ工程だけ
であることが、LSI開発期間の短縮につながるわけであ
る。この場合、もう一つ重要なことは、設計期間が短か
いことである。このためには次のような方法が採られて
いる。前述した基本セルを用いて論理回路を構成するた
めに必要な各種のゲート（例えばNOR回路及びNAND回路
を初めとする基本的な論理回路である単位論理回路や単
位論理回路を組み合わせたF/F回路など基本的な回路約1
50種）が設計され、そのデータはコンピュータにライブ
ラリとして登録されている。ゲートアレイの場合、この
用意されたゲートをマクロセルと称する。顧客の要求が
決まると、マクロセルを用いて全体回路を設計し、それ
らをCADシステムを用いて自動的に配置し、マクロセル
間の配線を施す。この配線のために第１図に示す配線領
域２が設けられている。現在の一般的なゲートアレイで
は二層の金属配線が用いられている。このような方法で
顧客の要求する機能を設計するため、設計期間の短縮が
図られることになる。
基本セルを用いてマクロセルを構成するためには通常、
複数個の基本セルが用いられる。この場合、第１図のセ
ル列１の縦方向に並んだ複数の基本セルを用いるのが普
通である。簡単な例として、第２図および第３図に示し
たCMOS構造の基本セル１個を用いて２入力NORゲートを
設計した例を第４図および第５図に示す。161〜164は第
１層金属配線であって、161，162がそれぞれ電源線であ
るVDD（通常正電源）線、VSS（通常接地）線であり、16
3，164はセル内配線である。171および172はそれぞれ信
号入力端子となる第２層金属配線である。二層の金属配
線を用いるのは、セル列１の外側の配線領域２には多数
の第１層金属配線を設けておき、セル間接続のために各
セルの端子と配線領域２にある第１層金属配線との間の
接続を第２層金属配線で行うためである。なお第４図で
黒丸はコンタクト位置を示している。以下の図面でも同
じである。
複数個の基本セルが用いられる。この場合、第１図のセ
ル列１の縦方向に並んだ複数の基本セルを用いるのが普
通である。簡単な例として、第２図および第３図に示し
たCMOS構造の基本セル１個を用いて２入力NORゲートを
設計した例を第４図および第５図に示す。161〜164は第
１層金属配線であって、161，162がそれぞれ電源線であ
るVDD（通常正電源）線、VSS（通常接地）線であり、16
3，164はセル内配線である。171および172はそれぞれ信
号入力端子となる第２層金属配線である。二層の金属配
線を用いるのは、セル列１の外側の配線領域２には多数
の第１層金属配線を設けておき、セル間接続のために各
セルの端子と配線領域２にある第１層金属配線との間の
接続を第２層金属配線で行うためである。なお第４図で
黒丸はコンタクト位置を示している。以下の図面でも同
じである。
以上のようにゲートアレイは、マスター工程では半製品
ではあるがいわば汎用品としてのマスターチップを大量
に作ることができ、パーソナライズ工程ではCADシステ
ムを利用して顧客の要求に合致した論理回路を短かい設
計期間で実現することができる。このため、各種電子機
器システムの専用LSIを短かい納期でしかも安価に供給
できるものとして注目されている。
ではあるがいわば汎用品としてのマスターチップを大量
に作ることができ、パーソナライズ工程ではCADシステ
ムを利用して顧客の要求に合致した論理回路を短かい設
計期間で実現することができる。このため、各種電子機
器システムの専用LSIを短かい納期でしかも安価に供給
できるものとして注目されている。
しかしながら、機器システムのLSI化の傾向が一層強ま
るにつれて、ゲートアレイの更なる大規模化、高性能
化、低価格化が要求されてきている。
るにつれて、ゲートアレイの更なる大規模化、高性能
化、低価格化が要求されてきている。
例えば第１図に示すように、従来のゲートアレイでは基
本セル列１の部分と配線領域２とはほぼ同じ面積となっ
ており、LSIとしては配線部分の占有面積が非常に大き
い。また基本セル中の素子も大きい。これは次のような
理由による。通常の論理LSIでは、特性上およびチップ
面積の縮小の要請から大小さまざまなトランジスタが用
いられる。これに対しゲートアレイでは、基本セル内の
トランジスタは同じ大きさによることが必要なため、中
間的大きさが採られるからである。
本セル列１の部分と配線領域２とはほぼ同じ面積となっ
ており、LSIとしては配線部分の占有面積が非常に大き
い。また基本セル中の素子も大きい。これは次のような
理由による。通常の論理LSIでは、特性上およびチップ
面積の縮小の要請から大小さまざまなトランジスタが用
いられる。これに対しゲートアレイでは、基本セル内の
トランジスタは同じ大きさによることが必要なため、中
間的大きさが採られるからである。
このような二つの理由、即ち配線部分の面積が大きいこ
と、トランジスタが大きいこと、によりゲートアレイの
規模は通常の論理LSIのそれの約1/5に抑えられている。
このように顧客の要求する規模を、ゲートアレイでは、
技術面の制約から十分満足していないのが現状である。
そしてゲートアレイの大規模化のためには、配線領域を
含むセルアレイ部の高密度化が特に重要となる。
と、トランジスタが大きいこと、によりゲートアレイの
規模は通常の論理LSIのそれの約1/5に抑えられている。
このように顧客の要求する規模を、ゲートアレイでは、
技術面の制約から十分満足していないのが現状である。
そしてゲートアレイの大規模化のためには、配線領域を
含むセルアレイ部の高密度化が特に重要となる。
またゲートアレイでは前述のように、CMOS構造を用いた
ものが主流になりつつあるが、この場合大規模化の要求
に応えるために解決すべき大きな問題として、第１に素
子の微細化に伴うラッチアップ現象があり、第２に高集
積化のための配線技術がある。
ものが主流になりつつあるが、この場合大規模化の要求
に応えるために解決すべき大きな問題として、第１に素
子の微細化に伴うラッチアップ現象があり、第２に高集
積化のための配線技術がある。
ラッチアップ現象は周知のように、CMOSにおける寄生ト
ランジスタ効果である。この現象を簡単に説明する。第
６図に示すように、ｎ型Si基板21にｐウエル22を形成
し、このｐウエル22内にｎチャネルMOS FETを、これに
隣接するｎ型Si基板にｐチャネルMOS FETをそれぞれ形
成してCMOSが得られる。図ではソースとなるn+層23,P+
層25のみ示してある。このとき各素子領域にはP+層24,n
+層26を設けてそれぞれ電源VSS，VDDに接続する。この
ようなCMOSにおいて、図示のようにpnpトランジスタTp
とnpnトランジスタTnとが寄生する。Rp,Rnはそれぞれｐ
ウエル22およびｎ型基板21内の横方向抵抗を示してい
る。この寄生トランジスタ回路を等価回路で示すと第７
図のようになる。いま、第７図のノードＡ、即ちｐウエ
ル22に雑音電流が注入され、トランジスタTnがオンした
とすると、そのコレクタ電流によって抵抗Rnに電圧降下
が発生し、これがトランジスタTpをオンにする方向に働
く。これによりトランジスタTpがオンしてコレクタ電流
が流れると、抵抗Rpに電圧降下が発生し、これはトラン
ジスタTnをオンにする方向に働く。こうして正帰還がか
かる結果、この帰還利得が１以上であると、トランジス
タTp,Tn共にオンして電源VDD，VSSの間に大電流が流
れ、雑音電流がなくなった後にもこの大電流が維持され
るため、CMOSが破壊に至る。このようなラッチアップ現
象を生ずる外部雑音電流としては、例えばｐウエル22内
のｎチャネルMOS FETのドレイン近傍からｐウエル22に
流れ込む正孔電流がある。これは、素子の微細化が進
み、ドレイン近傍の電界が強くなる程問題となる。
ランジスタ効果である。この現象を簡単に説明する。第
６図に示すように、ｎ型Si基板21にｐウエル22を形成
し、このｐウエル22内にｎチャネルMOS FETを、これに
隣接するｎ型Si基板にｐチャネルMOS FETをそれぞれ形
成してCMOSが得られる。図ではソースとなるn+層23,P+
層25のみ示してある。このとき各素子領域にはP+層24,n
+層26を設けてそれぞれ電源VSS，VDDに接続する。この
ようなCMOSにおいて、図示のようにpnpトランジスタTp
とnpnトランジスタTnとが寄生する。Rp,Rnはそれぞれｐ
ウエル22およびｎ型基板21内の横方向抵抗を示してい
る。この寄生トランジスタ回路を等価回路で示すと第７
図のようになる。いま、第７図のノードＡ、即ちｐウエ
ル22に雑音電流が注入され、トランジスタTnがオンした
とすると、そのコレクタ電流によって抵抗Rnに電圧降下
が発生し、これがトランジスタTpをオンにする方向に働
く。これによりトランジスタTpがオンしてコレクタ電流
が流れると、抵抗Rpに電圧降下が発生し、これはトラン
ジスタTnをオンにする方向に働く。こうして正帰還がか
かる結果、この帰還利得が１以上であると、トランジス
タTp,Tn共にオンして電源VDD，VSSの間に大電流が流
れ、雑音電流がなくなった後にもこの大電流が維持され
るため、CMOSが破壊に至る。このようなラッチアップ現
象を生ずる外部雑音電流としては、例えばｐウエル22内
のｎチャネルMOS FETのドレイン近傍からｐウエル22に
流れ込む正孔電流がある。これは、素子の微細化が進
み、ドレイン近傍の電界が強くなる程問題となる。
第２の問題点である配線技術上の問題は、第１図で説明
したように、セル列１の間にセル列１と同程度の占有面
積で配線領域２を設けているために素子のより一層の高
集積化が妨げられているということにある。
したように、セル列１の間にセル列１と同程度の占有面
積で配線領域２を設けているために素子のより一層の高
集積化が妨げられているということにある。
本発明は上記した問題を解決し、設計の自由度を高くし
てより一層の大規模集積化と高性能化を図った、CMOS構
造をもつマスタースライス方式の半導体集積回路を提供
することを目的とする。
てより一層の大規模集積化と高性能化を図った、CMOS構
造をもつマスタースライス方式の半導体集積回路を提供
することを目的とする。
半導体基板にPMOSトランジスタとNMOSトランジスタから
なるCMOS構造の基本セルを複数個形成しセル列を構成す
ると共に、該セル列の延びる方向に対して直行する方向
に該セル列を複数列形成してマスターチップとし、必要
な配線を施して所望の機能回路を構成する半導体集積回
路において、１つのセル列内では同一の導電型のトラン
ジスタが前記セル列の延びる方向に並ぶように前記CMOS
構造を形成し、前記セル列の延びる方向に対して直行す
る方向の隣接するセル列相互間では配線領域を設けるこ
となく密に且つ一方のセル列のCMOS構造と他方のセル列
のCMOS構造とが鏡像関係になるように前記セル列のCMOS
構造を形成し、前記基本セルのトランジスタのゲート電
極を形成するための配線層より上層に設ける配線層を三
層以上の多層構造とし、電源線を前記セル列内のNMOSト
ランジスタが並ぶNMOS領域及びPMOSトランジスタが並ぶ
PMOS領域の境界近傍のPMOS領域側に、接地線を該境界近
傍のNMOS領域側に、それぞれ該セル列の延びる方向に形
成するとともに、前記基本セルのうち任意のものを組合
わせて前記機能回路の構成要素となる単位論理回路を構
成したことを特徴とする。
なるCMOS構造の基本セルを複数個形成しセル列を構成す
ると共に、該セル列の延びる方向に対して直行する方向
に該セル列を複数列形成してマスターチップとし、必要
な配線を施して所望の機能回路を構成する半導体集積回
路において、１つのセル列内では同一の導電型のトラン
ジスタが前記セル列の延びる方向に並ぶように前記CMOS
構造を形成し、前記セル列の延びる方向に対して直行す
る方向の隣接するセル列相互間では配線領域を設けるこ
となく密に且つ一方のセル列のCMOS構造と他方のセル列
のCMOS構造とが鏡像関係になるように前記セル列のCMOS
構造を形成し、前記基本セルのトランジスタのゲート電
極を形成するための配線層より上層に設ける配線層を三
層以上の多層構造とし、電源線を前記セル列内のNMOSト
ランジスタが並ぶNMOS領域及びPMOSトランジスタが並ぶ
PMOS領域の境界近傍のPMOS領域側に、接地線を該境界近
傍のNMOS領域側に、それぞれ該セル列の延びる方向に形
成するとともに、前記基本セルのうち任意のものを組合
わせて前記機能回路の構成要素となる単位論理回路を構
成したことを特徴とする。
本発明によれば、隣接する基本セルを背中合せとして、
従来のような配線領域をなくし三層以上の多層配線構造
とすることで従来に比べて大幅な高集積化が図られる。
この場合、背中合せにした基本セルの間でｐウエル又は
ｎウエルを共用することも高集積化に寄与することにな
る。また本発明ではセル列の間に配線領域がなく、隣接
するセル列間で基本セルを組合せたマクロセルを含ませ
ることにより、従来に比べて設計の自由度が増し、これ
も高集積化に寄与する。
従来のような配線領域をなくし三層以上の多層配線構造
とすることで従来に比べて大幅な高集積化が図られる。
この場合、背中合せにした基本セルの間でｐウエル又は
ｎウエルを共用することも高集積化に寄与することにな
る。また本発明ではセル列の間に配線領域がなく、隣接
するセル列間で基本セルを組合せたマクロセルを含ませ
ることにより、従来に比べて設計の自由度が増し、これ
も高集積化に寄与する。
従って本発明によれば、従来に比べて大幅に高性能化、
高集積化を図ったゲートアレイを実現することができ
る。又、電源線を中央部を横切って配線すれば寄生トラ
ンジスタがオンしたときのコレクタ電流が各素子領域内
を横方向に長いパスをもって流れることなく、電源線に
流出するため、正帰還量が小さくなり、従って微細化し
たCMOS構造であってもラッチアップ現象が効果的に防止
される。また基本セルを背中合せの配置することで、セ
ル列の２本の電源線のうち一方のみをセル列方向に連続
的に配設し、隣接するセル列の電源線からセル列と直交
する方向に導出した枝配線をもう一方の電源線として利
用することができ、これも高集積化に寄与する。
高集積化を図ったゲートアレイを実現することができ
る。又、電源線を中央部を横切って配線すれば寄生トラ
ンジスタがオンしたときのコレクタ電流が各素子領域内
を横方向に長いパスをもって流れることなく、電源線に
流出するため、正帰還量が小さくなり、従って微細化し
たCMOS構造であってもラッチアップ現象が効果的に防止
される。また基本セルを背中合せの配置することで、セ
ル列の２本の電源線のうち一方のみをセル列方向に連続
的に配設し、隣接するセル列の電源線からセル列と直交
する方向に導出した枝配線をもう一方の電源線として利
用することができ、これも高集積化に寄与する。
以下本発明の実施例を説明する。
第８図は一実施例の基本セルにおけるCMOS構造を示して
いる。ｎ型Si基板31にｐウエル32を形成し、ｐウエル32
内にｎチャネルMOS FETを、これに隣接してｎ型Si基板3
1内にｎチャネルMOS FETをそれぞれ形成することは従来
と変らない。図ではそれぞれのソースとなるn+層33とp+
層35のみを示してある。従来の第６図と異なるのは、ｐ
ウエル32およびｎ型Si基板31をそれぞれ電源線VSSおよ
びVDDに接続するためのp+層34およびn+層36を、図示の
ように各素子領域の境界近傍に設けていることである。
いる。ｎ型Si基板31にｐウエル32を形成し、ｐウエル32
内にｎチャネルMOS FETを、これに隣接してｎ型Si基板3
1内にｎチャネルMOS FETをそれぞれ形成することは従来
と変らない。図ではそれぞれのソースとなるn+層33とp+
層35のみを示してある。従来の第６図と異なるのは、ｐ
ウエル32およびｎ型Si基板31をそれぞれ電源線VSSおよ
びVDDに接続するためのp+層34およびn+層36を、図示の
ように各素子領域の境界近傍に設けていることである。
このCMOS構造により、ラッチアップ現象が効果的に防止
される理由は次のとおりである。図示のように寄生トラ
ンジスタTn,Tpが発生し、それぞれのベースに横方向抵
抗Rp,Rnが入ることは従来と同じである。いま、トラン
ジスタTnが外部雑音電流によりオンした場合、そのコレ
クタ電流はｎ型Si基板31内を流れるが、この電流はｐウ
エル32に隣接して設けられたn+層36から効果的に供給さ
れる。従って第６図の場合に比べ、横方向抵抗Rnによる
電圧降下が小さく、トランジスタTpへの順バイアスは小
さい。同様に、トランジスタTpがオンした場合、そのコ
レクタ電流はｐウエル32内を流れるが、ｐチャネル素子
領域に近いp+層34に吸収される結果、横方向抵抗Rpでの
電圧降下は小さく、トランジスタTnへの順バイアスは小
さい。以上の理由で寄生トランジスタ回路の正帰還利得
が小さいため、ラッチアップ現象は生じにくくなる。
される理由は次のとおりである。図示のように寄生トラ
ンジスタTn,Tpが発生し、それぞれのベースに横方向抵
抗Rp,Rnが入ることは従来と同じである。いま、トラン
ジスタTnが外部雑音電流によりオンした場合、そのコレ
クタ電流はｎ型Si基板31内を流れるが、この電流はｐウ
エル32に隣接して設けられたn+層36から効果的に供給さ
れる。従って第６図の場合に比べ、横方向抵抗Rnによる
電圧降下が小さく、トランジスタTpへの順バイアスは小
さい。同様に、トランジスタTpがオンした場合、そのコ
レクタ電流はｐウエル32内を流れるが、ｐチャネル素子
領域に近いp+層34に吸収される結果、横方向抵抗Rpでの
電圧降下は小さく、トランジスタTnへの順バイアスは小
さい。以上の理由で寄生トランジスタ回路の正帰還利得
が小さいため、ラッチアップ現象は生じにくくなる。
次に基本セル配列と配線構造について説明する。第９図
は従来構造の基本セルのセル列41（411，412，…）をそ
の間の配線領域を詰めて配列した様子を示している。即
ち各セル列41の基本セルは例えば第２図に示す如きCMOS
構造であり、図中のｎ−ch,p−chはそれぞれｎチャネル
素子領域、ｐチャネル素子領域を表示している。以下の
図でも同様である。VSS電源線42（421，422，…）およ
びVDD電源線43（431，432，…）は基本セルの両端側で
各基板層にコンタクトさせてセル列方向に配設してい
る。このようにセル列の間を詰めるだけでも高集積化に
一定の効果が期待できる。この考え方を本実施例のセル
構造を用いた場合に適用すると第10図のようになる。セ
ル列51（511，512，…）に対してVSS電源線52（521，52
2，…）およびVDD電源線53（531，532，…）はそれぞれ
基本セルのｎチャネル素子領域とｐチャネル素子領域の
境界（破線で示す）近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
は従来構造の基本セルのセル列41（411，412，…）をそ
の間の配線領域を詰めて配列した様子を示している。即
ち各セル列41の基本セルは例えば第２図に示す如きCMOS
構造であり、図中のｎ−ch,p−chはそれぞれｎチャネル
素子領域、ｐチャネル素子領域を表示している。以下の
図でも同様である。VSS電源線42（421，422，…）およ
びVDD電源線43（431，432，…）は基本セルの両端側で
各基板層にコンタクトさせてセル列方向に配設してい
る。このようにセル列の間を詰めるだけでも高集積化に
一定の効果が期待できる。この考え方を本実施例のセル
構造を用いた場合に適用すると第10図のようになる。セ
ル列51（511，512，…）に対してVSS電源線52（521，52
2，…）およびVDD電源線53（531，532，…）はそれぞれ
基本セルのｎチャネル素子領域とｐチャネル素子領域の
境界（破線で示す）近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
しかしこれだけでは、未だ高集積化は十分ではない。そ
こで本実施例では、第11図に示すように、セル列61（61
1，612，…）を隣接するものが背中合せに対称的配置と
して密に配列する。VSS電源線62（621，622，…）およ
びVDD電源線63（631，632，…）は第10図と同様、基本
セルの中央部を横切るように配設する。
こで本実施例では、第11図に示すように、セル列61（61
1，612，…）を隣接するものが背中合せに対称的配置と
して密に配列する。VSS電源線62（621，622，…）およ
びVDD電源線63（631，632，…）は第10図と同様、基本
セルの中央部を横切るように配設する。
基本セルとして第２図および第３図に示した構造を用い
た場合のより具体的な実施例について、第11図のセル列
612と613の隣接する２つの基本セル部分の構造を第12図
に示す。隣接する基本セルは１つのｐウエル64を共有
し、このｐウエル64内に４個のｎチャネルMOS FETを形
成し、その両側にそれぞれ２個ずつｐチャネルMOS FET
を形成して、第３図に示す回路が２個背中合わせに並設
されている。また第12図では、右側の基本セルで第４
図、第５図により説明した２入力NORゲートに相当する
マクロセルを構成した例の配線を示している。例えば、
電源線62,63およびセル内のゲート電極を接続する配線6
5を第１層金属配線とし、出力端となる配線66と入力端
となる配線671，672を第２層金属配線とする。そしてこ
のようなマクロセル間の配線を、第３層以上の金属配線
で行う。これにより、セル列上をそのまま配線領域とし
て所望の論理機能を実現することができる。
た場合のより具体的な実施例について、第11図のセル列
612と613の隣接する２つの基本セル部分の構造を第12図
に示す。隣接する基本セルは１つのｐウエル64を共有
し、このｐウエル64内に４個のｎチャネルMOS FETを形
成し、その両側にそれぞれ２個ずつｐチャネルMOS FET
を形成して、第３図に示す回路が２個背中合わせに並設
されている。また第12図では、右側の基本セルで第４
図、第５図により説明した２入力NORゲートに相当する
マクロセルを構成した例の配線を示している。例えば、
電源線62,63およびセル内のゲート電極を接続する配線6
5を第１層金属配線とし、出力端となる配線66と入力端
となる配線671，672を第２層金属配線とする。そしてこ
のようなマクロセル間の配線を、第３層以上の金属配線
で行う。これにより、セル列上をそのまま配線領域とし
て所望の論理機能を実現することができる。
次にこの実施例において２個以上の基本セルを用いるマ
クロセルの構成部分を説明する。前述のように従来は、
セル列間に配線領域があるため、マクロセルの回路が大
きい場合、１つのセル列内の２以上の基本セルを用いて
マクロセルを構成している。しかし本発明では、第11図
に示すようにセル列を密に配置していることから、隣接
するセル列の間で基本セルを複数個用いてマクロセルを
構成することができる。即ち、同じ数の基本セルを用い
て同じ回路を設計する場合、基本セルの組合せの自由度
が高くなっている。この考え方は更に発展させることが
できる。例えば６個の基本セルを用いるマクロセルで
は、列方向に６個の基本セルを用いる場合、行方向に６
個の基本セルを用いる場合の他、２列３行あるいは３列
２行の基本セルを用いる場合も存在する。更に次のよう
な場合も存在する。第４図、第５図に示す２入力NORゲ
ートでは１つの基本セル中の４個のトランジスタを用い
ている。この場合、２つのｎチャネルMOSトランジスタ
は並列に、２つのｐチャネルMOSトランジスタは直接に
接続される。したがってｐチャネルMOSトランジスタの
直列接続部分の抵抗が高くなり、この結果出力電圧が高
レベルに上がる速度が遅くなる。これを避けるために
は、第13図に示すように、ｎチャネルMOSトランジスタ
を４個用いる方法がある。即ちｐチャネルMOSトランジ
スタQp11，Qp12を並列接続し、同様にQp21，Qp22を並列
接続してこれらを直列接続する。このようなNORゲート
を第２図に示す基本セル構造を用い、１つのセル列内で
２つの基本セルを用いて構成すると第14図のようにな
る。第14図中のトランジスタ表示は第13図のそれと対応
する。この場合第14図においてMOSトランジスタQn12，Q
n22が未使用となる。
クロセルの構成部分を説明する。前述のように従来は、
セル列間に配線領域があるため、マクロセルの回路が大
きい場合、１つのセル列内の２以上の基本セルを用いて
マクロセルを構成している。しかし本発明では、第11図
に示すようにセル列を密に配置していることから、隣接
するセル列の間で基本セルを複数個用いてマクロセルを
構成することができる。即ち、同じ数の基本セルを用い
て同じ回路を設計する場合、基本セルの組合せの自由度
が高くなっている。この考え方は更に発展させることが
できる。例えば６個の基本セルを用いるマクロセルで
は、列方向に６個の基本セルを用いる場合、行方向に６
個の基本セルを用いる場合の他、２列３行あるいは３列
２行の基本セルを用いる場合も存在する。更に次のよう
な場合も存在する。第４図、第５図に示す２入力NORゲ
ートでは１つの基本セル中の４個のトランジスタを用い
ている。この場合、２つのｎチャネルMOSトランジスタ
は並列に、２つのｐチャネルMOSトランジスタは直接に
接続される。したがってｐチャネルMOSトランジスタの
直列接続部分の抵抗が高くなり、この結果出力電圧が高
レベルに上がる速度が遅くなる。これを避けるために
は、第13図に示すように、ｎチャネルMOSトランジスタ
を４個用いる方法がある。即ちｐチャネルMOSトランジ
スタQp11，Qp12を並列接続し、同様にQp21，Qp22を並列
接続してこれらを直列接続する。このようなNORゲート
を第２図に示す基本セル構造を用い、１つのセル列内で
２つの基本セルを用いて構成すると第14図のようにな
る。第14図中のトランジスタ表示は第13図のそれと対応
する。この場合第14図においてMOSトランジスタQn12，Q
n22が未使用となる。
これに対し、同様のNORゲートを隣接するセル列の２つ
の基本セルを用いて構成した本発明の実施例を第15図に
示す。ここでもトランジスタ表示は第13図のそれと対応
させている。この第15図の実施例でもｎチャネルMOSト
ランジスタQn12，Qn22は未使用のまま残る。
の基本セルを用いて構成した本発明の実施例を第15図に
示す。ここでもトランジスタ表示は第13図のそれと対応
させている。この第15図の実施例でもｎチャネルMOSト
ランジスタQn12，Qn22は未使用のまま残る。
第14図と第15図のマクロセル構成における使用トランジ
スタと未使用トランジスタの配置関係をわかり易く示す
と、それぞれ第16図と第17図のようになる。第16図と第
17図において斜線を施した部分のｎチャネルMOSトラン
ジスタQn12，Qn22が未使用である。これらを比較する
と、１つのセル列内でマクロセルを構成する従来方式に
よる第16図の場合、ｎチャネルMOSトランジスタQn12は
もはや使い道がない。ところが本実施例による第17図の
構成では、未使用のトランジスタQn12，Qn22はいずれも
他のマクロセルの構成に有効に利用することが可能であ
る。例えば、２入力NANDゲートを構成する場合を考え
る。通常、２入力NANDゲートはｎチャネルMOSトランジ
スタが２個直列接続され、ｐチャネルMOSトランジスタ
が２個並列接続される。この場合、ｎチャネルMOSトラ
ンジスタが２個直列接続されることによる抵抗増大を避
けるために、先の第13図のNORゲートと同様の考え方に
従ってｎチャネルMOSトランジスタを４個用いる。そし
てこのようなNANDゲートを隣接する２つの基本セルによ
り構成しようとすると、第17図に示すNORゲートの場合
と対称的に、内側の２個のｎチャネルMOSトランジスタ
が未使用となる。そこでこの２入力NANDゲートと先の２
入力NORゲートを接触させて、２列２行の基本セルを用
いて配置すると、第18図に示すようにNORゲートG1とNAN
DゲートG2とを、４角形を維持しながら３個の基本セル
面積分で全く無駄なく設計することが可能となる。
スタと未使用トランジスタの配置関係をわかり易く示す
と、それぞれ第16図と第17図のようになる。第16図と第
17図において斜線を施した部分のｎチャネルMOSトラン
ジスタQn12，Qn22が未使用である。これらを比較する
と、１つのセル列内でマクロセルを構成する従来方式に
よる第16図の場合、ｎチャネルMOSトランジスタQn12は
もはや使い道がない。ところが本実施例による第17図の
構成では、未使用のトランジスタQn12，Qn22はいずれも
他のマクロセルの構成に有効に利用することが可能であ
る。例えば、２入力NANDゲートを構成する場合を考え
る。通常、２入力NANDゲートはｎチャネルMOSトランジ
スタが２個直列接続され、ｐチャネルMOSトランジスタ
が２個並列接続される。この場合、ｎチャネルMOSトラ
ンジスタが２個直列接続されることによる抵抗増大を避
けるために、先の第13図のNORゲートと同様の考え方に
従ってｎチャネルMOSトランジスタを４個用いる。そし
てこのようなNANDゲートを隣接する２つの基本セルによ
り構成しようとすると、第17図に示すNORゲートの場合
と対称的に、内側の２個のｎチャネルMOSトランジスタ
が未使用となる。そこでこの２入力NANDゲートと先の２
入力NORゲートを接触させて、２列２行の基本セルを用
いて配置すると、第18図に示すようにNORゲートG1とNAN
DゲートG2とを、４角形を維持しながら３個の基本セル
面積分で全く無駄なく設計することが可能となる。
以上説明したようにこの実施例によれば、CMOS構造の基
本セルでの電源線コンタクト位置を改良することで、素
子を微細化したときにもラッチアップ現象を効果的に防
止することができ、また基本セルの配列を改良し三層以
上の金属配線層を施すことにより、ゲートアレイの高性
能化、高集積化を図ることができる。
本セルでの電源線コンタクト位置を改良することで、素
子を微細化したときにもラッチアップ現象を効果的に防
止することができ、また基本セルの配列を改良し三層以
上の金属配線層を施すことにより、ゲートアレイの高性
能化、高集積化を図ることができる。
また、この実施例によれば、従来のような配線領域をな
くして、隣接するセル列の基本セルを組合せたマクロセ
ルを構成することにより、設計の自由度の増大、基本セ
ルの高効率利用が可能となり、ゲートアレイの大規模化
に大きく寄与することができる。
くして、隣接するセル列の基本セルを組合せたマクロセ
ルを構成することにより、設計の自由度の増大、基本セ
ルの高効率利用が可能となり、ゲートアレイの大規模化
に大きく寄与することができる。
なお、第11図に示す電源線62,63の配設パターンは更に
改良することができる。例えば第19図に示すように、セ
ル列方向に走る電源線は各セル列に一本とする。即ち、
セル列611，613，…にはVDD側電源線631，633，…を、
これらと左右対称パターンのセル列612，614，…にはV
SS側電源線622，624，…をそれぞれセル列方向に走ら
せ、これらの電源線から横方向に導出させた枝配線によ
りそれぞれ隣接するセル列の必要な基本セルに電源を供
給する。第20図は更に第19図の変形例であり、横方向に
導出する枝配線をセル列の上下に隣接する基本セルの境
界上をはわせ、一つの枝配線から上下の基本セルに同時
に電源を供給するようにしたものである。これを更に発
展させれば、第21図に示すように横方向に導出する枝配
線を半分に減らすことも可能である。
改良することができる。例えば第19図に示すように、セ
ル列方向に走る電源線は各セル列に一本とする。即ち、
セル列611，613，…にはVDD側電源線631，633，…を、
これらと左右対称パターンのセル列612，614，…にはV
SS側電源線622，624，…をそれぞれセル列方向に走ら
せ、これらの電源線から横方向に導出させた枝配線によ
りそれぞれ隣接するセル列の必要な基本セルに電源を供
給する。第20図は更に第19図の変形例であり、横方向に
導出する枝配線をセル列の上下に隣接する基本セルの境
界上をはわせ、一つの枝配線から上下の基本セルに同時
に電源を供給するようにしたものである。これを更に発
展させれば、第21図に示すように横方向に導出する枝配
線を半分に減らすことも可能である。
また以上の説明では、ｐウエル方式のCMOSを専ら例示し
たが、本発明はｎウエル方式やツインタブ方式のCMOSを
用いた場合にも同様に適用することができる。
たが、本発明はｎウエル方式やツインタブ方式のCMOSを
用いた場合にも同様に適用することができる。
第１図は従来のゲートアレイにおけるマスターチップの
概略パターンを示す図、第２図はCMOSを用いた基本セル
の構成例を示す図、第３図はその基本セルの等価回路
図、第４図は同じくその基本セルを用いて２入力NORゲ
ートを構成したマクロセルの配線を示す図、第５図はそ
のマクロセルの等価回路図、第６図は従来の基本セルで
のCMOS構造を示す図、第７図はそのCMOS構造のラッチア
ップ現象を説明するための寄生トランジスタ回路を示す
図、第８図は本発明の一実施例の基本セルにおけるCMOS
構造を示す図、第９図は従来の基本セル構造でセル列間
を詰めたセル列の配置を示す図、第10図は本発明の実施
例に用いる基本セル構造でセル列間を詰めたセル列の配
置を示す図、第11図は本発明の一実施例におけるセル列
の配置を示す図、第12図はその隣接するセル列間の二つ
の基本セル部分の具体的なパターン例を示す図、第13図
はこの実施例で用いる２入力NORゲートの等価回路図、
第14図はこのNORゲートを従来方式により構成したパタ
ーンを示す図、第15図はこの実施例により構成したパタ
ーンを示す図、第16図と第17図は上記第14図と第15図の
使用トランジスタ分布を示す図、第18図はこの実施例に
よるNORゲートとNANDゲートを隣接配置したときの使用
トランジスタ分布を示す図、第19図〜第21図は第11図の
電源配線を変形した実施例を示す図である。 31…ｎ型Si基板、32…ｐウエル、33…n+層（ソース）、
34…p+層（電源線コンタクト領域）、35…p+層（ソー
ス）、36…n+層（電源線コンタクト領域）、61（611，6
12，…）…セル列、62（621，622，…）…電源線
（VSS）、63（631，632，…）…電源線（VDD）、64…ｐ
ウエル、65…第１層金属配線、66…第２層金属配線、67
1，672…第３層金属配線。
概略パターンを示す図、第２図はCMOSを用いた基本セル
の構成例を示す図、第３図はその基本セルの等価回路
図、第４図は同じくその基本セルを用いて２入力NORゲ
ートを構成したマクロセルの配線を示す図、第５図はそ
のマクロセルの等価回路図、第６図は従来の基本セルで
のCMOS構造を示す図、第７図はそのCMOS構造のラッチア
ップ現象を説明するための寄生トランジスタ回路を示す
図、第８図は本発明の一実施例の基本セルにおけるCMOS
構造を示す図、第９図は従来の基本セル構造でセル列間
を詰めたセル列の配置を示す図、第10図は本発明の実施
例に用いる基本セル構造でセル列間を詰めたセル列の配
置を示す図、第11図は本発明の一実施例におけるセル列
の配置を示す図、第12図はその隣接するセル列間の二つ
の基本セル部分の具体的なパターン例を示す図、第13図
はこの実施例で用いる２入力NORゲートの等価回路図、
第14図はこのNORゲートを従来方式により構成したパタ
ーンを示す図、第15図はこの実施例により構成したパタ
ーンを示す図、第16図と第17図は上記第14図と第15図の
使用トランジスタ分布を示す図、第18図はこの実施例に
よるNORゲートとNANDゲートを隣接配置したときの使用
トランジスタ分布を示す図、第19図〜第21図は第11図の
電源配線を変形した実施例を示す図である。 31…ｎ型Si基板、32…ｐウエル、33…n+層（ソース）、
34…p+層（電源線コンタクト領域）、35…p+層（ソー
ス）、36…n+層（電源線コンタクト領域）、61（611，6
12，…）…セル列、62（621，622，…）…電源線
（VSS）、63（631，632，…）…電源線（VDD）、64…ｐ
ウエル、65…第１層金属配線、66…第２層金属配線、67
1，672…第３層金属配線。
Claims (1)
- 【請求項１】半導体基板にPMOSトランジスタとNMOSトラ
ンジスタからなるCMOS構造の基本セルを複数個形成しセ
ル列を構成すると共に、該セル列の延びる方向に対して
直行する方向に該セル列を複数列形成してマスターチッ
プとし、必要な配線を施して所望の機能回路を構成する
半導体集積回路において、 １つのセル列内では同一の導電型のトランジスタが前記
セル列の延びる方向に並ぶように前記CMOS構造を形成
し、 前記セル列の延びる方向に対して直行する方向の隣接す
るセル列相互間では配線領域を設けることなく密に且つ
一方のセル列のCMOS構造と他方のセル列のCMOS構造とが
鏡像関係になるように前記セル列のCMOS構造を形成し、 前記基本セルのトランジスタのゲート電極を形成するた
めの配線層より上層に設ける配線層を三層以上の多層構
造とし、 電源線を前記セル列内のNMOSトランジスタが並ぶNMOS領
域及びPMOSトランジスタが並ぶPMOS領域の境界近傍のPM
OS領域側に、接地線を該境界近傍のNMOS領域側に、それ
ぞれ該セル列の延びる方向に形成するとともに、 前記基本セルのうち任意のものを組合わせて前記機能回
路の構成要素となる単位論理回路を構成したことを特徴
とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231881A JPH073863B2 (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
| EP84301523A EP0119059B1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
| DE8484301523T DE3474485D1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231881A JPH073863B2 (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123042A JPS60123042A (ja) | 1985-07-01 |
| JPH073863B2 true JPH073863B2 (ja) | 1995-01-18 |
Family
ID=16930482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231881A Expired - Lifetime JPH073863B2 (ja) | 1983-03-09 | 1983-12-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073863B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2525142B2 (ja) * | 1985-09-25 | 1996-08-14 | セイコーエプソン株式会社 | 半導体集積回路 |
| JPH01144670A (ja) * | 1987-08-04 | 1989-06-06 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JPH0536912A (ja) * | 1991-07-26 | 1993-02-12 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2008078508A (ja) * | 2006-09-22 | 2008-04-03 | Toshiba Corp | 半導体集積回路及び半導体集積回路の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1440512A (en) * | 1973-04-30 | 1976-06-23 | Rca Corp | Universal array using complementary transistors |
| JPS58137230A (ja) * | 1982-02-09 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓマスタ・スライスｌｓｉ |
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-12-08 JP JP58231881A patent/JPH073863B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60123042A (ja) | 1985-07-01 |
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