JPH0738585B2 - デジタル／アナログ変換装置 - Google Patents
デジタル／アナログ変換装置Info
- Publication number
- JPH0738585B2 JPH0738585B2 JP61250096A JP25009686A JPH0738585B2 JP H0738585 B2 JPH0738585 B2 JP H0738585B2 JP 61250096 A JP61250096 A JP 61250096A JP 25009686 A JP25009686 A JP 25009686A JP H0738585 B2 JPH0738585 B2 JP H0738585B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- converter
- digital data
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は特性改善を図ったデジタル／アナログ変換装置
に関する。
に関する。
D/A変換器として、例えば、入力されたデータを上位桁
側と下位桁側の２つに分け、それぞれ別々にD/A変換器
に入力して２つのアナログデータを得た後、減衰器等に
よって上位側と下位側のアナログデータの相対比をとっ
た上で加算器等で加算して一つのアナログデータを出力
するものがある。
側と下位桁側の２つに分け、それぞれ別々にD/A変換器
に入力して２つのアナログデータを得た後、減衰器等に
よって上位側と下位側のアナログデータの相対比をとっ
た上で加算器等で加算して一つのアナログデータを出力
するものがある。
例えば、第４図はこのD/A変換器を示し、A0〜A7はデジ
タルデータの入力端子、１はアナログデータの出力端
子、21は上位側D/A変換器、22は下位側D/A変換器、23は
D/A変換器22の出力を受け、D/A変換器21、22のスケーリ
ングを行うための減衰器（この場合は1/24）、24は減衰
器23の出力と上位側4bitのD/A変換器21の出力データを
受けて１つのアナログデータにする加算器である。
タルデータの入力端子、１はアナログデータの出力端
子、21は上位側D/A変換器、22は下位側D/A変換器、23は
D/A変換器22の出力を受け、D/A変換器21、22のスケーリ
ングを行うための減衰器（この場合は1/24）、24は減衰
器23の出力と上位側4bitのD/A変換器21の出力データを
受けて１つのアナログデータにする加算器である。
以上の構成において、入力端子A0〜A7にハイまたはロー
のビットのデジタルデータが印加されると、入力端子A0
〜A3に入力されたデジタルデータを下位側４ビットのD/
A変換器22が受け、入力端子A4〜A7に入力されたデジタ
ルデータを上位側４ビットの変換器21が受ける。２つの
D/A変換器21、22では入力されたデジタルデータに対応
するアナログデータが出力される。下位側４ビットのD/
A変換器22の出力は、上位側４ビットのD/A変換器21の出
力に対して1/24の重みでなくてはならないので、減衰器
23に入力して1/24の値となる。減衰器23の出力と上位側
４ビットのD/A変換器21の出力は、加算器24に入力して
一つのアナログデータとなってアナログデータの出力端
子１に出力される。
のビットのデジタルデータが印加されると、入力端子A0
〜A3に入力されたデジタルデータを下位側４ビットのD/
A変換器22が受け、入力端子A4〜A7に入力されたデジタ
ルデータを上位側４ビットの変換器21が受ける。２つの
D/A変換器21、22では入力されたデジタルデータに対応
するアナログデータが出力される。下位側４ビットのD/
A変換器22の出力は、上位側４ビットのD/A変換器21の出
力に対して1/24の重みでなくてはならないので、減衰器
23に入力して1/24の値となる。減衰器23の出力と上位側
４ビットのD/A変換器21の出力は、加算器24に入力して
一つのアナログデータとなってアナログデータの出力端
子１に出力される。
しかし、従来のD/A変換器によれば、第５図（ａ）、
（ｂ）に示うように出力の原点０、換言すれば、出力の
中点を結んで下位側４ビットのデータが繰り上がる点に
おいて誤差が発生するため、入力するデジタルデータの
信号レベルが小さいとき、例えば、信号レベルの小さい
デジタル化した音声信号を再生するときアナログ出力０
の点付近で微小に変化するためにS/Nが小さく、かつ、
歪を有するアナログ出力が得られるという不都合があ
る。
（ｂ）に示うように出力の原点０、換言すれば、出力の
中点を結んで下位側４ビットのデータが繰り上がる点に
おいて誤差が発生するため、入力するデジタルデータの
信号レベルが小さいとき、例えば、信号レベルの小さい
デジタル化した音声信号を再生するときアナログ出力０
の点付近で微小に変化するためにS/Nが小さく、かつ、
歪を有するアナログ出力が得られるという不都合があ
る。
尚、前述の誤差は、例えば、D/A変換器21、22のフルス
ケールが一致しないこと、減衰器が誤差を有すること、
上記側４ビットのD/A変換器21の１ビットが誤差を有す
ること等のために発生すると考えられる。
ケールが一致しないこと、減衰器が誤差を有すること、
上記側４ビットのD/A変換器21の１ビットが誤差を有す
ること等のために発生すると考えられる。
本発明は上記に鑑みてなされたものであり、アナログ出
力の特性改善を図るため、アナログ出力の原点０を移動
させたデジタル／アナログ変換装置を提供するものであ
る。
力の特性改善を図るため、アナログ出力の原点０を移動
させたデジタル／アナログ変換装置を提供するものであ
る。
本発明においては、アナログ出力の誤差の発生を移動し
た新しい原点に対称に近いパターンにし、また、原点０
の移動に基づくアナログ出力のオーバフローにおいて
も、精度の高いD/A変換器を使用する必要性をなくし、
それによってコストアップになるのを抑えている。
た新しい原点に対称に近いパターンにし、また、原点０
の移動に基づくアナログ出力のオーバフローにおいて
も、精度の高いD/A変換器を使用する必要性をなくし、
それによってコストアップになるのを抑えている。
以下、本発明のデジタル／アナログ変換装置を詳細に説
明する。
明する。
第１図は本発明の第１の実施例を示し、A0〜A7はデジタ
ルデータの入力端子、H1はアナログ出力の中点に対応す
るビットに補正用デジタルデータを入力する入力端子、
１はアナログデータの出力端子、１〜５は桁上がりが
連続したハーフアダー、６はD/A変換器である。D/A変換
器６において、７は上位側デコーダ、８は下位側デコー
ダ、９及び10は抵抗分圧方式のD/A変換器、11はD/A変換
器６からの２つの出力を加算する加算器、12、13はバイ
アス電源、14は減衰器である。D/A変換器９、10におい
て、バイアス電源12、13の電位を抵抗15、16で分圧し、
また、分圧値を出力するMOS トランジスタ17、18が設け
られている。ここで、ハーフアダー回路１〜５は排他的
論理和回路EOと、ナンド回路Ｎと、インバータＩより構
成され、インバータＩの出力は桁上げ用の端子である。
入力端子A0〜A7に入力するデジタルデータは「0000000
0」〜「11111111」の８ビットの信号であり、中点の値
は「10000000」となる。
ルデータの入力端子、H1はアナログ出力の中点に対応す
るビットに補正用デジタルデータを入力する入力端子、
１はアナログデータの出力端子、１〜５は桁上がりが
連続したハーフアダー、６はD/A変換器である。D/A変換
器６において、７は上位側デコーダ、８は下位側デコー
ダ、９及び10は抵抗分圧方式のD/A変換器、11はD/A変換
器６からの２つの出力を加算する加算器、12、13はバイ
アス電源、14は減衰器である。D/A変換器９、10におい
て、バイアス電源12、13の電位を抵抗15、16で分圧し、
また、分圧値を出力するMOS トランジスタ17、18が設け
られている。ここで、ハーフアダー回路１〜５は排他的
論理和回路EOと、ナンド回路Ｎと、インバータＩより構
成され、インバータＩの出力は桁上げ用の端子である。
入力端子A0〜A7に入力するデジタルデータは「0000000
0」〜「11111111」の８ビットの信号であり、中点の値
は「10000000」となる。
以上の構成において、入力端子A0〜A7にハイまたはロー
のデジタルデータが印加されると入力端子A0〜A2に入力
されたデジタルデータを下位側デコーダ８が受け、入力
端子A3〜A7に入力されたデジタルデータをハーフアダー
回路１〜５が受ける。補正用デジタルデータの入力端子
H1には常にハイを印加しておく。ハーフアダー回路５で
入力端子H1と入力端子A3のデジタルデータのデジタル的
な加算が実行される。桁上りがある場合、ハーフアダー
回路５内のインバータＩの出力がハイとなり、次のハー
フアダー回路４の２入力ナントゲートＮ及び２入力排他
的論理和回路EOに入力される。かかる動作はハーフアダ
ー回路１迄繰り返される。ハーフアダー回路１〜５によ
ってA0〜A7に入力されたデジタルデータと、入力端子H1
に入力された補正用デジタルデータが加算され、ハーフ
アダー回路１の桁上り出力、つまり、ハーフアダー回路
１のインバータ出力を含めて１桁多くなっハフーフアダ
ー回路１〜５の出力がD/A変換器６に入力される。入力
端子A0〜A2及びハーフアダー回路５の出力の４つのデジ
タルデータは下位側デコーダ８へ、ハーフアダー回路１
〜４の出力は上位側デコーダ７に入力される。入力した
デジタルデータに対応する信号線が各々１本ずつデコー
ダ７、８で選択され、選択された信号線のMOS トランジ
スタ17、18のみがスイッチをオンする。ハーフアダー回
路１のインバータＩの出力がハイの場合は、上位側デコ
ーダ７では信号線は選択されず、かわりにハーフアダー
回路１のインバータ出力が直接スイッチをオンさせる。
ところでD/A変換器９及び10は電源12、13で与えられた
電圧を等しい抵抗値を持つ抵抗15、16で分割し、各抵抗
の接続点にはMOS トランジスタ17、18が配されている。
このMOS トランジスタ17、18のオン・オフは前記デコー
ダ７、８の出力で制御される。D/A変換器９には、ハー
フアダー回路１のインバータＩの出力を受けるために、
入力されたデジタルデータの数より１つ多いアナログデ
ータが用意されている。つまり、D/A変換器９で17レベ
ル、D/A変換器10で16レベルのアナログデータが用意さ
れている。D/A変換器10からの出力は減衰器14に入力さ
れて1/24に減衰させられる。D/A変換器９からの出力で
あるアナログデータと、減衰器14からの出力であるアナ
ログデータは加算器11に入力され、一つのアナログデー
タとなって、アナログデータの出力端子１に出力され
る。
のデジタルデータが印加されると入力端子A0〜A2に入力
されたデジタルデータを下位側デコーダ８が受け、入力
端子A3〜A7に入力されたデジタルデータをハーフアダー
回路１〜５が受ける。補正用デジタルデータの入力端子
H1には常にハイを印加しておく。ハーフアダー回路５で
入力端子H1と入力端子A3のデジタルデータのデジタル的
な加算が実行される。桁上りがある場合、ハーフアダー
回路５内のインバータＩの出力がハイとなり、次のハー
フアダー回路４の２入力ナントゲートＮ及び２入力排他
的論理和回路EOに入力される。かかる動作はハーフアダ
ー回路１迄繰り返される。ハーフアダー回路１〜５によ
ってA0〜A7に入力されたデジタルデータと、入力端子H1
に入力された補正用デジタルデータが加算され、ハーフ
アダー回路１の桁上り出力、つまり、ハーフアダー回路
１のインバータ出力を含めて１桁多くなっハフーフアダ
ー回路１〜５の出力がD/A変換器６に入力される。入力
端子A0〜A2及びハーフアダー回路５の出力の４つのデジ
タルデータは下位側デコーダ８へ、ハーフアダー回路１
〜４の出力は上位側デコーダ７に入力される。入力した
デジタルデータに対応する信号線が各々１本ずつデコー
ダ７、８で選択され、選択された信号線のMOS トランジ
スタ17、18のみがスイッチをオンする。ハーフアダー回
路１のインバータＩの出力がハイの場合は、上位側デコ
ーダ７では信号線は選択されず、かわりにハーフアダー
回路１のインバータ出力が直接スイッチをオンさせる。
ところでD/A変換器９及び10は電源12、13で与えられた
電圧を等しい抵抗値を持つ抵抗15、16で分割し、各抵抗
の接続点にはMOS トランジスタ17、18が配されている。
このMOS トランジスタ17、18のオン・オフは前記デコー
ダ７、８の出力で制御される。D/A変換器９には、ハー
フアダー回路１のインバータＩの出力を受けるために、
入力されたデジタルデータの数より１つ多いアナログデ
ータが用意されている。つまり、D/A変換器９で17レベ
ル、D/A変換器10で16レベルのアナログデータが用意さ
れている。D/A変換器10からの出力は減衰器14に入力さ
れて1/24に減衰させられる。D/A変換器９からの出力で
あるアナログデータと、減衰器14からの出力であるアナ
ログデータは加算器11に入力され、一つのアナログデー
タとなって、アナログデータの出力端子１に出力され
る。
その結果、第５図（ａ）、（ｂ）に示うように、中点の
値に対応する原点０の位置が原点０′へ移動することに
なる。
値に対応する原点０の位置が原点０′へ移動することに
なる。
第２図は本発明の第２の実施例を示し、共通する部分は
共通の引用数字で示してあるので重複する説明は省略す
るが、デコーダ７がハーフアダー回路１〜４より５ビッ
トの信号を入力し、これを32本の信号線にデコードして
出力する構成を有し、それに応じてMOS トランジスタ17
が32個設けられ、また、抵抗15の個数が増加している。
共通の引用数字で示してあるので重複する説明は省略す
るが、デコーダ７がハーフアダー回路１〜４より５ビッ
トの信号を入力し、これを32本の信号線にデコードして
出力する構成を有し、それに応じてMOS トランジスタ17
が32個設けられ、また、抵抗15の個数が増加している。
以上の構成において、入力端子A0〜A7にハイまたはロー
のデジタルデータが印加されると、入力端子A0〜A2に入
力されたデジタルデータを下位側デコーダ８が受け、A3
〜A7に入力されたデジタルデータをハーフアダー回路１
〜５が受ける。補正用デジタルデータの入力端子H1には
常にハイを印加しておく。ハーフアダー回路５で入力端
子H1と入力端子A3のデジタルデータのデジタル的な加算
が実行される。桁上りの場合、ハーフアダー回路５内の
インバータＩの出力がハイとなり、次のハーフアダー回
路４の２入力、ナンドゲートＮ及び２入力排他的論理和
回路EOに入力される。かかる動作はハーフアダー回路１
迄繰り返される。ハーフアダー回路１〜５によって入力
端子A0〜A7に入力されたデジタルデータと入力端子H1に
入力された補正用デジタルデータ（すなわち、上位側D/
A変換器の1/2LSBに相当する値）が加算され、ハーフア
ダー回路１の桁上り出力、つまり、ハーフアダー回路１
のインバータＩの出力を含めて１桁多くなったハーフア
ダー回路１〜５の出力がD/A変換部６に入力される。入
力端子A0〜A2及びハーフアダー５の出力の４つのデジタ
ルデータは下位側デコーダ８へ、ハーフアダー回路１〜
４の５つの出力は上位側デコーダ７に入力される。上記
側デコーダ７及び下位側デコーダ８では、それぞれ５ビ
ット、４ビットの入力信号をデコードするために25＝3
2、24＝16本の出力信号線を持ち、入力デジタルデータ
に対応した出力信号線が一つだけ選択される。選択され
た信号線のみがMOS トランジスタ17、18をオンさせるこ
とができる。D/A変換器９には25＝32種のアナログデー
タが、D/A変換器10には24＝16種のアナログデータが用
意されている。D/A変換器10から出力するアナログデー
タは減衰器14に入力し、1/24に減衰され、D/A変換器９
及び減衰器14からのアナログデータは加算器11において
１つのアナログデータとなり、アナログデータの出力端
子１に出力される。
のデジタルデータが印加されると、入力端子A0〜A2に入
力されたデジタルデータを下位側デコーダ８が受け、A3
〜A7に入力されたデジタルデータをハーフアダー回路１
〜５が受ける。補正用デジタルデータの入力端子H1には
常にハイを印加しておく。ハーフアダー回路５で入力端
子H1と入力端子A3のデジタルデータのデジタル的な加算
が実行される。桁上りの場合、ハーフアダー回路５内の
インバータＩの出力がハイとなり、次のハーフアダー回
路４の２入力、ナンドゲートＮ及び２入力排他的論理和
回路EOに入力される。かかる動作はハーフアダー回路１
迄繰り返される。ハーフアダー回路１〜５によって入力
端子A0〜A7に入力されたデジタルデータと入力端子H1に
入力された補正用デジタルデータ（すなわち、上位側D/
A変換器の1/2LSBに相当する値）が加算され、ハーフア
ダー回路１の桁上り出力、つまり、ハーフアダー回路１
のインバータＩの出力を含めて１桁多くなったハーフア
ダー回路１〜５の出力がD/A変換部６に入力される。入
力端子A0〜A2及びハーフアダー５の出力の４つのデジタ
ルデータは下位側デコーダ８へ、ハーフアダー回路１〜
４の５つの出力は上位側デコーダ７に入力される。上記
側デコーダ７及び下位側デコーダ８では、それぞれ５ビ
ット、４ビットの入力信号をデコードするために25＝3
2、24＝16本の出力信号線を持ち、入力デジタルデータ
に対応した出力信号線が一つだけ選択される。選択され
た信号線のみがMOS トランジスタ17、18をオンさせるこ
とができる。D/A変換器９には25＝32種のアナログデー
タが、D/A変換器10には24＝16種のアナログデータが用
意されている。D/A変換器10から出力するアナログデー
タは減衰器14に入力し、1/24に減衰され、D/A変換器９
及び減衰器14からのアナログデータは加算器11において
１つのアナログデータとなり、アナログデータの出力端
子１に出力される。
第３図は本発明の第３の実施例を示し、第１図におい
て、デコーダ７およびD/A変換器９を第３図に示す構成
によって置換するものである。つまり、ハーフアダー回
路１〜４の出力が接続される入力端子B0〜B3がアンド回
路31〜34の１つの入力に接続され、ハーフアダー回路１
の桁上げ信号端子が接続される入力端子B4がオア回路31
〜34の他の入力に接続されている。入力端子B4およびア
ンド回路31〜34の出力はMOS トランジスタ350、351、35
2、353、354に接続され、MOS トランジスタ350〜354は
電源37に接続された電流源回路361、362、364、368、36
1に接続され、スイッチオンによって所定の電流レベル
のアナログ信号を出力端子B5に出力する。出力端子B5は
加算器11に接続されている。ここで、電流源回路362、3
64、368は電流源回路361の２倍、４倍、８倍の電流レベ
ルの電流を出力するものとする。
て、デコーダ７およびD/A変換器９を第３図に示す構成
によって置換するものである。つまり、ハーフアダー回
路１〜４の出力が接続される入力端子B0〜B3がアンド回
路31〜34の１つの入力に接続され、ハーフアダー回路１
の桁上げ信号端子が接続される入力端子B4がオア回路31
〜34の他の入力に接続されている。入力端子B4およびア
ンド回路31〜34の出力はMOS トランジスタ350、351、35
2、353、354に接続され、MOS トランジスタ350〜354は
電源37に接続された電流源回路361、362、364、368、36
1に接続され、スイッチオンによって所定の電流レベル
のアナログ信号を出力端子B5に出力する。出力端子B5は
加算器11に接続されている。ここで、電流源回路362、3
64、368は電流源回路361の２倍、４倍、８倍の電流レベ
ルの電流を出力するものとする。
以上の構成において、入力端子A0からA7にハイまたはロ
ーのデジタルデータが印さされてから入力端子A0〜A2の
デジタルデータ及びハーフアダー回路１〜５の出力がD/
A変換器６に入力されるまでの動作は第１図と同様であ
る。これらのうち第１図のハーフアダー回路１〜４の出
力およびハーフアダー回路１の桁上り出力が入力端子B0
〜B4に入力する。ハーフアダー回路１が桁上りを生じる
とき、つまり、ハーフアダー回路１の桁上り出力がハイ
のときはオアゲート31〜34により電流源回路361、362、
364、368、361がスイッチ350〜354を介して出力端子B5
に生じるので、結局電流源回路361の16倍の電流を得る
ことができる。以降、D/A変換器９、10の出力がアナロ
グデータの出力端子１に出力されるまでの動作も第１
図と同様である。
ーのデジタルデータが印さされてから入力端子A0〜A2の
デジタルデータ及びハーフアダー回路１〜５の出力がD/
A変換器６に入力されるまでの動作は第１図と同様であ
る。これらのうち第１図のハーフアダー回路１〜４の出
力およびハーフアダー回路１の桁上り出力が入力端子B0
〜B4に入力する。ハーフアダー回路１が桁上りを生じる
とき、つまり、ハーフアダー回路１の桁上り出力がハイ
のときはオアゲート31〜34により電流源回路361、362、
364、368、361がスイッチ350〜354を介して出力端子B5
に生じるので、結局電流源回路361の16倍の電流を得る
ことができる。以降、D/A変換器９、10の出力がアナロ
グデータの出力端子１に出力されるまでの動作も第１
図と同様である。
以上説明した通り、本発明のデジタル／アナログ変換装
置によれば、デジタルデータに補正用デジタルデータを
加算してアナログ変換するようにしたため、アナログ出
力の原点を移動させることができ、それによってアナロ
グ出力の特性改善を図ることができる。
置によれば、デジタルデータに補正用デジタルデータを
加算してアナログ変換するようにしたため、アナログ出
力の原点を移動させることができ、それによってアナロ
グ出力の特性改善を図ることができる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示す説明図、第４図は従来のデ
ジタル／アナログ変換装置を示す説明図。第５図はデジ
タルデータの入力に対するアナログデータの出力の特性
を示す説明図。 符号の説明 A0〜A7……デジタルデータの入力端子 H1……補正用デジタルデータの入力端子 01……アナログデータの出力端子 １〜５……ハーフアダー回路 ６……D/A変換器、７……上位側デコーダ ８……下位側デコーダ ９……上位側D/A変換器 10……下位側D/A変換器 11……加算器、12、13……電源 14……減衰器 21……上位側D/A変換器 22……下位側D/A変換器 23……減衰器、24……加算器
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示す説明図、第４図は従来のデ
ジタル／アナログ変換装置を示す説明図。第５図はデジ
タルデータの入力に対するアナログデータの出力の特性
を示す説明図。 符号の説明 A0〜A7……デジタルデータの入力端子 H1……補正用デジタルデータの入力端子 01……アナログデータの出力端子 １〜５……ハーフアダー回路 ６……D/A変換器、７……上位側デコーダ ８……下位側デコーダ ９……上位側D/A変換器 10……下位側D/A変換器 11……加算器、12、13……電源 14……減衰器 21……上位側D/A変換器 22……下位側D/A変換器 23……減衰器、24……加算器
Claims (1)
- 【請求項１】上記ｎビットおよび下位ｎビットのデジタ
ルデータをそれぞれD/A変換する第１および第２のD/A変
換器と、前記第１および第２のD/A変換器が出力するア
ナログデータに2n:1の重み付けを付加して加算する加算
手段を備えたデジタルアナログ変換装置において、 前記デジタルデータに補正用デジタルデータを加算する
補正手段を含み、 前記補正手段が、前記第１のD/A変換器の各入力端子お
よび前記第２のD/A変換器の最上位ビット入力端子にそ
れぞれ前置接続されたハーフアダー回路より構成され、
前記ハーフアダー回路の桁上げ信号がその上位のビット
の前記D/A変換器の入力端子に接続される前記ハーフア
ダー回路の入力信号となるように構成されたことを特徴
とするデジタル／アナログ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250096A JPH0738585B2 (ja) | 1986-10-21 | 1986-10-21 | デジタル／アナログ変換装置 |
| EP87115362A EP0264921B1 (en) | 1986-10-21 | 1987-10-20 | A digital to analog converter |
| DE8787115362T DE3784617T2 (de) | 1986-10-21 | 1987-10-20 | Digital-analog-wandler. |
| US07/110,824 US4868571A (en) | 1986-10-21 | 1987-10-21 | Digital to analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250096A JPH0738585B2 (ja) | 1986-10-21 | 1986-10-21 | デジタル／アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104523A JPS63104523A (ja) | 1988-05-10 |
| JPH0738585B2 true JPH0738585B2 (ja) | 1995-04-26 |
Family
ID=17202751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250096A Expired - Fee Related JPH0738585B2 (ja) | 1986-10-21 | 1986-10-21 | デジタル／アナログ変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4868571A (ja) |
| EP (1) | EP0264921B1 (ja) |
| JP (1) | JPH0738585B2 (ja) |
| DE (1) | DE3784617T2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2683705B2 (ja) * | 1988-10-27 | 1997-12-03 | ナカミチ株式会社 | ディジタル／アナログ変換装置 |
| US5072358A (en) * | 1990-03-09 | 1991-12-10 | Daytronic Corporation | Process controller |
| US4998108A (en) * | 1990-07-30 | 1991-03-05 | International Business Machines Corporation | Large range, high speed, high accuracy digital-to-analog converter |
| JPH0760301B2 (ja) * | 1992-12-02 | 1995-06-28 | 日本電気株式会社 | 液晶駆動回路 |
| JPH09270707A (ja) * | 1996-04-03 | 1997-10-14 | Rohm Co Ltd | ディジタル／アナログ変換器及びそれを用いた制御装置 |
| US5703587A (en) * | 1996-04-19 | 1997-12-30 | Lsi Logic Corporation | Digital-to-analog converter having overlapping segments |
| JP3449254B2 (ja) * | 1997-11-14 | 2003-09-22 | ヤマハ株式会社 | Ｄ／ａ変換装置 |
| FI105622B (fi) * | 1998-02-06 | 2000-09-15 | Nokia Networks Oy | Menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi ja digitaali/analogia-muunnin |
| US6198419B1 (en) * | 1998-06-17 | 2001-03-06 | Lucent Technologies, Inc. | Method and apparatus for extending the spurious free dynamic range of a digital-to-analog converter |
| JP2000172094A (ja) * | 1998-12-07 | 2000-06-23 | Fujitsu Ltd | 転写電流の制御方法と制御回路及びかかる制御回路を備えたプリンタ |
| DE10021824C2 (de) * | 1999-05-07 | 2002-01-31 | Yamaha Corp | D/A-Wandlervorrichtung und D/A-Wandlerverfahren |
| US6462688B1 (en) | 2000-12-18 | 2002-10-08 | Marvell International, Ltd. | Direct drive programmable high speed power digital-to-analog converter |
| US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
| US7095348B1 (en) | 2000-05-23 | 2006-08-22 | Marvell International Ltd. | Communication driver |
| US7113121B1 (en) | 2000-05-23 | 2006-09-26 | Marvell International Ltd. | Communication driver |
| US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
| US7312739B1 (en) | 2000-05-23 | 2007-12-25 | Marvell International Ltd. | Communication driver |
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
| US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
| DE10153309B4 (de) * | 2001-10-29 | 2009-12-17 | Infineon Technologies Ag | Digital-Analog-Umsetzer-Vorrichtung mit hoher Auflösung |
| US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
| US7577892B1 (en) | 2005-08-25 | 2009-08-18 | Marvell International Ltd | High speed iterative decoder |
| JP4654857B2 (ja) * | 2005-09-26 | 2011-03-23 | ソニー株式会社 | Ｄａ変換装置、ａｄ変換装置、半導体装置 |
| DE602005016422D1 (de) * | 2005-10-11 | 2009-10-15 | Infineon Technologies Ag | Korrektur von statischen Fehlern durch Fehlanpassung in D/A-Umwandlern |
| KR100850311B1 (ko) * | 2007-03-14 | 2008-08-04 | 삼성전기주식회사 | 디지털/아날로그 컨버터 |
| JP2009079389A (ja) * | 2007-09-25 | 2009-04-16 | Panasonic Electric Works Co Ltd | 雨水取出器 |
| DE102010044028A1 (de) * | 2010-11-17 | 2012-05-24 | Sensordynamics Gmbh | Elektronische Schaltungsanordnung zum Empfangen niederfrequenter elektromagnetischer Wellen mit einem einstellbaren Dämpfungsglied |
| US9590648B2 (en) * | 2014-11-07 | 2017-03-07 | John Howard La Grou | Multi-path digital-to-analog converter |
| US9871530B1 (en) | 2016-12-11 | 2018-01-16 | John Howard La Grou | Multi-path analog-to-digital and digital-to-analog conversion of PDM signals |
| US10256782B2 (en) | 2017-04-25 | 2019-04-09 | John Howard La Grou | Multi-path power amplifier |
| WO2021222201A1 (en) | 2020-04-28 | 2021-11-04 | Lake Shore Cryotronics, Inc. | Hybrid digital and analog signal generation systems and methods |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412208A (en) * | 1980-09-16 | 1983-10-25 | Nippon Telegraph & Telephone Public Corporation | Digital to analog converter |
| DE3215519A1 (de) * | 1981-04-27 | 1982-11-11 | Hitachi, Ltd., Tokyo | Digital-analog-wandler und/oder analog-digital-wandler |
| JPS57180229A (en) * | 1981-04-30 | 1982-11-06 | Hitachi Ltd | Digital-to-analog converter |
| NL8102226A (nl) * | 1981-05-07 | 1982-12-01 | Philips Nv | Digitaal analoog omzetter voor bipolaire signalen. |
| JPS58215128A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | デイジタル・アナログ変換回路 |
| JPS6083423A (ja) * | 1983-10-14 | 1985-05-11 | Nec Ic Microcomput Syst Ltd | Ｄ／ａ変換装置 |
| JPS61159827A (ja) * | 1984-12-31 | 1986-07-19 | Teac Co | ディジタル―アナログ変換方法 |
-
1986
- 1986-10-21 JP JP61250096A patent/JPH0738585B2/ja not_active Expired - Fee Related
-
1987
- 1987-10-20 DE DE8787115362T patent/DE3784617T2/de not_active Expired - Lifetime
- 1987-10-20 EP EP87115362A patent/EP0264921B1/en not_active Expired - Lifetime
- 1987-10-21 US US07/110,824 patent/US4868571A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4868571A (en) | 1989-09-19 |
| EP0264921B1 (en) | 1993-03-10 |
| DE3784617T2 (de) | 1993-07-15 |
| DE3784617D1 (de) | 1993-04-15 |
| EP0264921A3 (en) | 1990-05-23 |
| JPS63104523A (ja) | 1988-05-10 |
| EP0264921A2 (en) | 1988-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0738585B2 (ja) | デジタル／アナログ変換装置 | |
| US4490634A (en) | Semiconductor circuit | |
| JP3039791B2 (ja) | Ｄａコンバータ | |
| JPH0810832B2 (ja) | デイジタル―アナログ変換器 | |
| JP2818792B2 (ja) | ディジタル―アナログ変換器回路網 | |
| JP3401758B2 (ja) | ディジタル・アナログ変換器 | |
| EP0418184B1 (en) | Push pull double digital-to-analog converter | |
| US4712091A (en) | Digital/analog converter having a switchable reference current | |
| US6778122B2 (en) | Resistor string digital to analog converter with differential outputs and reduced switch count | |
| JP3059859B2 (ja) | 符号−絶対値形ｄ／ａコンバータ及びその動作方法 | |
| JPS63256020A (ja) | デジタル・アナログ変換装置 | |
| US5017918A (en) | Method and circuit for eliminating major bit transition error at the bipolar zero point in a digital-to-analog converter | |
| US6252534B1 (en) | Resistor string DAC with current mode interpolation | |
| KR100218329B1 (ko) | 고속 저전력 디지탈 아날로그 컨버터 | |
| EP1473835A2 (en) | Per-element resampling for a digital-to-analog converter | |
| EP0135274A2 (en) | Digital-to-analog converter | |
| JPH0712150B2 (ja) | ディジタル・アナログ変換器 | |
| JP2805636B2 (ja) | 並列比較型ａ／ｄ変換器 | |
| JPS6161577B2 (ja) | ||
| JPS60256228A (ja) | デイジタル・アナログ変換器 | |
| KR100396747B1 (ko) | 디지탈-아날로그변환기 | |
| JP2848094B2 (ja) | Ｄ／ａ変換装置 | |
| Tan et al. | The design of 8-bit CMOS digital to analog converter | |
| JPS54152953A (en) | Digital-to-analog converter circuit | |
| JP4630488B2 (ja) | デジタル・アナログ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |