JPH073660B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH073660B2 JPH073660B2 JP18156786A JP18156786A JPH073660B2 JP H073660 B2 JPH073660 B2 JP H073660B2 JP 18156786 A JP18156786 A JP 18156786A JP 18156786 A JP18156786 A JP 18156786A JP H073660 B2 JPH073660 B2 JP H073660B2
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- JP
- Japan
- Prior art keywords
- data
- memory
- bit
- address
- cache
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- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概 要〕 タグメモリの各データにＶビットを付し、これを電源投
入で一斉にイニシャライズし、以後データを書込むごと
にそのＶビットも書込んで、データの有効／無効を明確
にした。
入で一斉にイニシャライズし、以後データを書込むごと
にそのＶビットも書込んで、データの有効／無効を明確
にした。
本発明は半導体記憶装置、特にコンピュータのキャッシ
ュメモリのタグメモリに関する。
ュメモリのタグメモリに関する。
〔従来の技術〕 コンピュータのメモリ（主記憶）は、プロセッサとはバ
スを通して接続されるものでまたDRAM（ダイナミックRA
M）を使用して大容量化されているので、アクセスタイ
ムが大であるという問題があり、これを改善すべく高速
SRAMで構成されたキャッシュメモリを用い、主記憶から
読出したデータをキャッシュメモリに保管し、同じデー
タはキャッシュメモリから供給して高速化を図ることが
行なわれている。
スを通して接続されるものでまたDRAM（ダイナミックRA
M）を使用して大容量化されているので、アクセスタイ
ムが大であるという問題があり、これを改善すべく高速
SRAMで構成されたキャッシュメモリを用い、主記憶から
読出したデータをキャッシュメモリに保管し、同じデー
タはキャッシュメモリから供給して高速化を図ることが
行なわれている。
キャッシュはSRAM（スタティックRAM）使用などの理由
で大容量化が困難であり、主記憶の一部に相当する容量
しかないのが普通である。キャッシュの構成法は色々あ
るが、主記憶を複数枚からなる冊（ブロック）の複数個
として、その１冊、２冊又は４冊分とするのが一般的で
ある。第３図はキャッシュのデータメモリが１冊分の容
量であるダイレクトマップ式のキャッシュを、また第４
図は２冊分の容量であるアソシエイティブ型のキャッシ
ュを示す。数値例を挙げると１枚は16バイト、１冊は51
2枚、主記憶全体では524,288冊である。アドレスのビッ
トで言えばA0〜A3で１枚16バイト中の１バイト（１行）
を選び、A4〜A12で１冊512枚中の１枚を選び、A13〜A31
で524,288冊中の１冊を選ぶ。
で大容量化が困難であり、主記憶の一部に相当する容量
しかないのが普通である。キャッシュの構成法は色々あ
るが、主記憶を複数枚からなる冊（ブロック）の複数個
として、その１冊、２冊又は４冊分とするのが一般的で
ある。第３図はキャッシュのデータメモリが１冊分の容
量であるダイレクトマップ式のキャッシュを、また第４
図は２冊分の容量であるアソシエイティブ型のキャッシ
ュを示す。数値例を挙げると１枚は16バイト、１冊は51
2枚、主記憶全体では524,288冊である。アドレスのビッ
トで言えばA0〜A3で１枚16バイト中の１バイト（１行）
を選び、A4〜A12で１冊512枚中の１枚を選び、A13〜A31
で524,288冊中の１冊を選ぶ。
キャッシュへは主記憶の１枚分16バイトを単位にデータ
ストアする。ストアするアドレスは、主記憶中の下位ア
ドレスA4〜A12と同じデータメモリアドレスである。し
かしこれだけでは該１枚が主記憶の524,288冊中のどれ
にあったのかが分らないので、これを示す上位アドレス
A13〜A31を別のメモリ（タグメモリ）に格納しておく。
下位アドレスでタグメモリをアクセスして上位アドレス
を読出し、メモリ（主記憶）をアクセスするアドレスの
上位アドレスを比較器COMPでタグから読出した上位アド
レスと比較し、一致すればキャッシュに所要データがあ
る訳であるからキャッシュのデータメモリを下位アドレ
スで読出し、出力とする。
ストアする。ストアするアドレスは、主記憶中の下位ア
ドレスA4〜A12と同じデータメモリアドレスである。し
かしこれだけでは該１枚が主記憶の524,288冊中のどれ
にあったのかが分らないので、これを示す上位アドレス
A13〜A31を別のメモリ（タグメモリ）に格納しておく。
下位アドレスでタグメモリをアクセスして上位アドレス
を読出し、メモリ（主記憶）をアクセスするアドレスの
上位アドレスを比較器COMPでタグから読出した上位アド
レスと比較し、一致すればキャッシュに所要データがあ
る訳であるからキャッシュのデータメモリを下位アドレ
スで読出し、出力とする。
第５図に主記憶とキャッシュとの関係を図解的に示す。
主記憶データは１枚16バイトを単位にデータメモリの、
主記憶上の当該１枚の下位アドレスA4〜A12と同じデー
タメモリ上アドレスに格納され、同時にタグメモリへは
当該１枚の上位アドレスA13〜A31が書込まれる。本例で
はデータメモリは主記憶の４冊分の容量を持つ。
主記憶データは１枚16バイトを単位にデータメモリの、
主記憶上の当該１枚の下位アドレスA4〜A12と同じデー
タメモリ上アドレスに格納され、同時にタグメモリへは
当該１枚の上位アドレスA13〜A31が書込まれる。本例で
はデータメモリは主記憶の４冊分の容量を持つ。
従って本例では同じ下位アドレスA4〜A12の枚でも４枚
まではキャッシュに格納可能である。
まではキャッシュに格納可能である。
キャッシュは複数冊分の容量を持つが、あるアドレスA4
〜A12については全て格納済みであり、そして更に主記
憶の或る冊から同じアドレスA4〜A12の１枚を読出しこ
れをキャッシュに格納するには既に格納されているもの
をパージする必要がある。このリプレースメントアルゴ
リズムとしては、LRUがよく使用される。
〜A12については全て格納済みであり、そして更に主記
憶の或る冊から同じアドレスA4〜A12の１枚を読出しこ
れをキャッシュに格納するには既に格納されているもの
をパージする必要がある。このリプレースメントアルゴ
リズムとしては、LRUがよく使用される。
タグメモリには上位アドレスが格納され、主記憶をアク
セスするアドレスの上位アドレスとタグメモリから読出
した上位アドレスとが一致すると当該データはキャッシ
ュにあることになるが、電源投入時はメモリデータはラ
ンダムである。従ってそのまゝでは、偶然に主記憶アク
セス上位アドレスとタグメモリ読出しデータが一致し、
当該データはキャッシュにあることになって、これもラ
ンダムなデータメモリの当該データが読出されてしまう
恐れがある。本発明はかゝる点を簡単な手段により改善
しようとするものである。
セスするアドレスの上位アドレスとタグメモリから読出
した上位アドレスとが一致すると当該データはキャッシ
ュにあることになるが、電源投入時はメモリデータはラ
ンダムである。従ってそのまゝでは、偶然に主記憶アク
セス上位アドレスとタグメモリ読出しデータが一致し、
当該データはキャッシュにあることになって、これもラ
ンダムなデータメモリの当該データが読出されてしまう
恐れがある。本発明はかゝる点を簡単な手段により改善
しようとするものである。
この目的で本発明ではタグメモリのデータ（上位アドレ
ス）にＶ（Validity）ビットを付し、これによりタグメ
モリデータの有効／無効を明示するが、電源投入時はこ
のＶビットもランダムである。そこで電源投入時にＶビ
ットを一斉にイニシャライズ例えば０にし、以後キャッ
シュにデータが書込まれる毎にＶビットを１にしてデー
タの有効／無効を明示する。このイニシャライズを、個
々のＶビットに逐次０を書込む方法で行なうと時間がか
ゝる。本発明はまたこの一斉イニシャライズを高速に行
なおうとするものである。
ス）にＶ（Validity）ビットを付し、これによりタグメ
モリデータの有効／無効を明示するが、電源投入時はこ
のＶビットもランダムである。そこで電源投入時にＶビ
ットを一斉にイニシャライズ例えば０にし、以後キャッ
シュにデータが書込まれる毎にＶビットを１にしてデー
タの有効／無効を明示する。このイニシャライズを、個
々のＶビットに逐次０を書込む方法で行なうと時間がか
ゝる。本発明はまたこの一斉イニシャライズを高速に行
なおうとするものである。
本発明は、各冊複数からなる冊をＮ冊備える主記憶のｎ
冊分（ｎ＜Ｎ）のデータを記憶するキャッシュメモリ
の、該冊を指定する上位アドレス（Au）を冊何の枚を指
定する下位アドレス（Ad）に格納する半導体記憶装置に
おいて、 該記憶装置（12）は、複数のワード線、複数のビット
線、前記ワード線と前記ビット線に接続されるメモリセ
ル（MC）を備え、 該記憶装置（12）の各アドレス毎に前記複数のビット線
中の所定の一部のビット線に接続されているメモリセル
（MC）に当該アドレスのデータ（Au）が有効であるか無
効であるかを示すＶビットを格納し、 また該Ｖビットを電源投入時に一斉に無効（０）にする
イニシャライズ回路を設け、該イニシャライズ回路は、
記憶装置の全ワード線を選択する回路（PG2,NG0,NG1…
…）と、データ（Au）部の全ビット線を電源から切離
し、Ｖビット部のビット線に無効（０）データを加える
回路（PG1,Q1〜Q5）とを有することを特徴とするもので
ある。
冊分（ｎ＜Ｎ）のデータを記憶するキャッシュメモリ
の、該冊を指定する上位アドレス（Au）を冊何の枚を指
定する下位アドレス（Ad）に格納する半導体記憶装置に
おいて、 該記憶装置（12）は、複数のワード線、複数のビット
線、前記ワード線と前記ビット線に接続されるメモリセ
ル（MC）を備え、 該記憶装置（12）の各アドレス毎に前記複数のビット線
中の所定の一部のビット線に接続されているメモリセル
（MC）に当該アドレスのデータ（Au）が有効であるか無
効であるかを示すＶビットを格納し、 また該Ｖビットを電源投入時に一斉に無効（０）にする
イニシャライズ回路を設け、該イニシャライズ回路は、
記憶装置の全ワード線を選択する回路（PG2,NG0,NG1…
…）と、データ（Au）部の全ビット線を電源から切離
し、Ｖビット部のビット線に無効（０）データを加える
回路（PG1,Q1〜Q5）とを有することを特徴とするもので
ある。
この記憶装置（タグメモリ）によれば、タグメモリのデ
ータの有効／無効を明示し、誤ったヒット出力を出す不
都合を除くことができる。また有効／無効を示すＶビッ
トは一斉クリヤし、データ（Au）を書込む度に当該アド
レスのＶビットを有効“1"にするので、Ｖビットのクリ
ヤに時間を要すことがなく、かつこの時電源より過大電
流が流出することもない等の利点が得られる。
ータの有効／無効を明示し、誤ったヒット出力を出す不
都合を除くことができる。また有効／無効を示すＶビッ
トは一斉クリヤし、データ（Au）を書込む度に当該アド
レスのＶビットを有効“1"にするので、Ｖビットのクリ
ヤに時間を要すことがなく、かつこの時電源より過大電
流が流出することもない等の利点が得られる。
第１図に示すように本発明ではタグメモリ12の各データ
（Au）にＶビットを付し、これが例えば１ならデータ有
効、０ならデータ無効とする。14は比較器で、タグメモ
リ読出データRDと、主記憶をアクセスするアドレスの上
位アドレスAu（比較データCD）とを比較し、一致すれば
信号S1を生じる（S1をＨレベルにする）。16は書込みバ
ッファで、書込み信号WSが入るとき、主記憶をアクセス
するアドレスの上位アドレスAuを書込みデータWDとして
これをタグメモリ12の同下位アドレスAdの位置に書込
む。このとき同時にデータ１を、同じ下位アドレスAdの
Ｖビット部に書込む。
（Au）にＶビットを付し、これが例えば１ならデータ有
効、０ならデータ無効とする。14は比較器で、タグメモ
リ読出データRDと、主記憶をアクセスするアドレスの上
位アドレスAu（比較データCD）とを比較し、一致すれば
信号S1を生じる（S1をＨレベルにする）。16は書込みバ
ッファで、書込み信号WSが入るとき、主記憶をアクセス
するアドレスの上位アドレスAuを書込みデータWDとして
これをタグメモリ12の同下位アドレスAdの位置に書込
む。このとき同時にデータ１を、同じ下位アドレスAdの
Ｖビット部に書込む。
タグメモリ12の読出しは、主記憶をアクセスするアドレ
スの下位アドレスAdにより行なわれ、読出しデータRDは
比較器14の一方の入力になる。主記憶をアクセスするア
ドレスの上位アドレスAuは比較データCDとなって比較器
14の他方の入力になる。これらのRDとCDが一致すると比
較器14は一致出力S1を生じ、これはナンドゲートＧの一
方の入力になる。上記Adでタグメモリを読出したときＶ
ビット部12aのＶビットも読出され、これ（S2で示す）
はナンドゲートＧの他方の入力になる。S1がＨレベル
（一致出力）、S2もＨレベル（Ｖビット＝１、データ有
効）ならナンドゲートＧの出力S3はＬレベルになり、こ
の反転出力が一致（ヒット）信号となり、キャッシュの
データメモリ読出しOKを指示する。比較器14が一致出力
S1を生じてもＶビットが０、従ってS2＝Ｌならヒット出
力S3は生じない。こうしてランダムデータによるエラー
が防止される。
スの下位アドレスAdにより行なわれ、読出しデータRDは
比較器14の一方の入力になる。主記憶をアクセスするア
ドレスの上位アドレスAuは比較データCDとなって比較器
14の他方の入力になる。これらのRDとCDが一致すると比
較器14は一致出力S1を生じ、これはナンドゲートＧの一
方の入力になる。上記Adでタグメモリを読出したときＶ
ビット部12aのＶビットも読出され、これ（S2で示す）
はナンドゲートＧの他方の入力になる。S1がＨレベル
（一致出力）、S2もＨレベル（Ｖビット＝１、データ有
効）ならナンドゲートＧの出力S3はＬレベルになり、こ
の反転出力が一致（ヒット）信号となり、キャッシュの
データメモリ読出しOKを指示する。比較器14が一致出力
S1を生じてもＶビットが０、従ってS2＝Ｌならヒット出
力S3は生じない。こうしてランダムデータによるエラー
が防止される。
書込みは上位アドレスAuを書込みデータWDとして書込み
バッファ16に入力し、また書込み信号Ｗを該バッファ及
びタグメモリ12に与え、下位アドレスAdでタグメモリ12
をアクセスして該Adで定まるダクデータ部12bのアドレ
スにAuをまたＶビット部12aのアドレスに１を書込む。
バッファ16に入力し、また書込み信号Ｗを該バッファ及
びタグメモリ12に与え、下位アドレスAdでタグメモリ12
をアクセスして該Adで定まるダクデータ部12bのアドレ
スにAuをまたＶビット部12aのアドレスに１を書込む。
第２図（ａ）は、タグメモリ12のＶビット部12aの各Ｖ
ビットを電源投入時に一斉にイニシャライズする回路を
示す。第１図には示さなかったが、この第２の回路はタ
グメモリ12に組込まれ、従って同じ半導体基板（チッ
プ）10上に設けられる。BL,▲▼はＶビット部12aの
ビット線対、BLi,▲▼ｉはタグデータ部12bのビッ
ト線対（多数即ちAuのビット数だけあるが１対のみ示
す）である。ビット線対BL,▲▼はｐチャネルMOSト
ランジスタQ1,Q4,及びｎチャネルMOSトランジスタQ2,Q5
を通して電源Vccへプルアップされ、ビット線対BLi,▲
▼ｉもｐチャネルMOSトランジスタQi及びｎチャネ
ルMOSトランジスタQ6,Q7を通して電源Vccへプルアップ
される。また、ビット線BLはｎチャネルMOSトランジス
タQ3によりグランドへプルダウンされる。W0,W1,……は
ワード線で、WDは下位アドレスAdによりこれらのワード
線の１つを選択するワードデコーダの出力である。NG0,
NG1,……はノアゲート、I0,I1,……はインバータ、NGは
ナンドゲート、CGはコラムゲート、そしてMCはメモリセ
ルである。SRAMであるので、メモリセルはフリップフロ
ップで構成される。ビット線対BL,▲▼、BLi,▲
▼ｉの他端はコラムゲートCGを通して図示しないデー
タバスへ接続される。
ビットを電源投入時に一斉にイニシャライズする回路を
示す。第１図には示さなかったが、この第２の回路はタ
グメモリ12に組込まれ、従って同じ半導体基板（チッ
プ）10上に設けられる。BL,▲▼はＶビット部12aの
ビット線対、BLi,▲▼ｉはタグデータ部12bのビッ
ト線対（多数即ちAuのビット数だけあるが１対のみ示
す）である。ビット線対BL,▲▼はｐチャネルMOSト
ランジスタQ1,Q4,及びｎチャネルMOSトランジスタQ2,Q5
を通して電源Vccへプルアップされ、ビット線対BLi,▲
▼ｉもｐチャネルMOSトランジスタQi及びｎチャネ
ルMOSトランジスタQ6,Q7を通して電源Vccへプルアップ
される。また、ビット線BLはｎチャネルMOSトランジス
タQ3によりグランドへプルダウンされる。W0,W1,……は
ワード線で、WDは下位アドレスAdによりこれらのワード
線の１つを選択するワードデコーダの出力である。NG0,
NG1,……はノアゲート、I0,I1,……はインバータ、NGは
ナンドゲート、CGはコラムゲート、そしてMCはメモリセ
ルである。SRAMであるので、メモリセルはフリップフロ
ップで構成される。ビット線対BL,▲▼、BLi,▲
▼ｉの他端はコラムゲートCGを通して図示しないデー
タバスへ接続される。
このタグメモリで電源投入時に各アドレス（Ad）のＶビ
ットを０にするには、外部よりパージ信号▲▼
を入力する、即ち第２図（ｂ）に示すようにこれをＬレ
ベルにする。信号▲▼がＬレベルになると内部
の信号発生回路（図示しない）により信号PG1がＨレベ
ル、信号▲▼１がＬレベルになる。そこでQ1はオ
フ、Q3オン、Qiオフとなる。従ってBLはＬ、▲▼は
Ｈとなり、またBLi及び▲▼ｉは電源Vccより切離さ
れる。またナンドゲートNGの出力はＨ、インバータＩの
出力はＬ、従ってコラムゲートCGはオフとなる。上記の
信号発生回路は続いて信号PG2を発生し（Ｈレベルに
し）、これによりノアゲートNG0,NG1,……の出力はＬ、
インバータI0,I1,……の出力はＨとなり、全ワード線
W0,W1,……が選択される。この結果全メモリセルMCのト
ランスファゲートが開いて該MCは各々のビット線に接続
されるが、データ部12bのビット線対BLi,▲▼ｉは
オープン状態なので該データ部のメモリセルには書込み
はなされないが、Ｖビット部12aのビット線対はBL＝L,
▲▼＝Ｈなので（これはデータ０を表わす）該Ｖビ
ット部のメモリセルは一斉に０が書込まれる。書込み後
は▲▼をＨにし、これにより逐次PG2＝L,PG1＝
L,▲▼１＝Ｈになる。
ットを０にするには、外部よりパージ信号▲▼
を入力する、即ち第２図（ｂ）に示すようにこれをＬレ
ベルにする。信号▲▼がＬレベルになると内部
の信号発生回路（図示しない）により信号PG1がＨレベ
ル、信号▲▼１がＬレベルになる。そこでQ1はオ
フ、Q3オン、Qiオフとなる。従ってBLはＬ、▲▼は
Ｈとなり、またBLi及び▲▼ｉは電源Vccより切離さ
れる。またナンドゲートNGの出力はＨ、インバータＩの
出力はＬ、従ってコラムゲートCGはオフとなる。上記の
信号発生回路は続いて信号PG2を発生し（Ｈレベルに
し）、これによりノアゲートNG0,NG1,……の出力はＬ、
インバータI0,I1,……の出力はＨとなり、全ワード線
W0,W1,……が選択される。この結果全メモリセルMCのト
ランスファゲートが開いて該MCは各々のビット線に接続
されるが、データ部12bのビット線対BLi,▲▼ｉは
オープン状態なので該データ部のメモリセルには書込み
はなされないが、Ｖビット部12aのビット線対はBL＝L,
▲▼＝Ｈなので（これはデータ０を表わす）該Ｖビ
ット部のメモリセルは一斉に０が書込まれる。書込み後
は▲▼をＨにし、これにより逐次PG2＝L,PG1＝
L,▲▼１＝Ｈになる。
このＶビット一斉クリア方式によれば、１〜数サイクル
で全Ｖビットの一斉イニシャライズが可能であり、しか
もこのとき全ビット線は電源Vccより切離されているの
で電源より電流が流出することがない（ビット線を電源
に接続したまゝワード線全選択をすると過大な電流が電
源よりビット線へ流れる）。
で全Ｖビットの一斉イニシャライズが可能であり、しか
もこのとき全ビット線は電源Vccより切離されているの
で電源より電流が流出することがない（ビット線を電源
に接続したまゝワード線全選択をすると過大な電流が電
源よりビット線へ流れる）。
Ｖビットは１ビットでよいが複数ビットとして、その全
てが１のときデータは有効とすると、確実さを増大する
ことができる。
てが１のときデータは有効とすると、確実さを増大する
ことができる。
第２図の一斉クリヤ方式はLRU部のウエイの新旧情報を
格納するメモリのクリヤなどにも利用できる。
格納するメモリのクリヤなどにも利用できる。
以上説明したように本発明によれば、タグメモリのデー
タの有効／無効を開示し、誤ったヒット出力を出す不都
合を除くことができる。また有効／無効を示すＶビット
は一斉クリヤし、データ（Au）を書込む度に当該アドレ
スのＶビットを有効“1"にするので、Ｖビットのクリヤ
に時間を要すことがなく、かつこの時電源より過大電流
が流出することもない等の利点が得られる。
タの有効／無効を開示し、誤ったヒット出力を出す不都
合を除くことができる。また有効／無効を示すＶビット
は一斉クリヤし、データ（Au）を書込む度に当該アドレ
スのＶビットを有効“1"にするので、Ｖビットのクリヤ
に時間を要すことがなく、かつこの時電源より過大電流
が流出することもない等の利点が得られる。
第１図は本発明の実施例を示すブロック図、 第２図はそのイニシャライズ回路部の回路図と波形図、 第３図〜第５図はキャッシュメモリの説明図である。 第１図および第２図で、12はタグメモリ、12aはそのＶ
ビット部、12bはデータ（Au）部、PG2はワード線全選択
信号、NG0,NG1,……はそのゲート、Q1,Q2,Q4,Q5,Q6はビ
ット線を電源へ接続するトランジスタ、Q3はグランドへ
接続するトランジスタである。
ビット部、12bはデータ（Au）部、PG2はワード線全選択
信号、NG0,NG1,……はそのゲート、Q1,Q2,Q4,Q5,Q6はビ
ット線を電源へ接続するトランジスタ、Q3はグランドへ
接続するトランジスタである。
Claims (1)
- 【請求項１】各冊複数からなる冊をＮ冊備える主記憶の
ｎ冊分（ｎ＜Ｎ）のデータを記憶するキャッシュメモリ
の、該冊を指定する上位アドレス（Au）を冊何の枚を指
定する下位アドレス（Ad）に格納する半導体記憶装置に
おいて、 該記憶装置（12）は、複数のワード線、複数のビット
線、前記ワード線と前記ビット線に接続されるメモリセ
ル（MC）を備え、 該記憶装置（12）の各アドレス毎に前記複数のビット線
中の所定の一部のビット線に接続されているメモリセル
（MC）に当該アドレスのデータ（Au）が有効であるか無
効であるかを示すＶビットを格納し、 また該Ｖビットを電源投入時に一斉に無効（０）にする
イニシャライズ回路を設け、該イニシャライズ回路は、
記憶装置の全ワード線を選択する回路（PG2,NG0,NG1…
…）と、データ（Au）部の全ビット線を電源から切離
し、Ｖビット部のビット線に無効（０）データを加える
回路（PG1,Q1〜Q5,Qi）とを有することを特徴とする半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18156786A JPH073660B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
| EP87306792A EP0259967B1 (en) | 1986-08-01 | 1987-07-31 | Directory memory |
| KR1019870008484A KR910004052B1 (ko) | 1986-08-01 | 1987-08-01 | 유효비트를 초기화하는 수단을 구비한 태그메모리장치 |
| US07/569,597 US5014240A (en) | 1986-08-01 | 1990-08-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18156786A JPH073660B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337442A JPS6337442A (ja) | 1988-02-18 |
| JPH073660B2 true JPH073660B2 (ja) | 1995-01-18 |
Family
ID=16103059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18156786A Expired - Fee Related JPH073660B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6030298B2 (ja) * | 2010-12-28 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 緩衝記憶装置及び信号処理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201287A (ja) * | 1983-04-28 | 1984-11-14 | Hitachi Ltd | キヤツシユメモリ制御方式 |
-
1986
- 1986-08-01 JP JP18156786A patent/JPH073660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337442A (ja) | 1988-02-18 |
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