JPH0728695A - メモリコントローラ - Google Patents
メモリコントローラInfo
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- JPH0728695A JPH0728695A JP5168819A JP16881993A JPH0728695A JP H0728695 A JPH0728695 A JP H0728695A JP 5168819 A JP5168819 A JP 5168819A JP 16881993 A JP16881993 A JP 16881993A JP H0728695 A JPH0728695 A JP H0728695A
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- Japan
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- row address
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 高速ページモードやスタティック・カラムモ
ード等の高速メモリアクセスにおいて、１データ当たり
のアクセス時間が長いサイクルの開始時の時間を削減す
る事によりメモリアクセスを高速化する。 【構成】 メモリアクセスが行われていない時でも、ロ
ウアドレス選択ストローブ信号ＲＡＳとカラムアドレス
選択ストローブ信号ＣＳを活性状態にしておく事によ
り、メモリアクセスの開始時から高速ページモードやス
タティック・カラムモード等の高速メモリアクセスが可
能となり、メモリコントローラを高速化する事が可能と
なる。
ード等の高速メモリアクセスにおいて、１データ当たり
のアクセス時間が長いサイクルの開始時の時間を削減す
る事によりメモリアクセスを高速化する。 【構成】 メモリアクセスが行われていない時でも、ロ
ウアドレス選択ストローブ信号ＲＡＳとカラムアドレス
選択ストローブ信号ＣＳを活性状態にしておく事によ
り、メモリアクセスの開始時から高速ページモードやス
タティック・カラムモード等の高速メモリアクセスが可
能となり、メモリコントローラを高速化する事が可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明はメモリコントローラに関
し、特に、ダイナミックＲＡＭを高速にアクセスするメ
モリコントローラに関する。
し、特に、ダイナミックＲＡＭを高速にアクセスするメ
モリコントローラに関する。
【０００２】
【従来の技術】従来から種々のメモリコントローラが知
られている（特開昭６１−４２７９３号公報（以下、先
行技術１と呼ぶ）、特開昭６１−９９９９６号公報（以
下、先行技術２と呼ぶ）、特開昭６２−１４９０９９号
公報（以下、先行技術３と呼ぶ）、特開平１−１３４５
４４号公報（以下、先行技術４と呼ぶ）、特開平１−１
５８５５３号公報（以下、先行技術５と呼ぶ）。
られている（特開昭６１−４２７９３号公報（以下、先
行技術１と呼ぶ）、特開昭６１−９９９９６号公報（以
下、先行技術２と呼ぶ）、特開昭６２−１４９０９９号
公報（以下、先行技術３と呼ぶ）、特開平１−１３４５
４４号公報（以下、先行技術４と呼ぶ）、特開平１−１
５８５５３号公報（以下、先行技術５と呼ぶ）。
【０００３】上記先行技術４に記載されているように、
ダイナミックＲＡＭ（以下、単にメモリ装置と呼ぶこと
もある）のアクセスに際しては、高速ページモードある
いはスタティック・カラムモードと呼ばれる高速アクセ
ス技術が知られている。
ダイナミックＲＡＭ（以下、単にメモリ装置と呼ぶこと
もある）のアクセスに際しては、高速ページモードある
いはスタティック・カラムモードと呼ばれる高速アクセ
ス技術が知られている。
【０００４】係る高速アクセス技術は、１回のＲＡＳサ
イクルで同一のロウアドレス内の複数のカラムアドレス
にアクセス可能とする事により、アクセスの高速化を図
るものである。しかしながら、上記先行技術１〜５にお
いては、図４を参照して後述するように、一度メモリア
クセスが途切れると、ＲＡＳサイクルを終了してしまう
ため、再び同一ロウアドレス内でのアクセスを行う場合
においてもＲＡＳサイクルの再開となってしまうという
問題がある。
イクルで同一のロウアドレス内の複数のカラムアドレス
にアクセス可能とする事により、アクセスの高速化を図
るものである。しかしながら、上記先行技術１〜５にお
いては、図４を参照して後述するように、一度メモリア
クセスが途切れると、ＲＡＳサイクルを終了してしまう
ため、再び同一ロウアドレス内でのアクセスを行う場合
においてもＲＡＳサイクルの再開となってしまうという
問題がある。
【０００５】図４に、従来のスタティック・カラムモー
ドによるダイナミックＲＡＭのアクセスの一例を示す波
形図である。図３において、（Ａ）に示すＡＤOUT はメ
モリコントローラからメモリ装置への出力アドレスであ
り、（Ｂ）に示すＸＲＡＳは負論理（LOW ACTIVE）のロ
ウアドレス選択ストローブ信号であり、（Ｃ）に示すＸ
ＣＳは負論理（LOW ACTIVE）のカラムアドレス選択スト
ローブ信号であり、（Ｄ）に示すＸＷＥは負論理（LOW
ACTIVE）のライトイネーブル信号である。
ドによるダイナミックＲＡＭのアクセスの一例を示す波
形図である。図３において、（Ａ）に示すＡＤOUT はメ
モリコントローラからメモリ装置への出力アドレスであ
り、（Ｂ）に示すＸＲＡＳは負論理（LOW ACTIVE）のロ
ウアドレス選択ストローブ信号であり、（Ｃ）に示すＸ
ＣＳは負論理（LOW ACTIVE）のカラムアドレス選択スト
ローブ信号であり、（Ｄ）に示すＸＷＥは負論理（LOW
ACTIVE）のライトイネーブル信号である。
【０００６】図４に示す例において、最初に、ロウアド
レスＲＡ１に対するライトサイクルを行い、カラムアド
レスＣＡ１，ＣＡ２，ＣＡ３の３回のアクセスを行って
いる。次に、しばらく時間をおいて同一ロウアドレスＲ
Ａ１に対するライトサイクルを行っている。
レスＲＡ１に対するライトサイクルを行い、カラムアド
レスＣＡ１，ＣＡ２，ＣＡ３の３回のアクセスを行って
いる。次に、しばらく時間をおいて同一ロウアドレスＲ
Ａ１に対するライトサイクルを行っている。
【０００７】このような場合、図４（Ｂ）および（Ｃ）
に示すＸＲＡＳおよびＸＣＳは、同一ロウアドレスに対
するサイクルであるにも拘らず一度サイクルを終了し、
再びロウアドレスサイクルを再開している。
に示すＸＲＡＳおよびＸＣＳは、同一ロウアドレスに対
するサイクルであるにも拘らず一度サイクルを終了し、
再びロウアドレスサイクルを再開している。
【０００８】
【発明が解決しようとする課題】図４からも分かるよう
に、スタティック・カラムモードにおけるロウアドレス
サイクルにおいて、サイクルの開始時には１回のデータ
アクセスにロウアドレスとカラムアドレスの２つのアド
レスをメモリ装置に出力する必要があり、その後のカラ
ムアドレスのみの出力で１回のデータアクセスを行うサ
イクルと比較すると、１回のデータアクセスに要する時
間が長くなってしまう。
に、スタティック・カラムモードにおけるロウアドレス
サイクルにおいて、サイクルの開始時には１回のデータ
アクセスにロウアドレスとカラムアドレスの２つのアド
レスをメモリ装置に出力する必要があり、その後のカラ
ムアドレスのみの出力で１回のデータアクセスを行うサ
イクルと比較すると、１回のデータアクセスに要する時
間が長くなってしまう。
【０００９】従来のメモリコントローラは、メモリアク
セスを行わない間はＲＡＳ、ＣＳを非活性状態にするた
めに、次のメモリアクセスが同一ロウアドレスに対する
アクセスであっても必ず再びロウアドレスサイクルを再
開する必要がある。この為、高速ページモード、スタテ
ィック・カラムモード等の高速メモリアクセスにおい
て、最も１回のデータのアクセスに要する時間が長いロ
ウアドレスサイクルの開始時を何度も繰り返してしま
う。
セスを行わない間はＲＡＳ、ＣＳを非活性状態にするた
めに、次のメモリアクセスが同一ロウアドレスに対する
アクセスであっても必ず再びロウアドレスサイクルを再
開する必要がある。この為、高速ページモード、スタテ
ィック・カラムモード等の高速メモリアクセスにおい
て、最も１回のデータのアクセスに要する時間が長いロ
ウアドレスサイクルの開始時を何度も繰り返してしま
う。
【００１０】本発明の目的は、高速メモリアクセスにお
いて、１データ当たりのアクセス時間が長いサイクルの
開始時の時間を削減する事によりメモリアクセスを高速
化することができるメモリコントローラを提供すること
にある。
いて、１データ当たりのアクセス時間が長いサイクルの
開始時の時間を削減する事によりメモリアクセスを高速
化することができるメモリコントローラを提供すること
にある。
【００１１】
【課題を解決するための手段】本発明によれば、所定の
高速メモリアクセスモードに従ってメモリ装置に対する
高速メモリアクセスを行うメモリコントローラにおい
て、メモリ装置に送出する今回のロウアドレスと１サイ
クル前のロウアドレスとの一致を検出する一致検出手段
と、メモリ装置に送出するアドレスを保持するアドレス
保持手段と、一致検出手段の結果に基づいて、メモリ装
置へのタイミング信号をコントロールするタイミングコ
ントローラと、このタイミングコントローラの制御下で
アドレス保持手段に保持されたアドレスを選択してメモ
リ装置へ送出する選択手段とを備え、タイミングコント
ローラは、メモリアクセス時以外もロウアドレス選択ス
トローブ信号（ＲＡＳ）、カラムアドレス選択ストロー
ブ信号（ＣＳ）を活性状態にすることを特徴とするメモ
リコントローラが得られる。
高速メモリアクセスモードに従ってメモリ装置に対する
高速メモリアクセスを行うメモリコントローラにおい
て、メモリ装置に送出する今回のロウアドレスと１サイ
クル前のロウアドレスとの一致を検出する一致検出手段
と、メモリ装置に送出するアドレスを保持するアドレス
保持手段と、一致検出手段の結果に基づいて、メモリ装
置へのタイミング信号をコントロールするタイミングコ
ントローラと、このタイミングコントローラの制御下で
アドレス保持手段に保持されたアドレスを選択してメモ
リ装置へ送出する選択手段とを備え、タイミングコント
ローラは、メモリアクセス時以外もロウアドレス選択ス
トローブ信号（ＲＡＳ）、カラムアドレス選択ストロー
ブ信号（ＣＳ）を活性状態にすることを特徴とするメモ
リコントローラが得られる。
【００１２】
【作用】本発明のメモリコントローラでは、メモリアク
セスを行わない期間でもＲＡＳ、ＣＳを活性状態のまま
にして次のアクセスを待つことによって、次のアクセス
の開始時において同一ロウアドレスへのアクセスであれ
ば、そのまま高速ページモードやスタティック・カラム
モード等の高速メモリアクセスを行えるようにしてい
る。
セスを行わない期間でもＲＡＳ、ＣＳを活性状態のまま
にして次のアクセスを待つことによって、次のアクセス
の開始時において同一ロウアドレスへのアクセスであれ
ば、そのまま高速ページモードやスタティック・カラム
モード等の高速メモリアクセスを行えるようにしてい
る。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の一実施例によるメモリコン
トローラを示すブロック図、図２はその動作波形図、図
３はリフレッシュ終了後の波形図である。なお、図１お
よび図２において、同一の信号名と番号は説明のために
一致させてある。
トローラを示すブロック図、図２はその動作波形図、図
３はリフレッシュ終了後の波形図である。なお、図１お
よび図２において、同一の信号名と番号は説明のために
一致させてある。
【００１５】まず、図１を参照して、本実施例のメモリ
コントローラの構成について説明する。図示のメモリコ
ントローラは、アドレス受信機１と、オールドロウアド
レスラッチ２と、コンパレータ３と、タイミングコント
ローラ４と、アドレスラッチ５と、マルチプレクサ６と
を有する。
コントローラの構成について説明する。図示のメモリコ
ントローラは、アドレス受信機１と、オールドロウアド
レスラッチ２と、コンパレータ３と、タイミングコント
ローラ４と、アドレスラッチ５と、マルチプレクサ６と
を有する。
【００１６】アドレス受信機１は、ダイナミックＲＡＭ
などのメモリ装置（図示せず）をアクセスする装置（図
示せず）が転送したアドレスを送信側のタイミングで受
信し記憶する。オールドロウアドレスラッチ２は、前回
アクセス時のロウアドレスを保持する。コンパレータ３
は、前回アクセス時のロウアドレスと今回アクセスする
ロウアドレスとの一致を調べる。タイミングコントロー
ラ４は、メモリ装置へ出力するアドレスの選択信号とメ
モリヘのタイミング信号とを出力すると共に、タイミン
グ信号に合わせ適切なタイミングでラッチ信号を出力す
る。アドレスラッチ５は、メモリ装置へ出力するロウア
ドレス、カラムアドレス双方のアドレスを保持する。マ
ルチプレクサ６は、メモリ装置へ出力するアドレスがロ
ウアドレスかカラムアドレスかを選択して出力する。
などのメモリ装置（図示せず）をアクセスする装置（図
示せず）が転送したアドレスを送信側のタイミングで受
信し記憶する。オールドロウアドレスラッチ２は、前回
アクセス時のロウアドレスを保持する。コンパレータ３
は、前回アクセス時のロウアドレスと今回アクセスする
ロウアドレスとの一致を調べる。タイミングコントロー
ラ４は、メモリ装置へ出力するアドレスの選択信号とメ
モリヘのタイミング信号とを出力すると共に、タイミン
グ信号に合わせ適切なタイミングでラッチ信号を出力す
る。アドレスラッチ５は、メモリ装置へ出力するロウア
ドレス、カラムアドレス双方のアドレスを保持する。マ
ルチプレクサ６は、メモリ装置へ出力するアドレスがロ
ウアドレスかカラムアドレスかを選択して出力する。
【００１７】次に、各ブロックに入出力されている信号
について説明する。アドレス受信機１には、メモリ装置
をアクセスする装置が送信側のタイミングで転送したロ
ウアドレスＲＡＤ１及びカラムアドレスＣＡＤ１が入力
している。アドレス受信機１は、タイミングコントロー
ラ４からのアドレスラッチ信号ＬＣＨ１に基づき本メモ
リコントローラ内のタイミングにあわせてロウアドレス
ＲＡＤ１及びカラムアドレスＣＡＤ１をラッチし、ロウ
アドレスＲＡＤ２及びカラムアドレスＣＡＤ２を出力す
る。オールドロウアドレスラッチ２は、タイミングコン
トローラ４からのロウアドレスラッチ信号ＬＣＨ２に基
づき１アクセス終了時にその時点のロウアドレスＲＡＤ
２を記憶し、前回のロウアドレスＢＦＲＡＤをコンパレ
ータ３への出力する。コンパレータ３は、アドレス受信
機１からの出力ロウアドレスＲＡＤ２とオールドロウア
ドレスラッチ２からの出力ロウアドレスＢＦＲＡＤとを
比較し、等しい場合にはその結果ＣＭＰをタイミングコ
ントローラ４へ出力する。タイミングコントローラ４
は、当該タイミングコントローラ４からメモリ装置への
タイミング信号にタイミングを合わせてアドレスを出力
するように調整するためのラッチ信号ＬＣＨ３をアドレ
スラッチ５へ出力する。アドレスラッチ５は、このラッ
チ信号ＬＣＨ３に基づきロウアドレスＲＡＤ２及びカラ
ムアドレスＣＡＤ２をラッチして、ロウアドレスＲＡＤ
３およびカラムアドレスＣＡＤ３をマルチプレクサ６へ
出力する。また、タイミングコントローラ４は、同様に
メモリ装置へのタイミング信号に合わせてメモリ装置へ
の出力アドレスＡＤOUT をロウアドレスＲＡＤ３とカラ
ムアドレスＣＡＤ３のどちらかに切り替える為の選択信
号ＳＥＬをマルチプレクサ６へ出力する。マルチプレク
サ６は、この選択信号ＳＥＬに基づいて、ロウアドレス
ＲＡＤ３かカラムアドレスＣＡＤ３のどちらかを選択し
て、出力アドレスＡＤOUT をメモリ装置へ出力する。
について説明する。アドレス受信機１には、メモリ装置
をアクセスする装置が送信側のタイミングで転送したロ
ウアドレスＲＡＤ１及びカラムアドレスＣＡＤ１が入力
している。アドレス受信機１は、タイミングコントロー
ラ４からのアドレスラッチ信号ＬＣＨ１に基づき本メモ
リコントローラ内のタイミングにあわせてロウアドレス
ＲＡＤ１及びカラムアドレスＣＡＤ１をラッチし、ロウ
アドレスＲＡＤ２及びカラムアドレスＣＡＤ２を出力す
る。オールドロウアドレスラッチ２は、タイミングコン
トローラ４からのロウアドレスラッチ信号ＬＣＨ２に基
づき１アクセス終了時にその時点のロウアドレスＲＡＤ
２を記憶し、前回のロウアドレスＢＦＲＡＤをコンパレ
ータ３への出力する。コンパレータ３は、アドレス受信
機１からの出力ロウアドレスＲＡＤ２とオールドロウア
ドレスラッチ２からの出力ロウアドレスＢＦＲＡＤとを
比較し、等しい場合にはその結果ＣＭＰをタイミングコ
ントローラ４へ出力する。タイミングコントローラ４
は、当該タイミングコントローラ４からメモリ装置への
タイミング信号にタイミングを合わせてアドレスを出力
するように調整するためのラッチ信号ＬＣＨ３をアドレ
スラッチ５へ出力する。アドレスラッチ５は、このラッ
チ信号ＬＣＨ３に基づきロウアドレスＲＡＤ２及びカラ
ムアドレスＣＡＤ２をラッチして、ロウアドレスＲＡＤ
３およびカラムアドレスＣＡＤ３をマルチプレクサ６へ
出力する。また、タイミングコントローラ４は、同様に
メモリ装置へのタイミング信号に合わせてメモリ装置へ
の出力アドレスＡＤOUT をロウアドレスＲＡＤ３とカラ
ムアドレスＣＡＤ３のどちらかに切り替える為の選択信
号ＳＥＬをマルチプレクサ６へ出力する。マルチプレク
サ６は、この選択信号ＳＥＬに基づいて、ロウアドレス
ＲＡＤ３かカラムアドレスＣＡＤ３のどちらかを選択し
て、出力アドレスＡＤOUT をメモリ装置へ出力する。
【００１８】図２は本発明のメモリコントローラにおい
て、同一ロウアドレスに対するライトサイクルが二回行
われる様子を示している。以下、この図２を用いて、図
１に示した本発明のメモリコントローラの動作について
説明する。
て、同一ロウアドレスに対するライトサイクルが二回行
われる様子を示している。以下、この図２を用いて、図
１に示した本発明のメモリコントローラの動作について
説明する。
【００１９】まず、ロウアドレスＲＡ１、カラムアドレ
スＣＡ１に対するアクセスが行われ、負論理のメモリ装
置へのロウアドレス選択ストローブ信号ＸＲＡＳと負論
理のメモリ装置へのカラムアドレス選択ストローブ信号
ＸＣＳが非活性状態であるハイレベルからローレベルへ
と移行する。
スＣＡ１に対するアクセスが行われ、負論理のメモリ装
置へのロウアドレス選択ストローブ信号ＸＲＡＳと負論
理のメモリ装置へのカラムアドレス選択ストローブ信号
ＸＣＳが非活性状態であるハイレベルからローレベルへ
と移行する。
【００２０】この後、高速ページモードまたはスタティ
ック・カラムモードでアクセスを行う。すなわち、ＸＲ
ＡＳ、ＸＣＳを活性状態であるローレベルのままで、負
論理であるライトトリガ信号ＸＷＥを活性状態であるロ
ーレベル、非活性状態であるハイレベルを繰り返し、カ
ラムアドレスのみを出力してカラムアドレスＣＡ１、Ｃ
Ａ２、ＣＡ３と３回のアクセスを行う。
ック・カラムモードでアクセスを行う。すなわち、ＸＲ
ＡＳ、ＸＣＳを活性状態であるローレベルのままで、負
論理であるライトトリガ信号ＸＷＥを活性状態であるロ
ーレベル、非活性状態であるハイレベルを繰り返し、カ
ラムアドレスのみを出力してカラムアドレスＣＡ１、Ｃ
Ａ２、ＣＡ３と３回のアクセスを行う。
【００２１】その後、一時アクセスを中断し、同一ロウ
アドレスＲＡ１に対するアクセスを再開する場合、ロウ
アドレスの変化を検出しない限り、ＸＲＡＳ、ＸＣＳを
活性状態であるローレベルのままとするので、引き続き
高速ページモードまたはスタティック・カラムモードで
アクセスを行い、カラムアドレスＣＡ４、ＣＡ５、ＣＡ
６に対するアクセスを行う。
アドレスＲＡ１に対するアクセスを再開する場合、ロウ
アドレスの変化を検出しない限り、ＸＲＡＳ、ＸＣＳを
活性状態であるローレベルのままとするので、引き続き
高速ページモードまたはスタティック・カラムモードで
アクセスを行い、カラムアドレスＣＡ４、ＣＡ５、ＣＡ
６に対するアクセスを行う。
【００２２】次に、メモリ装置をバッファ等のデータ連
続アクセス用の媒体として使用する場合のメモリコント
ローラの高速化方式の実施例を示す。
続アクセス用の媒体として使用する場合のメモリコント
ローラの高速化方式の実施例を示す。
【００２３】図３は本発明のメモリコントローラにおい
て、リフレッシュ終了時のライトサイクルの波形図を示
している。以下、図３を用いて、リフレッシュ終了時の
動作について説明する。
て、リフレッシュ終了時のライトサイクルの波形図を示
している。以下、図３を用いて、リフレッシュ終了時の
動作について説明する。
【００２４】図３はＣＳビフォーＲＡＳリフレッシュサ
イクルを用いてメモリ装置のリフレッシュを行う場合の
例を示している。ＸＲＡＳより先にＸＣＳが活性状態で
あるローレベルになることでリフレッシュサイクルを行
っていて、の時点でリフレッシュサイクルを終了して
いる。の時点では、リフレッシュ終了時点でのメモリ
アクセスは行われていないが、次のメモリアクセスサイ
クル時にアクセスするアドレスが予測できるために、ロ
ウアドレス、カラムアドレスをデータより先送りしてお
き、スタティック・カラムモードでアクセスを行ってい
る。このときに書き込むデータは仮のデータである。
の時点でメモリアクセスが再開され、アクセス開始時か
らスタティック・カラムモードでのアクセスを行う事
で、アクセス時間を短縮している。
イクルを用いてメモリ装置のリフレッシュを行う場合の
例を示している。ＸＲＡＳより先にＸＣＳが活性状態で
あるローレベルになることでリフレッシュサイクルを行
っていて、の時点でリフレッシュサイクルを終了して
いる。の時点では、リフレッシュ終了時点でのメモリ
アクセスは行われていないが、次のメモリアクセスサイ
クル時にアクセスするアドレスが予測できるために、ロ
ウアドレス、カラムアドレスをデータより先送りしてお
き、スタティック・カラムモードでアクセスを行ってい
る。このときに書き込むデータは仮のデータである。
の時点でメモリアクセスが再開され、アクセス開始時か
らスタティック・カラムモードでのアクセスを行う事
で、アクセス時間を短縮している。
【００２５】カラムアドレスＣＡ１に対応するデータ
は、の時点で仮のデータが書き込まれてはいるが、
の時点で同一アドレスＣＡ１に再度正しいデータを記録
し直しているため、データは正しい値が記録されること
になる。
は、の時点で仮のデータが書き込まれてはいるが、
の時点で同一アドレスＣＡ１に再度正しいデータを記録
し直しているため、データは正しい値が記録されること
になる。
【００２６】また、の時点において、ロウアドレスの
変化を検出したとしても、従来のアクセスと同様のアク
セスを行うだけで、従来のアクセス時間と等しい時間で
アクセスを行う事になる。
変化を検出したとしても、従来のアクセスと同様のアク
セスを行うだけで、従来のアクセス時間と等しい時間で
アクセスを行う事になる。
【００２７】同様に、ロウアドレスが変化するアクセス
サイクルにおいて、ロウアドレスの変化時点でメモリア
クセスが一時行われない場合は、上記図３において説明
したように、アドレスをデータより先送りしておくこと
によって、始めからスタティック・カラムモードでのア
クセスが可能となり、メモリアクセス時間を短縮する事
ができる。
サイクルにおいて、ロウアドレスの変化時点でメモリア
クセスが一時行われない場合は、上記図３において説明
したように、アドレスをデータより先送りしておくこと
によって、始めからスタティック・カラムモードでのア
クセスが可能となり、メモリアクセス時間を短縮する事
ができる。
【００２８】尚、本発明を実施例によって説明してきた
が、本発明は実施例に限定せず、本発明の趣旨を逸脱し
ない範囲内で種々の変更／変形が可能であるのは勿論で
ある。
が、本発明は実施例に限定せず、本発明の趣旨を逸脱し
ない範囲内で種々の変更／変形が可能であるのは勿論で
ある。
【００２９】
【発明の効果】以上説明したように、本発明によるメモ
リコントローラは、ロウアドレス選択ストローブ信号、
カラムアドレス選択ストローブ信号をメモリアクセス時
以外も活性状態にし、高速ページモードまたはスタティ
ック・カラムモード等の高速メモリアクセスを維持する
ことにより、メモリアクセスの開始時から高速メモリア
クセスを可能としたため、メモリへの高速アクセスが可
能となり、メモリアクセス時間を短縮することができる
という効果がある。
リコントローラは、ロウアドレス選択ストローブ信号、
カラムアドレス選択ストローブ信号をメモリアクセス時
以外も活性状態にし、高速ページモードまたはスタティ
ック・カラムモード等の高速メモリアクセスを維持する
ことにより、メモリアクセスの開始時から高速メモリア
クセスを可能としたため、メモリへの高速アクセスが可
能となり、メモリアクセス時間を短縮することができる
という効果がある。
【図１】本発明の一実施例によるメモリコントローラを
示すブロック図である。
示すブロック図である。
【図２】図１に示したメモリコントローラにおいて、同
一ロウアドレスに対するライトサイクルが二回行われた
場合の波形図である。
一ロウアドレスに対するライトサイクルが二回行われた
場合の波形図である。
【図３】図１に示したメモリコントローラにおいて、リ
フレッシュ終了時のライトサイクルを示す波形図であ
る。
フレッシュ終了時のライトサイクルを示す波形図であ
る。
【図４】従来のスタティック・カラムモードによるダイ
ナミックＲＡＭのアクセスの一例を示す波形図である。
ナミックＲＡＭのアクセスの一例を示す波形図である。
１ アドレス受信機 ２ オールドロウアドレスラッチ ３ コンパレータ ４ タイミングコントローラ ５ アドレスラッチ ６ マルチプレクサ
Claims (4)
- 【請求項１】 所定の高速メモリアクセスモードに従っ
てメモリ装置に対する高速メモリアクセスを行うメモリ
コントローラにおいて、 前記メモリ装置に送出する今回のロウアドレスと１サイ
クル前のロウアドレスとの一致を検出する一致検出手段
（２，３）と、 前記メモリ装置に送出するアドレスを保持するアドレス
保持手段（５）と、 前記一致検出手段の結果に基づいて、前記メモリ装置へ
のタイミング信号をコントロールするタイミングコント
ローラ（４）と、 該タイミングコントローラの制御下で前記アドレス保持
手段に保持されたアドレスを選択して前記メモリ装置へ
送出する選択手段（６）とを備え、 前記タイミングコントローラは、メモリアクセス時以外
もロウアドレス選択ストローブ信号、カラムアドレス選
択ストローブ信号を活性状態にすることを特徴とするメ
モリコントローラ。 - 【請求項２】 前記高速メモリアクセスモードが高速ペ
ージモードである請求項１記載のメモリコントローラ。 - 【請求項３】 前記高速メモリアクセスモードがスタテ
ィック・カラムモードである請求項１記載のメモリコン
トローラ。 - 【請求項４】 前記メモリ装置がダイナミックＲＡＭで
ある請求項１記載のメモリコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168819A JPH0728695A (ja) | 1993-07-08 | 1993-07-08 | メモリコントローラ |
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| US6981126B1 (en) | 1996-07-03 | 2005-12-27 | Micron Technology, Inc. | Continuous interleave burst access |
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| EP1418589A1 (en) * | 2002-11-06 | 2004-05-12 | STMicroelectronics S.r.l. | Method and device for timing random reading of a memory device |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
Citations (1)
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Patent Citations (1)
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