[go: up one dir, main page]

JPH07254620A - Surface mounted semiconductor device - Google Patents

Surface mounted semiconductor device

Info

Publication number
JPH07254620A
JPH07254620A JP6071450A JP7145094A JPH07254620A JP H07254620 A JPH07254620 A JP H07254620A JP 6071450 A JP6071450 A JP 6071450A JP 7145094 A JP7145094 A JP 7145094A JP H07254620 A JPH07254620 A JP H07254620A
Authority
JP
Japan
Prior art keywords
semiconductor
lead frame
conductivity type
region
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6071450A
Other languages
Japanese (ja)
Other versions
JP3238825B2 (en
Inventor
Takeshi Suzuki
鈴木  剛
Kazumi Nishine
一己 西根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Origin Electric Co Ltd
Original Assignee
Origin Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Origin Electric Co Ltd filed Critical Origin Electric Co Ltd
Priority to JP07145094A priority Critical patent/JP3238825B2/en
Publication of JPH07254620A publication Critical patent/JPH07254620A/en
Application granted granted Critical
Publication of JP3238825B2 publication Critical patent/JP3238825B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10158Shape being other than a cuboid at the passive surface

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Thermistors And Varistors (AREA)
  • Die Bonding (AREA)

Abstract

PURPOSE:To facilitate fabrication while allowing reduction in the thickness by bonding a single semiconductor substrate of first conductivity type, at the opposite sides thereof, with semiconductor elements of opposite conductivity type while spacing apart from each other and connecting the semiconductor elements with independent lead frames before the entirety is sealed with resin. CONSTITUTION:Two P conductivity type semiconductor regions 1b, 1b' are provided, while spaced apart from each other, on one surface of a single N conductivity type semiconductor substrate 1a to form a PN junction having guard ring structure. The semiconductor regions 1b, 1b' are connected through solder layers 2, 2' with lead frames 3, 3' and then they are entirely sealed with an insulating resin except a part of the lead frame 3, 3' and integrated. Since a pair of adjacent P-N junctions can be cut in parallel, the fabrication is facilitated while allowing reduction in the thickness.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、双方向バリスタ、一方
向バリスタ、サージ吸収素子、又はダイオードなどとし
て使用される面実装型半導体装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface mount semiconductor device used as a bidirectional varistor, a unidirectional varistor, a surge absorbing element, a diode or the like.

【0002】[0002]

【従来の技術】従来、半導体素子のPN接合による逆方
向ドロップを利用している双方向の面実装型半導体装置
としては、図9に示すようなものがある。図9に示すも
のは、ダイオード構造の一対の半導体素子1、1’を逆
極性にして直列接続している。半導体素子1、1’は同
一のプレナー形構造であり、ほぼ同一特性を有する。半
導体素子1、1’はカソード領域となるN導電型シリコ
ン基板1a,1’aのそれぞれの一方の面側に形成され
たアノード領域として働くP導電型半導体領域1b,
1’bを有する。半導体素子1は、そのN導電型シリコ
ン基板1aがハンダ層2を介して第1のリードフレーム
3に固着され、半導体素子1’は、そのN導電型シリコ
ン基板1’aがハンダ層2’を介して第2のリードフレ
ーム3’に固着されている。半導体素子1のP導電型半
導体領域1bはハンダ層4を介して金属板5の一端に接
続され、半導体素子1’のP導電型半導体領域1’bは
ハンダ層4’を介して接続導体板5の他端に接続されて
いる。次いで、鎖線で示すようにリードフレーム3、
3’の一部を除く全体を絶縁樹脂により封止して、樹脂
モールド部6とし、双方向の面実装型半導体装置を構成
する。
2. Description of the Related Art Conventionally, as a bidirectional surface mount type semiconductor device utilizing a reverse drop by a PN junction of a semiconductor element, there is one as shown in FIG. In the structure shown in FIG. 9, a pair of semiconductor elements 1 and 1 ′ having a diode structure have opposite polarities and are connected in series. The semiconductor elements 1 and 1'have the same planar structure and have substantially the same characteristics. The semiconductor elements 1 and 1 ′ are P-conductivity type semiconductor regions 1 b serving as anode regions formed on one surface side of the N-conductivity type silicon substrates 1 a and 1 ′ a serving as cathode regions, respectively.
1'b. In the semiconductor element 1, the N-conductivity type silicon substrate 1a is fixed to the first lead frame 3 via the solder layer 2, and in the semiconductor element 1 ′, the N-conductivity type silicon substrate 1′a has the solder layer 2 ′. It is fixed to the second lead frame 3 ′ via. The P-conductivity type semiconductor region 1b of the semiconductor element 1 is connected to one end of the metal plate 5 via the solder layer 4, and the P-conductivity type semiconductor region 1'b of the semiconductor element 1'is connected via the solder layer 4 '. 5 is connected to the other end. Then, as shown by the chain line, the lead frame 3,
The entire part except for a part of 3'is sealed with an insulating resin to form a resin mold portion 6 to form a bidirectional surface mount type semiconductor device.

【0003】また図示していないが、例えば図9におい
て、半導体素子1の上に半導体素子1’を重ねて直列接
続し、半導体素子1’のP導電型半導体領域1’bを接
続導体板5で第2のリードフレーム3’に接続する構造
のものもある。この構造では一方のリードフレーム3の
上だけに、半導体素子1と1’が配置される。
Although not shown, for example, in FIG. 9, a semiconductor element 1'is stacked on the semiconductor element 1 and connected in series, and the P-conductivity type semiconductor region 1'b of the semiconductor element 1'is connected to the connecting conductor plate 5. There is also a structure for connecting to the second lead frame 3 '. In this structure, the semiconductor elements 1 and 1 ′ are arranged only on one of the lead frames 3.

【0004】[0004]

【発明が解決しようとする課題】しかし、このような従
来の第1の面実装型半導体装置にあっては、2個のダイ
オード構造の半導体素子を接続導体を用いて接続する構
造になっていたので、部品点数が多くなり、組立治具の
構造が複雑になると共に、ハンダ工程を含む組立工程が
多くなるという欠点があった。また、上記別の面実装型
半導体装置では、一方のリードフレーム3の上だけに、
積層した半導体素子を配置すると共に、接続導体を用い
ているので、前述欠点の他に、組立後の高さが高くな
り、樹脂モールド部の高さが大きくならざるを得ないと
いう欠点がある。したがって、面実装形半導体装置を小
型化、特に高さを低く、即ち薄形にすることができない
という問題も有した。
However, in such a conventional first surface-mounting type semiconductor device, the structure is such that two semiconductor elements having a diode structure are connected by using the connection conductors. Therefore, there are disadvantages that the number of parts increases, the structure of the assembly jig becomes complicated, and the number of assembly processes including the soldering process increases. Further, in the other surface mount type semiconductor device, only on one of the lead frames 3,
Since the stacked semiconductor elements are arranged and the connection conductor is used, in addition to the above-mentioned drawbacks, the height after assembling becomes high and the height of the resin mold portion is inevitably large. Therefore, there is also a problem that the surface-mount type semiconductor device cannot be downsized, especially the height is low, that is, it cannot be made thin.

【0005】本発明はこのような従来の面実装形半導体
装置の欠点を除去し、製造が容易で薄形の面実装形半導
体装置を提供することを主目的としている。
The main object of the present invention is to eliminate the drawbacks of the conventional surface mount type semiconductor device and to provide a thin surface mount type semiconductor device which is easy to manufacture.

【0006】[0006]

【課題を解決するための手段】請求項1に記載の発明
は、上記課題を解決するために、第1の導電型の単一の
半導体基板の一方の面側に互いに離れて形成された第1
の導電型とは逆の導電型の第2の導電型の第1、第2の
半導体領域を有する半導体素子を、第1のリードフレー
ムとこれから離れて配置される第2のリードフレームと
を橋絡するようにこれらリードフレームに載置し、前記
第1の半導体領域を第1のリードフレームに接続すると
共に、前記第2の半導体領域を前記第1のリードフレー
ムから独立した第2のリードフレームに接続し、これら
リードフレームの一部を除く全体が樹脂で封止され一体
化されていることを特徴とする双方向性の面実装型半導
体装置を提供するものである。
In order to solve the above-mentioned problems, the invention according to claim 1 is a first semiconductor substrate of a single conductivity type formed on one surface side apart from each other. 1
A semiconductor element having first and second semiconductor regions of a second conductivity type opposite to that of the first lead frame and a second lead frame arranged apart from the first lead frame. A second lead frame which is placed on these lead frames so as to be entangled with each other, connects the first semiconductor region to the first lead frame, and separates the second semiconductor region from the first lead frame. The present invention provides a bidirectional surface-mount type semiconductor device, characterized in that the whole of the lead frame except for a part thereof is sealed with resin and integrated.

【0007】請求項2に記載の発明は、上記課題を解決
するために、第1の導電型の単一の半導体基板の一方の
面側に互いに離れて形成された第1の導電型とは逆の導
電型の第2の導電型の第1、第2の半導体領域、前記半
導体基板の他方の面側に形成された第2の導電型の第3
の半導体領域、及び前記第1、第2の半導体領域の間の
前記半導体基板の一方の面側から前記第3の半導体領域
まで延びる絶縁領域を有する半導体素子を、第1のリー
ドフレームとこれから離れて配置される第2のリードフ
レームとを橋絡するようにこれらリードフレームに載置
し、前記第1の半導体領域を第1のリードフレームに接
続すると共に、前記第2の半導体領域を前記第1のリー
ドフレームから独立した第2のリードフレームに接続
し、これらリードフレームの一部を除く全体が樹脂で封
止され一体化されていることを特徴とする双方向性の面
実装型半導体装置を提供するものである。
In order to solve the above-mentioned problems, the second aspect of the present invention is that the first conductivity type is formed separately from one surface side of a single semiconductor substrate of the first conductivity type. First and second semiconductor regions of second conductivity type of opposite conductivity type, and third of second conductivity type formed on the other surface side of the semiconductor substrate.
A semiconductor element having a semiconductor region and an insulating region extending from the one surface side of the semiconductor substrate between the first and second semiconductor regions to the third semiconductor region, and separating the semiconductor element from the first lead frame. Are placed on these lead frames so as to bridge the second lead frame that is arranged so as to bridge the first semiconductor region to the first lead frame, and the second semiconductor region is connected to the first lead region. A bidirectional surface-mounting semiconductor device, characterized in that it is connected to a second lead frame independent of one lead frame, and the whole except a part of these lead frames is sealed and integrated with resin. Is provided.

【0008】請求項3に記載の発明は、上記課題を解決
するために、第1の導電型の第1の半導体領域と、第1
の導電型とは逆の導電型の第2の導電型の第2の半導体
領域と、該第2の半導体領域の一方の面側から前記第1
の半導体領域まで延びる絶縁領域とを有する半導体素子
を、第1のリードフレームとこれから離れて配置される
第2のリードフレームとを橋絡するようにこれらリード
フレームに載置し、前記絶縁領域より互いに電気的に絶
縁された前記第2の半導体領域の一方を第1のリードフ
レームに接続すると共に、前記第2の半導体領域の他方
を前記第1のリードフレームから独立した第2のリード
フレームに接続し、これらリードフレームの一部を除く
全体が樹脂で封止され一体化されていることを特徴とす
る双方向性の面実装型半導体装置を提供するものであ
る。
According to a third aspect of the invention, in order to solve the above problems, a first semiconductor region of a first conductivity type and a first semiconductor region are provided.
A second semiconductor region having a second conductivity type opposite to the first conductivity type, and the first semiconductor region from the one surface side of the second semiconductor region.
A semiconductor element having an insulating region extending to the semiconductor region of the first lead frame and a second lead frame arranged apart from the first lead frame are mounted on the lead frames so as to bridge the first lead frame and the second lead frame. One of the second semiconductor regions electrically insulated from each other is connected to the first lead frame, and the other of the second semiconductor regions is formed into a second lead frame independent of the first lead frame. The present invention provides a bidirectional surface-mount type semiconductor device, which is connected to and integrated with a whole of the lead frame except a part thereof, which is sealed with resin.

【0009】請求項4に記載の発明は、上記課題を解決
するために、第1の導電型の第1の半導体領域と、該第
1の半導体領域の両側に形成された第1の導電型とは逆
の導電型の第2の導電型の第2、第3の半導体領域と、
該第2の導電型の半導体領域の一方の面側から前記第1
の半導体領域を通して前記第3の半導体領域まで延びる
絶縁領域とを有する半導体素子を、第1のリードフレー
ムとこれから離れて配置される第2のリードフレームと
を橋絡するようにこれらリードフレームに載置し、前記
絶縁領域より互いに電気的に絶縁された第2の半導体領
域の一方を第1のリードフレームに接続すると共に、第
2の半導体領域の他方を前記第1のリードフレームから
独立した第2のリードフレームに接続し、これらリード
フレームの一部を除く全体が樹脂で封止され一体化され
ていることを特徴とする双方向性の面実装型半導体装置
を提供するものである。
According to a fourth aspect of the invention, in order to solve the above problems, a first semiconductor region of a first conductivity type and a first conductivity type formed on both sides of the first semiconductor region. Second and third semiconductor regions of a second conductivity type having a conductivity type opposite to that;
From the one surface side of the second conductivity type semiconductor region,
A semiconductor element having an insulating region extending through the semiconductor region to the third semiconductor region is mounted on the lead frames so as to bridge the first lead frame and the second lead frame arranged apart from the first lead frame. One of the second semiconductor regions electrically isolated from the insulating region is connected to the first lead frame, and the other of the second semiconductor regions is independent of the first lead frame. The present invention provides a bidirectional surface-mount type semiconductor device which is connected to two lead frames, and the whole of the lead frames except for a part thereof is sealed with a resin and integrated.

【0010】請求項5に記載の発明は、上記課題を解決
するために、第1の導電型の単一の半導体基板の一方の
面側に互いに離れて形成された第1の導電型とは逆の導
電型の第2の導電型の第1、第2の半導体領域を有する
半導体素子を複数直列接続してなる半導体ブロックを、
第1のリードフレームとこれから離れて配置される第2
のリードフレームとを橋絡するようにこれらリードフレ
ームに載置し、最外側に位置する前記第1の半導体領域
を第1のリードフレームに接続すると共に、前記第2の
半導体領域を前記第1のリードフレームから独立した第
2のリードフレームに接続し、これらリードフレームの
一部を除く全体が樹脂で封止され一体化されていること
を特徴とする双方向性の面実装型半導体装置を提供する
ものである。
According to a fifth aspect of the present invention, in order to solve the above-mentioned problems, the first conductivity type is formed on one surface side of a single semiconductor substrate of the first conductivity type and is separated from each other. A semiconductor block in which a plurality of semiconductor elements having first and second semiconductor regions of a second conductivity type of opposite conductivity type are connected in series,
A first lead frame and a second lead frame spaced apart from the first lead frame
Are placed on these lead frames so as to bridge the lead frames of the above, and the first outermost semiconductor region is connected to the first lead frame, and the second semiconductor region is connected to the first lead region. And a second lead frame independent of the lead frame, and the whole of the lead frame except a part of the lead frame is sealed with a resin and integrated, and a bidirectional surface mount type semiconductor device is provided. It is provided.

【0011】請求項6に記載の発明は、上記課題を解決
するために、第1の導電型の単一の半導体基板の一方の
面側に形成された第1の導電型とは逆の導電型の第2の
導電型の第1の半導体領域と、前記半導体基板の他方の
面側に形成された第2の導電型の第2の半導体領域と、
これら第1の半導体領域と第2の半導体領域を電気的に
絶縁するために前記半導体基板に形成された絶縁領域と
を有する半導体素子を複数直列接続してなる半導体ブロ
ックを、第1のリードフレームとこれから離れて配置さ
れる第2のリードフレームとを橋絡するようにこれらリ
ードフレームに載置し、一方の最外側の前記第1の半導
体領域を第1のリードフレームに接続すると共に、一方
の最外側の前記半導体基板の一方の面を前記第1のリー
ドフレームから独立した第2のリードフレームに接続
し、また他方の最外側の前記半導体基板の他方の面とそ
の第2の半導体領域とを接続し、これらリードフレーム
の一部を除く全体が樹脂で封止され一体化されているこ
とを特徴とする一方向性の面実装型半導体装置を提供す
るものである。
According to a sixth aspect of the present invention, in order to solve the above problems, a conductivity type opposite to the first conductivity type is formed on one surface side of a single semiconductor substrate of the first conductivity type. Second conductivity type first semiconductor region, and a second conductivity type second semiconductor region formed on the other surface side of the semiconductor substrate,
A semiconductor block having a plurality of semiconductor elements connected in series and having an insulating region formed on the semiconductor substrate for electrically insulating the first semiconductor region and the second semiconductor region is connected to a first lead frame. And a second lead frame arranged apart from the first lead frame are mounted on these lead frames so as to bridge them, and the outermost first semiconductor region on one side is connected to the first lead frame and One surface of the outermost semiconductor substrate is connected to a second lead frame independent of the first lead frame, and the other surface of the other outermost semiconductor substrate and its second semiconductor region are connected. The present invention provides a unidirectional surface-mounting type semiconductor device, characterized in that the whole of the lead frame except for a part thereof is sealed with resin and integrated.

【0012】請求項7に記載の発明は、上記課題を解決
するために、第1の導電型の単一の半導体基板の一方の
面側に形成された第1の導電型とは逆の導電型の第2の
導電型の第1の半導体領域と、前記半導体基板の他方の
面側に形成された第2の導電型の第2の半導体領域と、
これら第1の半導体領域と第2の半導体領域を電気的に
絶縁するために前記半導体基板に形成された絶縁領域と
を有する半導体素子を複数直列接続してなる半導体ブロ
ックを、第1のリードフレームとこれから離れて配置さ
れる第2のリードフレームとを橋絡するようにこれらリ
ードフレームに載置し、一方の最外側の前記第1の半導
体領域を第1のリードフレームに接続すると共に、一方
の最外側の前記半導体基板の一方の面を前記第1のリー
ドフレームから独立した第2のリードフレームに接続
し、また他方の最外側の前記半導体基板の他方の面とそ
の第2の半導体領域とを接続し、これらリードフレーム
の一部を除く全体が樹脂で封止され一体化されているこ
とを特徴とする一方向性の面実装型半導体装置を提供す
るものである。
According to a seventh aspect of the invention, in order to solve the above problems, a conductivity type opposite to the first conductivity type is formed on one surface side of a single semiconductor substrate of the first conductivity type. Second conductivity type first semiconductor region, and a second conductivity type second semiconductor region formed on the other surface side of the semiconductor substrate,
A semiconductor block having a plurality of semiconductor elements connected in series and having an insulating region formed on the semiconductor substrate for electrically insulating the first semiconductor region and the second semiconductor region is connected to a first lead frame. And a second lead frame arranged apart from the first lead frame are mounted on these lead frames so as to bridge them, and the outermost first semiconductor region on one side is connected to the first lead frame and One surface of the outermost semiconductor substrate is connected to a second lead frame independent of the first lead frame, and the other surface of the other outermost semiconductor substrate and its second semiconductor region are connected. The present invention provides a unidirectional surface-mounting type semiconductor device, characterized in that the whole of the lead frame except for a part thereof is sealed with resin and integrated.

【0013】請求項8に記載の発明は、上記課題を解決
するために、前記第1、第2のリードフレームに接続さ
れた面とは反対の半導体素子面の最外側の面に補強部材
を固着したことを特徴とする請求項1乃至請求項7のい
ずれかに記載の面実装型半導体装置を提供するものであ
る。
In order to solve the above problems, a reinforcing member is provided on the outermost surface of the semiconductor element surface opposite to the surface connected to the first and second lead frames. The surface-mounted semiconductor device according to any one of claims 1 to 7, wherein the surface-mounted semiconductor device is fixed.

【0014】[0014]

【実施例】図1は本発明の第一の実施例を説明するため
の図である。同図において、図9で示した記号と同一の
記号は図9の部材に相当する部材を示す。図1におい
て、半導体素子1は、N導電型の単一の半導体基板1a
の一方の面から通常のプレーナー技術を用いて互いに離
れて形成された二つのP導電型の半導体領域1b,1
b’を備える。これらP導電型の半導体領域1b,1
b’はそれぞれN導電型の半導体基板1aとガードリン
グ構造を持ったPN接合形成する。これら二つのPN接
合は半導体基板1aを通して逆向きに直列接続され、い
ずれの極性の電圧にせよ、PN接合の逆耐圧を超える電
圧が印加されると、PN接合がアバランシェ又はツェナ
ー現象を起こして、第1、第2のリードフレーム3、
3’の電圧を一定値以下に制限する。
FIG. 1 is a diagram for explaining a first embodiment of the present invention. In the figure, the same symbols as those shown in FIG. 9 indicate members corresponding to the members in FIG. In FIG. 1, a semiconductor element 1 is a single semiconductor substrate 1a of N conductivity type.
Two P-conductivity-type semiconductor regions 1b, 1 formed on one surface of the semiconductor substrate 1a and separated from each other by a conventional planar technique.
with b '. These P-conductivity type semiconductor regions 1b, 1
The b'is formed with the N-conductivity type semiconductor substrate 1a and a PN junction having a guard ring structure. These two PN junctions are connected in series in opposite directions through the semiconductor substrate 1a, and when a voltage exceeding the reverse withstand voltage of the PN junction is applied regardless of the polarity of the voltage, the PN junction causes an avalanche or Zener phenomenon, The first and second lead frames 3,
The voltage of 3'is limited to a certain value or less.

【0015】半導体領域1b,1b’のそれぞれにはオ
ーミックコンタクトが形成されており、半導体素子1が
同一構造の第1、第2のリードフレーム3、3’を橋絡
するように、これらリードフレーム3、3’上に載置さ
れ、比較的厚いハンダ層2、2’によりそれぞれ第1、
第2のリードフレーム3、3’に接続される。ここで半
導体領域1bと1b’間の間隔は、第1、第2のリード
フレーム3、3’の先端面間の距離Xと同程度、あるい
はそれよりも大きいことが好ましい。また、半導体領域
1bと1b’間のN導電型の半導体基板1aが双方のハ
ンダ層2、2’で短絡されてはならないが、プレーナー
形の半導体素子1では半導体領域1bと1b’の電極膜
(図示せず)を除き、二酸化膜のような絶縁膜(図示せ
ず)で被覆されており、リードフレーム3、3’間の半
導体素子1の表面には広がらない。最後に鎖線で示すよ
うに、リードフレーム3、3’の一部を除く全体を絶縁
樹脂により封止して、樹脂モールド部6とし、一体化す
ることで双方向の面実装型半導体装置を得る。
Ohmic contacts are formed in the semiconductor regions 1b and 1b ', respectively, so that the semiconductor element 1 bridges the first and second lead frames 3 and 3'having the same structure. 3, 3 ', and the relatively thick solder layers 2, 2'
It is connected to the second lead frames 3, 3 '. Here, it is preferable that the distance between the semiconductor regions 1b and 1b ′ is equal to or larger than the distance X between the tip surfaces of the first and second lead frames 3 and 3 ′. Further, the N-conductivity type semiconductor substrate 1a between the semiconductor regions 1b and 1b ′ should not be short-circuited by both solder layers 2 and 2 ′, but in the planar semiconductor element 1, the electrode films of the semiconductor regions 1b and 1b ′ are formed. Except for (not shown), it is covered with an insulating film (not shown) such as a dioxide film and does not spread on the surface of the semiconductor element 1 between the lead frames 3 and 3 '. Finally, as shown by the chain line, the whole of the lead frames 3 and 3 ', except for a part thereof, is sealed with an insulating resin to form a resin mold portion 6, which is integrated to obtain a bidirectional surface mount semiconductor device. .

【0016】ここで、リードフレーム3、3’は半導体
領域1bと1b’の面積と同程度で(実際にはフィール
ドプレートがオーミックコンタクトから延びているため
若干大きくなる)、かつ他部分よりも高くなっている載
置部3a,3’aを有する。したがって、ハンダ層2、
2’はリードフレーム3、3’の載置部3a,3’aか
ら外れる半導体素子1面まで延びないので、半導体素子
1面の絶縁膜を破壊せず、よってPN接合を短絡するよ
うなことも無い。この半導体素子1は、PN接合を有す
る半導体基板を個々のダイオードチップとしてカットせ
ずに、隣合わせのPN接合と併せて2個のPN接合を1
組として並列にカットすることにより容易に製造でき
る。この面実装型半導体装置によれば、従来のようなダ
イオードチップ間を接続するための接続導体板が不要と
なり、これに伴いそのハンダ付け工程も不要となり、ま
た薄形化も可能となる。
Here, the lead frames 3 and 3'are of the same size as the areas of the semiconductor regions 1b and 1b '(actually a little larger because the field plate extends from the ohmic contact) and higher than the other portions. It has mounting parts 3a and 3'a. Therefore, the solder layer 2,
Since 2'does not extend to the surface of the semiconductor element 1 which is detached from the mounting portions 3a, 3'a of the lead frames 3, 3 ', the insulating film on the surface of the semiconductor element 1 is not destroyed, so that the PN junction is short-circuited There is also no. In this semiconductor element 1, a semiconductor substrate having a PN junction is not cut as an individual diode chip, and two PN junctions are combined with each other to form one diode chip.
It can be easily manufactured by cutting in parallel as a set. According to this surface-mounting type semiconductor device, a connection conductor plate for connecting between diode chips as in the prior art is not required, and accordingly, the soldering process is not required and the thickness can be reduced.

【0017】次に2図により本発明の第2の実施例を説
明する。この実施例では上面が平坦でその一部分に半導
体素子1の一部分が載置されるリードフレーム3、3’
を用いているので、半導体領域1bと1b’の面積と同
程度の面積をもつ0.1〜0.2mmの厚みの金属ディ
スク7、7’を介して半導体素子1をリードフレーム
3、3’に接続している。この構造によれば、半導体素
子1の下面とリードフレーム3、3’との間の間隔が大
きくなるので、ハンダ層2、2’は半導体素子1の下面
を不必要に広がることはない。また、ディスク7、7’
として不純物濃度の十分に高いいずれかの導電型の半導
体デイスク、又は半導体の膨張率に近いモリブデンある
いはタングステンの金属デスクを用いることにより、半
導体素子1とリードフレーム3、3’の膨張率の差異に
よる悪影響をほとんど受けない面実装型の半導体装置を
提供することができる。なお、半導体素子1は図1に示
したものと同様な構造を有する。
Next, a second embodiment of the present invention will be described with reference to FIG. In this embodiment, the lead frames 3, 3'having a flat upper surface on which a part of the semiconductor element 1 is mounted
Therefore, the semiconductor element 1 is connected to the lead frames 3, 3'through the metal disks 7, 7'having a thickness of 0.1 to 0.2 mm and having the same area as that of the semiconductor regions 1b and 1b '. Connected to. According to this structure, the distance between the lower surface of the semiconductor element 1 and the lead frames 3 and 3'is increased, so that the solder layers 2 and 2'do not unnecessarily spread on the lower surface of the semiconductor element 1. Also, the disks 7, 7 '
As a semiconductor disc of any conductivity type having a sufficiently high impurity concentration or a metal desk of molybdenum or tungsten having a semiconductor expansion coefficient close to that of the semiconductor element 1 and the lead frames 3 and 3 ', It is possible to provide a surface-mount type semiconductor device that is hardly affected by the adverse effect. The semiconductor element 1 has a structure similar to that shown in FIG.

【0018】次に3図により本発明の第3の実施例を説
明する。この実施例ではプレーナー技術を用いて形成さ
れた3層構造の半導体素子1を用いる。半導体素子1は
前述のようにして形成された半導体領域1bと1b’と
は反対の面に、プレーナー技術を用いて形成された共通
の第3の半導体領域1cを備える。半導体領域1cは半
導体領域1bと1b’と同じ導電型である。半導体素子
1の半導体基板1aにおける半導体領域1bと1b’の
間の部分に、共通の第3の半導体領域1cまで達する溝
を形成し、その部分にガラスなどを充填した絶縁領域1
dを備えることにより、半導体領域1bと1b’を分離
する。
Next, a third embodiment of the present invention will be described with reference to FIG. In this embodiment, the semiconductor element 1 having a three-layer structure formed by using the planar technique is used. The semiconductor element 1 has a common third semiconductor region 1c formed by using a planar technique on the surface opposite to the semiconductor regions 1b and 1b 'formed as described above. The semiconductor region 1c has the same conductivity type as the semiconductor regions 1b and 1b '. A groove reaching the common third semiconductor region 1c is formed in a portion of the semiconductor substrate 1a of the semiconductor element 1 between the semiconductor regions 1b and 1b ', and the insulating region 1 is filled with glass or the like.
By providing d, the semiconductor regions 1b and 1b 'are separated.

【0019】したがって、この半導体構造によれば、半
導体領域1bと1b’との間に極性の異なるPN接合が
2個づつ、合計で4つのPN接合が直列に形成されるの
で、前記実施例よりはブレーク電圧の高い双方向性の面
実装型半導体バリスタを得ることができる。リードフレ
ーム3、3’及びその固着構造については、図1又は図
2に示したものと同じであるので、説明を省略する。
Therefore, according to this semiconductor structure, two PN junctions having different polarities are formed in series between the semiconductor regions 1b and 1b ', so that a total of four PN junctions are formed in series. Can obtain a bidirectional surface mount semiconductor varistor having a high break voltage. The lead frames 3 and 3'and the fixing structure thereof are the same as those shown in FIG. 1 or FIG.

【0020】次に4図により本発明の第4の実施例を説
明すると、この実施例ではメサ構造によるPN接合を有
する半導体素子1を用いる。半導体素子1は、P導電型
の半導体領域1BからN導電型の半導体領域1Aまで達
するように形成された溝に前述のような絶縁物を充填す
ることにより形成された絶縁領域1dを備える。この絶
縁領域1dによって、PN接合は図4において左右に分
断され、それら左右のPN接合はP導電型の半導体領域
1Aにより背中合わせに直列接続される。PN接合の露
出面は通常の表面保護剤8で覆われている。他の部分に
ついては前述実施例と同様であるので説明を省略する。
Next, a fourth embodiment of the present invention will be described with reference to FIG. 4. In this embodiment, a semiconductor device 1 having a PN junction having a mesa structure is used. The semiconductor element 1 includes an insulating region 1d formed by filling a groove formed so as to reach from the P conductive type semiconductor region 1B to the N conductive type semiconductor region 1A with the above-described insulating material. The insulating region 1d divides the PN junction into left and right in FIG. 4, and the left and right PN junctions are connected back to back in series by the P-conductivity type semiconductor region 1A. The exposed surface of the PN junction is covered with a normal surface protective agent 8. The other parts are the same as those in the above-mentioned embodiment, and the description thereof will be omitted.

【0021】次に5図により本発明の第5の実施例を説
明すると、この実施例は図3に示したプレーナータイプ
の3層構造の半導体素子に対応する、メサ構造による3
層の半導体素子1を用いる。半導体素子1は、P導電型
の半導体領域1BからN導電型の半導体領域1Aを通し
てP導電型の半導体領域1B’まで達するように形成さ
れた溝に前述のような絶縁物を充填することにより形成
された絶縁領域1dを備える。この絶縁領域1dによっ
て、二つのPN接合は図5において左右に分断され、そ
れら左右の四つPN接合はN導電型の半導体領域1B’
により背中合わせに直列接続される。最外側に位置する
N導電型の半導体領域1B’の表面には、半導体素子1
を機械的に補強するための金属板、半導体板又は電気絶
縁性板のような補強部材8が固着されている。
Next, a fifth embodiment of the present invention will be described with reference to FIG. 5. This embodiment corresponds to the planar type three-layer semiconductor device shown in FIG. 3 and has a mesa structure.
The layer semiconductor element 1 is used. The semiconductor element 1 is formed by filling a groove formed so as to reach from the P-conductivity type semiconductor region 1B through the N-conductivity type semiconductor region 1A to the P-conductivity type semiconductor region 1B 'with the above-described insulator. The insulating region 1d is provided. By this insulating region 1d, two PN junctions are divided into left and right in FIG. 5, and the four PN junctions on the left and right are N conductive type semiconductor regions 1B '.
Are connected in series back to back. The semiconductor element 1 is formed on the surface of the N-conductivity type semiconductor region 1B ′ located on the outermost side.
A reinforcing member 8 such as a metal plate, a semiconductor plate or an electrically insulating plate for mechanically reinforcing the is fixed.

【0022】例えば,この補強部材8が0.1〜0.2
mm程度のガラス板からなる場合には、その大面積のガ
ラス板上に所定のパターンで不純物拡散の施された大面
積半導体板を接着剤で接着し,しかる後に大面積半導体
板の所定の箇所に溝を形成し,それら溝に絶縁物を充填
した後、個々のものに切断すればよい。この場合の接着
剤は絶縁性のもので良い。しかし補強部材8が一方の導
電型の不純物濃度の高い半導体板,あるいは切断が容易
な金属板からなる場合には,これらを電極として利用す
る意味で導電性の接着剤又はハンダを用いるのが好まし
い。
For example, the reinforcing member 8 is 0.1 to 0.2.
In the case of a glass plate having a size of about mm, a large-area semiconductor plate on which impurities are diffused in a predetermined pattern is adhered to the large-area glass plate with an adhesive, and then a predetermined portion of the large-area semiconductor plate is attached. Grooves may be formed in the groove, the grooves may be filled with an insulating material, and then cut into individual pieces. In this case, the adhesive may be insulating. However, when the reinforcing member 8 is made of one conductive type semiconductor plate having a high impurity concentration, or a metal plate which can be easily cut, it is preferable to use a conductive adhesive or solder in order to use these as electrodes. .

【0023】このような補強部材,特に電気絶縁材料か
らなる補強部材は,図1乃至図4に示した実施例にその
まま適用でき,また導電性材料からなる補強部材を用い
る場合にも,一部分に絶縁膜を形成するなどすることに
より,同様に適用できる。さらにまた,後述するいずれ
の実施例に対しても同様に適用できることは勿論であ
る。
Such a reinforcing member, particularly a reinforcing member made of an electrically insulating material, can be applied to the embodiment shown in FIGS. 1 to 4 as it is, and even when a reinforcing member made of a conductive material is used, it is partially used. The same can be applied by forming an insulating film. Furthermore, it goes without saying that the present invention can be similarly applied to any of the embodiments described later.

【0024】次に6図により本発明の第6の実施例を説
明すると、この実施例は図1で説明したようなプレナー
形の各半導体素子のP導電型半導体領域1b,1b’間
のN導電型半導体領域1aにP導電型の半導体領域によ
る絶縁領域1dを形成してなる半導体素子1、1’を直
列接続している。半導体素子1、1’は金属ディスク
7、7’及びハンダ層を介して接続されている。半導体
素子1、1’はそれぞれ絶縁領域1dによって,図中,
右側と左側のダイオード素子に分離されており,半導体
素子1’の左右の分けられたN導電型半導体領域1a
は、メッキ又は蒸着などにより表面に形成された金属膜
10で接続されている。この金属膜10を削除したい場
合には,最上側の半導体素子1’として絶縁領域1dが
形成されていない半導体素子を用いれば良い。
Next, a sixth embodiment of the present invention will be described with reference to FIG. 6. In this embodiment, N between the P-conductivity type semiconductor regions 1b and 1b 'of each of the planar type semiconductor elements as described in FIG. Semiconductor elements 1 and 1 ′ each having an insulating region 1d formed of a P-conductivity type semiconductor region in the conductivity type semiconductor region 1a are connected in series. The semiconductor elements 1, 1'are connected via the metal disks 7, 7'and a solder layer. The semiconductor elements 1 and 1'are respectively separated by an insulating region 1d,
The semiconductor element 1'is divided into right and left diode elements, and the semiconductor element 1'is divided into left and right N conductive type semiconductor regions 1a.
Are connected by a metal film 10 formed on the surface by plating or vapor deposition. When it is desired to remove the metal film 10, a semiconductor element in which the insulating region 1d is not formed may be used as the uppermost semiconductor element 1 '.

【0025】次に7図により本発明の第7の実施例を説
明すると、この実施例ではN導電型半導体領域1aの両
面に位置をずらして形成されたP導電型半導体領域1
b,1b’と、これら領域を絶縁するための絶縁領域1
dとを備えた半導体素子1を用いている。そして一方の
面で,一方側のN導電型半導体領域1aと他方側のP導
電型半導体領域1b’とが、メッキ又は蒸着などにより
表面に形成された金属膜10で接続されている。したが
って,リードフレーム3,3’間には二つのPN接合が
同一極性にて直列接続され、一方向性の面実装型半導体
装置を得ることができる。この実施例でも同一レベル
で,半導体素子1の一方の側のP導電型半導体領域1b
がリードフレーム3へ,また他方の側のN導電型半導体
領域1aがリードフレーム3’へ結合される。なお、1
1は二シリコン酸化膜のような絶縁膜である。
Next, a seventh embodiment of the present invention will be described with reference to FIG. 7. In this embodiment, the P-conductivity type semiconductor region 1 is formed on both sides of the N-conductivity type semiconductor region 1a by shifting positions.
b, 1b 'and an insulating region 1 for insulating these regions
The semiconductor element 1 having d and is used. Then, on one surface, the N-conductivity type semiconductor region 1a on one side and the P-conductivity type semiconductor region 1b 'on the other side are connected by a metal film 10 formed on the surface by plating or vapor deposition. Therefore, two PN junctions are connected in series with the same polarity between the lead frames 3 and 3 ', and a unidirectional surface mount type semiconductor device can be obtained. Also in this embodiment, at the same level, the P-conduction type semiconductor region 1b on one side of the semiconductor element 1 is provided.
To the lead frame 3 and the N-conductivity type semiconductor region 1a on the other side to the lead frame 3 '. 1
Reference numeral 1 is an insulating film such as a disilicon oxide film.

【0026】次に8図により本発明の第8の実施例を説
明すると、この実施例では図7に示した構造の半導体素
子と同様な半導体素子1、1’を直列接続したものであ
る。この実施例ではリードフレーム3,3’間に四つの
PN接合が同一極性にて直列接続され、7図の実施例に
比べて2倍の一定電圧を有する一方向性の面実装型半導
体装置を得ることができる。
Next, an eighth embodiment of the present invention will be described with reference to FIG. 8. In this embodiment, semiconductor elements 1, 1 ′ similar to the semiconductor element having the structure shown in FIG. 7 are connected in series. In this embodiment, four PN junctions are connected in series between the lead frames 3 and 3 ′ with the same polarity, and a unidirectional surface mount type semiconductor device having a constant voltage twice as high as that of the embodiment of FIG. Obtainable.

【0027】以上の実施例では、半導体素子1の共通な
層がN導電型の半導体領域である場合について述べた
が、共通な層がP導電型の半導体領域である場合につい
ても同様に実施することができる。また、必要に応じて
半導体素子を所望個数直列接続したり、並列接続するこ
とも可能である。
In the above-mentioned embodiments, the case where the common layer of the semiconductor element 1 is the N-conductivity type semiconductor region has been described, but the same applies to the case where the common layer is the P-conductivity type semiconductor region. be able to. Also, it is possible to connect a desired number of semiconductor elements in series or in parallel, if necessary.

【0028】[0028]

【発明の効果】以上説明してきたように、本発明によれ
ば次のような効果が得られる。 (1)接続部材をハンダ付けする工程が不要であるの
で、コスト及び組立工数を削減できる。 (2)組立治具の構造が簡略化される。 (3)接続部材が不必要となるので、組立後の高さが低
くなり、樹脂モールド部との距離が長くなる。したがっ
て、面実装型半導体装置を薄形にすることができる。 (4)半導体素子に補強部材を固着させているので、外
部から力が加わっても半導体素子に機械的ストレスがか
からず、破壊することなどがない。 (5)半導体素子のハンダ付け面積とほぼ等しい面積の
載置部を他部分より高くしたリードフレームを用いてい
るので、信頼性の高い面実装型半導体装置を得ることが
できる。
As described above, according to the present invention, the following effects can be obtained. (1) Since the step of soldering the connecting member is unnecessary, the cost and the number of assembling steps can be reduced. (2) The structure of the assembly jig is simplified. (3) Since the connecting member is unnecessary, the height after assembly is low and the distance to the resin mold portion is long. Therefore, the surface mount semiconductor device can be made thin. (4) Since the reinforcing member is fixed to the semiconductor element, mechanical stress is not applied to the semiconductor element even if external force is applied, and the semiconductor element is not destroyed. (5) Since the lead frame in which the mounting portion having an area substantially equal to the soldering area of the semiconductor element is higher than the other portions is used, a highly reliable surface mounting type semiconductor device can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を説明するための図である。FIG. 1 is a diagram for explaining an embodiment of the present invention.

【図2】本発明の他の一実施例を説明するための図であ
る。
FIG. 2 is a diagram for explaining another embodiment of the present invention.

【図3】本発明の他の一実施例を説明するための図であ
る。
FIG. 3 is a diagram for explaining another embodiment of the present invention.

【図4】本発明の他の一実施例を説明するための図であ
る。
FIG. 4 is a diagram for explaining another embodiment of the present invention.

【図5】本発明の他の一実施例を説明するための図であ
る。
FIG. 5 is a diagram for explaining another embodiment of the present invention.

【図6】本発明の他の一実施例を説明するための図であ
る。
FIG. 6 is a diagram for explaining another embodiment of the present invention.

【図7】本発明の他の一実施例を説明するための図であ
る。
FIG. 7 is a diagram for explaining another embodiment of the present invention.

【図8】本発明の他の一実施例を説明するための図であ
る。
FIG. 8 is a diagram for explaining another embodiment of the present invention.

【図9】従来例を説明するための図である。FIG. 9 is a diagram for explaining a conventional example.

【符号の説明】[Explanation of symbols]

1、1’…半導体素子 2、2’…ハン
ダ層 3、3’…リードフレーム 6…樹脂モール
ド部 7、7’…ディスク 8…表面保護剤 9…補強部材 10…金属膜 11…絶縁層
1, 1 '... Semiconductor element 2, 2' ... Solder layer 3, 3 '... Lead frame 6 ... Resin mold part 7, 7' ... Disk 8 ... Surface protective agent 9 ... Reinforcing member 10 ... Metal film 11 ... Insulating layer

フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/48 F 27/08 331 B 29/861 29/866 Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 23/48 F 27/08 331 B 29/861 29/866

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 第1の導電型の単一の半導体基板の一方
の面側に互いに離れて形成された第1の導電型とは逆の
導電型の第2の導電型の第1、第2の半導体領域を有す
る半導体素子を、第1のリードフレームとこれから離れ
て配置される第2のリードフレームとを橋絡するように
これらリードフレームに載置し、前記第1の半導体領域
を第1のリードフレームに接続すると共に、前記第2の
半導体領域を前記第1のリードフレームから独立した第
2のリードフレームに接続し、これらリードフレームの
一部を除く全体が樹脂で封止され一体化されていること
を特徴とする双方向性の面実装型半導体装置。
1. A first conductivity type second semiconductor of a conductivity type opposite to the first conductivity type formed separately from each other on one surface side of a single semiconductor substrate of the first conductivity type. A semiconductor element having two semiconductor regions is mounted on these lead frames so as to bridge the first lead frame and a second lead frame arranged apart from the first lead frame, and the first semiconductor region is placed on the first lead region. One lead frame, the second semiconductor region is connected to a second lead frame independent of the first lead frame, and the whole except a part of these lead frames is sealed with resin to be integrated. An interactive bidirectional surface-mount type semiconductor device.
【請求項2】 第1の導電型の単一の半導体基板の一方
の面側に互いに離れて形成された第1の導電型とは逆の
導電型の第2の導電型の第1、第2の半導体領域、前記
半導体基板の他方の面側に形成された第2の導電型の第
3の半導体領域、及び前記第1、第2の半導体領域の間
の前記半導体基板の一方の面側から前記第3の半導体領
域まで延びる絶縁領域を有する半導体素子を、第1のリ
ードフレームとこれから離れて配置される第2のリード
フレームとを橋絡するようにこれらリードフレームに載
置し、前記第1の半導体領域を第1のリードフレームに
接続すると共に、前記第2の半導体領域を前記第1のリ
ードフレームから独立した第2のリードフレームに接続
し、これらリードフレームの一部を除く全体が樹脂で封
止され一体化されていることを特徴とする双方向性の面
実装型半導体装置。
2. A first conductivity type second semiconductor of a conductivity type opposite to the first conductivity type formed separately from each other on one surface side of a single semiconductor substrate of the first conductivity type. Second semiconductor region, a second conductive type third semiconductor region formed on the other surface side of the semiconductor substrate, and one surface side of the semiconductor substrate between the first and second semiconductor regions. A semiconductor element having an insulating region extending from the first lead frame to the third semiconductor region is mounted on these lead frames so as to bridge the first lead frame and the second lead frame spaced apart therefrom. The first semiconductor region is connected to the first lead frame, the second semiconductor region is connected to a second lead frame independent of the first lead frame, and the whole except a part of these lead frames. Is sealed with resin and integrated A bidirectional surface-mount type semiconductor device characterized in that
【請求項3】 第1の導電型の第1の半導体領域と、第
1の導電型とは逆の導電型の第2の導電型の第2の半導
体領域と、該第2の半導体領域の一方の面側から前記第
1の半導体領域まで延びる絶縁領域とを有する半導体素
子を、第1のリードフレームとこれから離れて配置され
る第2のリードフレームとを橋絡するようにこれらリー
ドフレームに載置し、前記絶縁領域より互いに電気的に
絶縁された前記第2の半導体領域の一方を第1のリード
フレームに接続すると共に、前記第2の半導体領域の他
方を前記第1のリードフレームから独立した第2のリー
ドフレームに接続し、これらリードフレームの一部を除
く全体が樹脂で封止され一体化されていることを特徴と
する双方向性の面実装型半導体装置。
3. A first semiconductor region of a first conductivity type, a second semiconductor region of a second conductivity type opposite to the first conductivity type, and a second semiconductor region of the second semiconductor region. A semiconductor element having an insulating region extending from one surface side to the first semiconductor region is formed on the lead frames so as to bridge the first lead frame and the second lead frame arranged apart from the first lead frame. One of the second semiconductor regions that is placed and electrically insulated from each other by the insulating region is connected to a first lead frame, and the other of the second semiconductor regions is connected to the first lead frame. A bidirectional surface-mount type semiconductor device, characterized in that it is connected to an independent second lead frame, and the whole except a part of these lead frames is sealed and integrated with a resin.
【請求項4】 第1の導電型の第1の半導体領域と、該
第1の半導体領域の両側に形成された第1の導電型とは
逆の導電型の第2の導電型の第2、第3の半導体領域
と、該第2の導電型の半導体領域の一方の面側から前記
第1の半導体領域を通して前記第3の半導体領域まで延
びる絶縁領域とを有する半導体素子を、第1のリードフ
レームとこれから離れて配置される第2のリードフレー
ムとを橋絡するようにこれらリードフレームに載置し、
前記絶縁領域より互いに電気的に絶縁された第2の半導
体領域の一方を第1のリードフレームに接続すると共
に、第2の半導体領域の他方を前記第1のリードフレー
ムから独立した第2のリードフレームに接続し、これら
リードフレームの一部を除く全体が樹脂で封止され一体
化されていることを特徴とする双方向性の面実装型半導
体装置。
4. A first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type opposite to the first conductivity type formed on both sides of the first semiconductor region. A semiconductor element having a third semiconductor region and an insulating region extending from one surface side of the second conductivity type semiconductor region to the third semiconductor region through the first semiconductor region, The lead frame and the second lead frame arranged apart from this are placed on these lead frames so as to bridge them,
One of the second semiconductor regions electrically insulated from each other by the insulating region is connected to the first lead frame, and the other of the second semiconductor regions is isolated from the first lead frame. A bidirectional surface-mounting semiconductor device, characterized in that it is connected to a frame, and the entire lead frame is partially sealed with resin and integrated.
【請求項5】 第1の導電型の単一の半導体基板の一方
の面側に互いに離れて形成された第1の導電型とは逆の
導電型の第2の導電型の第1、第2の半導体領域を有す
る半導体素子を複数直列接続してなる半導体ブロック
を、第1のリードフレームとこれから離れて配置される
第2のリードフレームとを橋絡するようにこれらリード
フレームに載置し、最外側に位置する前記第1の半導体
領域を第1のリードフレームに接続すると共に、前記第
2の半導体領域を前記第1のリードフレームから独立し
た第2のリードフレームに接続し、これらリードフレー
ムの一部を除く全体が樹脂で封止され一体化されている
ことを特徴とする双方向性の面実装型半導体装置。
5. A first conductivity type second semiconductor of a conductivity type opposite to the first conductivity type formed apart from each other on one surface side of a single semiconductor substrate of the first conductivity type. A semiconductor block in which a plurality of semiconductor elements having two semiconductor regions are connected in series is placed on these lead frames so as to bridge the first lead frame and the second lead frame arranged apart from the first lead frame. , The outermost first semiconductor region is connected to a first lead frame, and the second semiconductor region is connected to a second lead frame independent of the first lead frame. A bidirectional surface-mount type semiconductor device characterized in that the entire frame except a part is sealed with resin and integrated.
【請求項6】 第1の導電型の単一の半導体基板の一方
の面側に形成された第1の導電型とは逆の導電型の第2
の導電型の第1の半導体領域と、前記半導体基板の他方
の面側に形成された第2の導電型の第2の半導体領域
と、これら第1の半導体領域と第2の半導体領域を電気
的に絶縁するために前記半導体基板に形成された絶縁領
域とを有する半導体素子を、第1のリードフレームとこ
れから離れて配置される第2のリードフレームとを橋絡
するようにこれらリードフレームに載置し、前記第1の
半導体領域を第1のリードフレームに接続すると共に、
前記半導体基板の一方の面を前記第1のリードフレーム
から独立した第2のリードフレームに接続し、また前記
半導体基板の他方の面と前記第2の半導体領域とを接続
し、これらリードフレームの一部を除く全体が樹脂で封
止され一体化されていることを特徴とする一方向性の面
実装型半導体装置。
6. A second conductivity type opposite to the first conductivity type formed on one surface side of a single semiconductor substrate of the first conductivity type.
Of the first conductivity type semiconductor region, the second conductivity type second semiconductor region formed on the other surface side of the semiconductor substrate, and the first semiconductor region and the second semiconductor region are electrically connected to each other. A semiconductor element having an insulating region formed on the semiconductor substrate to electrically insulate the first lead frame and a second lead frame arranged apart from the first lead frame to these lead frames. Mounting and connecting the first semiconductor region to the first lead frame,
One surface of the semiconductor substrate is connected to a second lead frame independent of the first lead frame, and the other surface of the semiconductor substrate is connected to the second semiconductor region. A unidirectional surface-mounting type semiconductor device, characterized in that the whole except a part is sealed with resin and integrated.
【請求項7】 第1の導電型の単一の半導体基板の一方
の面側に形成された第1の導電型とは逆の導電型の第2
の導電型の第1の半導体領域と、前記半導体基板の他方
の面側に形成された第2の導電型の第2の半導体領域
と、これら第1の半導体領域と第2の半導体領域を電気
的に絶縁するために前記半導体基板に形成された絶縁領
域とを有する半導体素子を複数直列接続してなる半導体
ブロックを、第1のリードフレームとこれから離れて配
置される第2のリードフレームとを橋絡するようにこれ
らリードフレームに載置し、一方の最外側の前記第1の
半導体領域を第1のリードフレームに接続すると共に、
一方の最外側の前記半導体基板の一方の面を前記第1の
リードフレームから独立した第2のリードフレームに接
続し、また他方の最外側の前記半導体基板の他方の面と
その第2の半導体領域とを接続し、これらリードフレー
ムの一部を除く全体が樹脂で封止され一体化されている
ことを特徴とする一方向性の面実装型半導体装置。
7. A second conductivity type opposite to the first conductivity type formed on one surface side of a single semiconductor substrate of the first conductivity type.
Of the first conductivity type semiconductor region, the second conductivity type second semiconductor region formed on the other surface side of the semiconductor substrate, and the first semiconductor region and the second semiconductor region are electrically connected to each other. A semiconductor block formed by serially connecting a plurality of semiconductor elements each having an insulating region formed on the semiconductor substrate to electrically insulate the first lead frame and a second lead frame arranged apart from the first lead frame. The lead frames are mounted so as to bridge, and the one outermost first semiconductor region is connected to the first lead frame.
One surface of the one outermost semiconductor substrate is connected to a second lead frame that is independent of the first lead frame, and the other surface of the other outermost semiconductor substrate and its second semiconductor A unidirectional surface-mount type semiconductor device, characterized in that it is connected to a region, and the whole of the lead frame except a part thereof is sealed with resin and integrated.
【請求項8】 前記第1、第2のリードフレームに接続
された面とは反対の半導体素子面の最外側の面に補強部
材を固着したことを特徴とする請求項1乃至請求項7の
いずれかに記載の面実装型半導体装置。
8. The reinforcing member is fixed to the outermost surface of the semiconductor element surface opposite to the surface connected to the first and second lead frames. The surface-mounted semiconductor device according to any one of claims.
JP07145094A 1994-03-16 1994-03-16 Surface mount type semiconductor device Expired - Lifetime JP3238825B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP07145094A JP3238825B2 (en) 1994-03-16 1994-03-16 Surface mount type semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP07145094A JP3238825B2 (en) 1994-03-16 1994-03-16 Surface mount type semiconductor device

Publications (2)

Publication Number Publication Date
JPH07254620A true JPH07254620A (en) 1995-10-03
JP3238825B2 JP3238825B2 (en) 2001-12-17

Family

ID=13460914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07145094A Expired - Lifetime JP3238825B2 (en) 1994-03-16 1994-03-16 Surface mount type semiconductor device

Country Status (1)

Country Link
JP (1) JP3238825B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201323A (en) * 2006-01-30 2007-08-09 Denso Corp Electronic component connection structure
JP2007242649A (en) * 2006-03-06 2007-09-20 Matsushita Electric Ind Co Ltd Semiconductor device and manufacturing method thereof
JP2007329498A (en) * 2007-08-09 2007-12-20 Shindengen Electric Mfg Co Ltd Semiconductor device
JP2014143258A (en) * 2013-01-23 2014-08-07 Origin Electric Co Ltd Surface-mounting type semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201323A (en) * 2006-01-30 2007-08-09 Denso Corp Electronic component connection structure
JP2007242649A (en) * 2006-03-06 2007-09-20 Matsushita Electric Ind Co Ltd Semiconductor device and manufacturing method thereof
JP2007329498A (en) * 2007-08-09 2007-12-20 Shindengen Electric Mfg Co Ltd Semiconductor device
JP2014143258A (en) * 2013-01-23 2014-08-07 Origin Electric Co Ltd Surface-mounting type semiconductor device

Also Published As

Publication number Publication date
JP3238825B2 (en) 2001-12-17

Similar Documents

Publication Publication Date Title
US3964157A (en) Method of mounting semiconductor chips
JP4411695B2 (en) Nitride semiconductor light emitting device
US3566214A (en) Integrated circuit having a plurality of circuit element regions and conducting layers extending on both of the opposed common major surfaces of said circuit element regions
US5753537A (en) Method of manufacturing a semiconductor device for surface mounting
JP3369391B2 (en) Dielectric separated type semiconductor device
US3742599A (en) Processes for the fabrication of protected semiconductor devices
JP2956786B2 (en) Synthetic hybrid semiconductor structure
US4530001A (en) High voltage integrated semiconductor devices using a thermoplastic resin layer
JP3238825B2 (en) Surface mount type semiconductor device
US5010390A (en) Plastic-molded semiconductor device
JP2824329B2 (en) Variable capacitance diode device
KR20050082259A (en) Ligh emitting device having monolithic protection element and manufacturing thereof
US7880281B2 (en) Switching assembly for an aircraft ignition system
US6404060B1 (en) Semiconductor device having a chip-on-chip structure
KR100463957B1 (en) Method for manufacturing a light-emitting diode device
JPH06139915A (en) Protective device for overvoltage and overcurrent
JPH0136267B2 (en)
JPH05326618A (en) Semiconductor device
KR100216736B1 (en) Common cathode and common anode parallel diode and the manufacturing method of the module thereof
JP3263554B2 (en) Chip component and method of manufacturing the same
JP2674073B2 (en) Integrated circuit device
JP2004172402A (en) Semiconductor device
JPH0629466A (en) Semiconductor integrated circuit
JPS62193175A (en) Schottky barrier semiconductor device
JPH05243254A (en) Semiconductor device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010925

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081005

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091005

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091005

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101005

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101005

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111005

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111005

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121005

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121005

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121005

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131005

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term