JPH0724301B2 - Photoelectric conversion device - Google Patents
Photoelectric conversion deviceInfo
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- JPH0724301B2 JPH0724301B2 JP62077951A JP7795187A JPH0724301B2 JP H0724301 B2 JPH0724301 B2 JP H0724301B2 JP 62077951 A JP62077951 A JP 62077951A JP 7795187 A JP7795187 A JP 7795187A JP H0724301 B2 JPH0724301 B2 JP H0724301B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/197—Bipolar transistor image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、光励起により発生したキャリアを蓄積する蓄
積領域を少なくとも有する光電変換装置に関する。TECHNICAL FIELD The present invention relates to a photoelectric conversion device having at least an accumulation region for accumulating carriers generated by photoexcitation.
[従来技術] 第5図(A)は、従来の光電変換装置の概略的断面図、
第5図(B)は、その一つの光電変換セルの等価回路図
である。[Prior Art] FIG. 5A is a schematic sectional view of a conventional photoelectric conversion device,
FIG. 5B is an equivalent circuit diagram of the one photoelectric conversion cell.
第5図(A)において、nシリコン基板1上にエピタキ
シャル成長によってn-領域2が形成され、その中に素子
分離領域4によって相互に電気的に分離された光電変換
セルが形成されている。In FIG. 5A, an n − region 2 is formed on an n silicon substrate 1 by epitaxial growth, and photoelectric conversion cells electrically isolated from each other by an element isolation region 4 are formed therein.
n-領域2にはバイポーラトランジスタのpベース領域3
が形成され、その中にn+エミッタ領域5が形成されてい
る。n − region 2 has a p base region 3 of a bipolar transistor
Is formed, and the n + emitter region 5 is formed therein.
さらに、酸化膜9を挟みpベース領域3に対向してキャ
パシタ電極7が形成され、pベース領域3の電位を制御
するためのキャパシタCoxを構成する。Further, a capacitor electrode 7 is formed so as to face the p base region 3 with the oxide film 9 interposed therebetween, and constitutes a capacitor Cox for controlling the potential of the p base region 3.
n+エミッタ領域5にはエミッタ電極6が形成され、また
全体は透明保護膜8に覆われている。An emitter electrode 6 is formed in the n + emitter region 5, and the whole is covered with a transparent protective film 8.
そして、基板1の裏面にオーミックコンタクト用のn+領
域11、バイポーラトランジスタのコレクタ電極12が各々
形成され、光電変換セルを構成している。Then, an n + region 11 for ohmic contact and a collector electrode 12 of a bipolar transistor are formed on the back surface of the substrate 1 to form a photoelectric conversion cell.
光電変換セルの基本動作は、まず、負電位にバイアスさ
れたpベース領域3を浮遊状態とし、入射光10により励
起され発生した電子・ホール対のうちホールをpベース
領域3に蓄積する(蓄積動作)。In the basic operation of the photoelectric conversion cell, first, the p base region 3 biased to a negative potential is brought into a floating state, and holes among the electron-hole pairs excited and generated by the incident light 10 are accumulated in the p base region 3 (accumulation). motion).
続いて、キャパシタ電極7に正電圧を印加してベース電
位を上昇させエミッタ・ベース間を順方向にバイアス
し、蓄積されたホールにより発生した蓄積電圧を浮遊状
態のエミッタ側へ読出す(読出し動作)。Then, a positive voltage is applied to the capacitor electrode 7 to raise the base potential and forward bias between the emitter and the base, and the accumulated voltage generated by the accumulated holes is read out to the floating emitter side (readout operation). ).
続いて、エミッタ側を接地してキャパシタ電極7に正電
圧のパルスを印加し、pベース領域3に蓄積されたホー
ルを消滅させる。これにより、リフレッシュ用の正電圧
パルスが立下がった時点でpベース領域3が初期状態に
復帰する(リフレッシュ動作)。Then, the emitter side is grounded and a positive voltage pulse is applied to the capacitor electrode 7 to erase the holes accumulated in the p base region 3. As a result, the p base region 3 returns to the initial state when the refresh positive voltage pulse falls (refresh operation).
このような光電変換装置は、蓄積された電荷を各セルの
増幅機能により電荷増幅してから読出すわけであり、高
出力、高感度、さらに低雑音を達成できる。また、構造
的に単純であるために、将来の高解像度化に対しても有
利なものであると言える。In such a photoelectric conversion device, accumulated charges are amplified by the amplifying function of each cell before being read out, and thus high output, high sensitivity, and low noise can be achieved. Further, since it is structurally simple, it can be said that it is advantageous for future high resolution.
[発明が解決しようとする問題点] しかしながら、上記従来の光電変換装置では次のような
問題点を有していた。[Problems to be Solved by the Invention] However, the conventional photoelectric conversion device described above has the following problems.
第一に、入射光によって基板1内で発生したホール13の
一部が基板1内を移動して隣接画素に流入することがあ
る。First, part of the holes 13 generated in the substrate 1 due to incident light may move in the substrate 1 and flow into adjacent pixels.
また第二に、強い光が入射すると、pベース領域3に多
量のホールが蓄積され、それによってベース電位が上昇
する。このベース電位がコレクタ電位を超えて上昇する
と、ベース・コレクタ間の空乏層が消失してベース中の
蓄積ホールが隣接セルに流出する。Secondly, when strong light is incident, a large amount of holes are accumulated in the p base region 3, which raises the base potential. When the base potential rises above the collector potential, the depletion layer between the base and collector disappears and the accumulated holes in the base flow out to the adjacent cell.
このように他の画素から移動して来たホールが隣接セル
のpベース領域3に流入すると、その画素では読出し信
号が入射光に対応しなくなり、画像再生した時のスメア
の原因となって画質を著しく低下させていた。When the holes moved from other pixels flow into the p base region 3 of the adjacent cell in this way, the read signal at that pixel does not correspond to the incident light, which causes smear at the time of image reproduction and causes image quality. Was significantly reduced.
[問題点を解決するための手段] 本発明による光電変換装置は、 光励起により発生したキャリアを蓄積する第1導電型半
導体の蓄積領域(3)と、 該第1導電型と反対導電型の第2導電型の第1の主電極
領域(5)と、 前記蓄積領域の深さ方向に設けられ、前記蓄積領域に接
合した第2導電型の第2の主電極領域(2)と、 前記第2の主電極領域の深さ方向に設けられ、前記第2
の主電極領域に接合した第1導電型の第3の半導体領域
(101)と、 前記第2の主電極領域と前記第3の半導体領域との間に
逆バイアス電圧(+Vcc、−Vc)を印加するバイアス手
段と、 前記第2の主電極領域中の前記蓄積領域の周辺に設けら
れ、前記第2の主電極領域よりも濃度の高い第4の領域
(4)と、 を設けたことを特徴とする。[Means for Solving Problems] A photoelectric conversion device according to the present invention includes a first conductivity type semiconductor storage region (3) for storing carriers generated by photoexcitation, and a first conductivity type semiconductor opposite to the first conductivity type. A two-conductivity-type first main electrode region (5); a second-conductivity-type second main electrode region (2) provided in the depth direction of the accumulation region and joined to the accumulation region; The second main electrode region is provided in the depth direction,
A reverse bias voltage (+ Vcc, -Vc) is applied between the third semiconductor region (101) of the first conductivity type joined to the main electrode region and the second main electrode region and the third semiconductor region. Biasing means for applying, and a fourth region (4) provided around the accumulation region in the second main electrode region and having a concentration higher than that of the second main electrode region, Characterize.
[作用] 本発明は、上記のように構成したので、第2の主電極領
域と前記第3の半導体領域との接合部以下の深い部分で
発生したキャリアまたは蓄積領域からあふれたキャリア
を前記第3の半導体領域へ除去することができ、隣接領
域への電荷の流出を防止できスミアを防止することがで
きる効果を有する。[Operation] Since the present invention is configured as described above, carriers generated in a deep portion below the junction between the second main electrode region and the third semiconductor region or carriers overflowing from the accumulation region are treated as described above. 3 can be removed to the semiconductor region, and the effect of preventing charges from flowing out to the adjacent region and preventing smear can be obtained.
[実施例] 以下、本発明の実施例を図面を参照しながら詳細に説明
する。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第1図は、本発明による光電変換装置の第1実施例の構
成を示す概略的断面図である。FIG. 1 is a schematic sectional view showing the structure of a first embodiment of the photoelectric conversion device according to the present invention.
同図において、p基板101上にn+埋込層102を形成し、そ
の上にn-領域2、n+素子分離領域4、pベース領域3、
n+エミッタ領域5を各々形成し、更に酸化膜9を介して
ポリシリコン等のキャパシタ電極7、Al等のエミッタ電
極6を形成する。In the figure, an n + buried layer 102 is formed on ap substrate 101, and an n − region 2, an n + element isolation region 4, ap base region 3,
Each n + emitter region 5 is formed, and a capacitor electrode 7 made of polysilicon or the like and an emitter electrode 6 made of Al or the like are further formed via an oxide film 9.
p基板101の裏面にはp+層103を介して電極104が形成さ
れている。An electrode 104 is formed on the back surface of the p substrate 101 via a p + layer 103.
本実施例では、電極104は負電圧(たとえば−5V)に設
定され、コレクタ領域であるn-領域2はn+埋込層102お
よびn+素子分離領域4に電圧を与えることで正電圧Vcc
に設定される。In the present embodiment, the electrode 104 is set to a negative voltage (for example, −5V), and the collector region n − region 2 applies a voltage to the n + buried layer 102 and the n + element isolation region 4 to generate a positive voltage Vcc.
Is set to.
これによってn+埋込層102とp基板101とのPN接合が逆バ
イアスされ、主にp基板101側に空乏層が形成される。
したがって、p基板101内で発生したホールは隣接画素
へ流出することなく電極104から除去される。As a result, the PN junction between n + buried layer 102 and p substrate 101 is reverse biased, and a depletion layer is formed mainly on the side of p substrate 101.
Therefore, the holes generated in the p substrate 101 are removed from the electrode 104 without flowing out to the adjacent pixel.
また、強い光が入射してpベース領域3からホールがあ
ふれても、n+素子分離領域4によって流出が抑制される
と共に、p基板101側へ吸引されて隣接画素への漏れ込
みが防止される。Further, even if strong light enters and holes overflow from the p base region 3, the outflow is suppressed by the n + element isolation region 4, and the light is attracted to the p substrate 101 side to prevent leakage into adjacent pixels. It
なお、キャパシタCoxおよびバイポーラトランジスタの
構成および動作は、既に説明した通りである。The configurations and operations of the capacitor Cox and the bipolar transistor are as already described.
第2図は、本発明の第2実施例の構成を示す概略的断面
図である。FIG. 2 is a schematic sectional view showing the structure of the second embodiment of the present invention.
本実施例では、n+埋込層102がn+素子分離領域4の下方
部分を除いて形成されているために、素子分離領域4の
下方ではn-領域2側にも大きく空乏層が形成される。In this embodiment, since the n + buried layer 102 is formed excluding the lower portion of the n + element isolation region 4, a large depletion layer is formed below the element isolation region 4 also on the n − region 2 side. To be done.
このために、p基板101内で発生したホールだけでな
く、pベース領域3からあふれたホールをもp基板101
側へ有効に除去することができ、スミア防止の実効を図
ることができる。Therefore, not only holes generated in the p substrate 101 but also holes overflowing from the p base region 3
It can be effectively removed to the side, and smear can be effectively prevented.
なお、上記各実施例では、ベース蓄積型の光電変換セル
を用いたが、光電荷を蓄積する方式であれば静電誘導型
等の他の方式であっても、本発明は適用できる。In each of the above embodiments, the base storage type photoelectric conversion cell is used, but the present invention can be applied to other methods such as an electrostatic induction type as long as it is a method of storing photoelectric charges.
第3図は、上記実施例を用いたラインセンサの回路図で
ある。FIG. 3 is a circuit diagram of a line sensor using the above embodiment.
同図において、光電変換セルS1〜Snのコレクタ領域であ
るn-領域2にはn+埋込層102を通して一定の正電圧Vccが
印加されている。また電極104には一定の負電圧Vcが印
加され、n-領域2又はn+埋込層102とp基板101とから成
るPN接合207は逆バイアス状態となっている。In the figure, a constant positive voltage Vcc is applied to the n − region 2 which is the collector region of the photoelectric conversion cells S 1 to Sn through the n + buried layer 102. Further, a constant negative voltage Vc is applied to the electrode 104, and the PN junction 207 composed of the n − region 2 or the n + buried layer 102 and the p substrate 101 is in a reverse bias state.
各キャパシタ電極7は端子201に共通に接続され、端子2
01には読出し動作およびリフレッシュ動作を行うための
パルスφ1が入力する。また、各エミッタ電極6は垂直
ラインL1〜Lnに各々接続され、垂直ラインL1〜Lnは各ト
ランジスタQa1〜Qanを介して蓄積用コンデンサC1〜Cnに
接続されている。トランジスタQa1〜Qanのゲート電極は
端子203に共通に接続され、端子203にはパルスφ3が入
力する。Each capacitor electrode 7 is commonly connected to the terminal 201, and the terminal 2
A pulse φ 1 for performing a read operation and a refresh operation is input to 01. The emitter electrodes 6 are connected to the vertical lines L 1 to Ln, respectively, and the vertical lines L 1 to Ln are connected to the storage capacitors C 1 to Cn via the transistors Qa 1 to Qan. The gate electrodes of the transistors Qa 1 to Qan are commonly connected to the terminal 203, and the pulse φ 3 is input to the terminal 203.
また、コンデンサC1〜Cnは各々トランジスタQ1〜Qnを介
して出力ライン204に接続されている。トランジスタQ1
〜Qnのゲート電極は走査回路205の並列出力端子に各々
接続され、並列出力端子からはパルスφh1〜φhnが順次
出力される。The capacitors C 1 to Cn are connected to the output line 204 via the transistors Q 1 to Qn, respectively. Transistor Q 1
Gate electrodes of Qn to Qn are respectively connected to parallel output terminals of the scanning circuit 205, and pulses φh 1 to φhn are sequentially output from the parallel output terminals.
出力ライン204は、リフレッシュするためのトランジス
タQrhを介して接地され、トランジスタQrhのゲート電極
にはパルスφr2が入力する。The output line 204 is grounded via the transistor Qrh for refreshing, and the pulse φr 2 is input to the gate electrode of the transistor Qrh.
また、垂直ラインL1〜Lnは各々トランジスタQb1〜Qbnを
介して接地され、各トランジスタのゲート電極は端子20
2に共通に接続されてパルスφ2が入力する。The vertical lines L 1 to Ln are grounded via the transistors Qb 1 to Qbn, respectively, and the gate electrodes of the transistors are connected to the terminal 20.
2 is connected in common and pulse φ 2 is input.
第4図は、上記ラインセンサの動作を説明するためのタ
イミングチャートである。FIG. 4 is a timing chart for explaining the operation of the line sensor.
まず、各光電変換セルS1〜Snには入射光の照度に対応し
たキャリアが蓄積されているものとする。この状態で、
パルスφ3によってトランジスタQa1〜QanをON状態に
し、パルスφ2によってトランジスタQb1〜QbnはOFF状態
としてエミッタ電極6を浮遊状態とし、端子201に読出
し用正電圧パルスφrを入力する。これによって、すで
に述べたように、浮遊状態のエミッタ側に各セルの出力
信号が読出され、各信号がコンデンサC1〜Cnに蓄積され
る。読出しが終了すると、パルスφ3によってトランジ
スタQa1〜QanをOFF状態とする。First, it is assumed that carriers corresponding to the illuminance of incident light are stored in the photoelectric conversion cells S 1 to Sn. In this state,
The pulse φ 3 turns on the transistors Qa 1 to Qan, the pulse φ 2 turns off the transistors Qb 1 to Qbn to bring the emitter electrode 6 into a floating state, and the terminal 201 receives the positive voltage pulse φr for reading. As a result, as described above, the output signal of each cell is read to the floating emitter side, and each signal is stored in the capacitors C 1 to Cn. When the reading is completed, the transistors φa 1 to Qan are turned off by the pulse φ 3 .
続いて、パルスφ2によってトランジスタQb1〜QbnをON
状態として各セルのエミッタ電極6を接地し、端子201
にリフレッシュパルスφrcを印加する。これによって既
に述べたリフレッシュ動作が行われ、pベース領域3に
蓄積されたホールが消滅する。リフレッシュ動作が終了
すると、各セルは蓄積動作を開始する。Then, turn on the transistors Qb 1 to Qbn by the pulse φ 2 .
As a state, the emitter electrode 6 of each cell is grounded and the terminal 201
A refresh pulse φrc is applied to. As a result, the refresh operation already described is performed, and the holes accumulated in p base region 3 disappear. When the refresh operation is completed, each cell starts the accumulation operation.
また、リフレッシュ動作と並行して、走査回路205はパ
ルスφh1〜φhnを出力し、トランジスタQ1〜Qnを順次ON
状態にする。これによって、コンデンサC1〜Cnに蓄積さ
れていた各信号が出力ライン204に順次取り出され、ア
ンプ206を通して出力信号Voutとして外部へ出力され
る。Further, in parallel with the refresh operation, the scanning circuit 205 outputs pulses φh 1 to φhn and sequentially turns on the transistors Q 1 to Qn.
Put in a state. As a result, the signals stored in the capacitors C 1 to Cn are sequentially taken out to the output line 204 and output to the outside as the output signal Vout through the amplifier 206.
その際、各信号が出力されるごとに、パルスφh1〜φhn
に各々重なるタイミングでパルスφr2を印加する。この
タイミングでトランジスタQrhがONとなり、出力ライン2
04の残留キャリアが除去されると共に、コンデンサC1〜
Cnの残留キャリアが各々トランジスタQ1〜Qnを通して順
次除去される。At that time, each time each signal is output, pulses φh1 to φhn
A pulse φr 2 is applied at the timing of overlapping with each other. At this timing, the transistor QRh turns ON and the output line 2
04 residual carrier is removed and capacitor C 1 ~
The residual carriers of Cn are sequentially removed through the transistors Q 1 to Qn.
こうして全セルS1〜Snの読出し信号を出力すると、次の
読出し動作が開始され、以下同様に上記動作が繰返され
る。Thus the outputs of the read signals of all the cells S 1 to Sn, the next read operation is started, the same way the operation is repeated.
このような本実施例を用いた撮像装置は、PN接合207を
設けることによって、不要なキャリア等の隣接画素への
流出を防止することができる。したがって、スミアを抑
制し、高画質を得ることができる。By providing the PN junction 207, the image pickup apparatus using this embodiment can prevent unnecessary carriers from flowing out to the adjacent pixels. Therefore, smear can be suppressed and high image quality can be obtained.
なお、上記ラインセンサだけでなく、エリアセンサであ
っても同様に本発明を適用できる。The present invention can be applied to not only the above line sensor but also an area sensor.
[発明の効果] 以上詳細に説明したように、本発明による光電変換装置
は、導電型の異なる第2の主電極領域と第3の半導体領
域を蓄積領域の深さ方向に設け、第2の主電極領域と第
3の半導体領域との間に逆バイアス電圧を印加するよう
に構成し、且つ第2の主電極領域よりも濃度の高い第4
の領域を第2の主電極領域中の蓄積領域の周辺に設けて
いるので、前記第2の主電極領域と前記第3の半導体領
域との接合部以下の深い部分で発生したキャリアまたは
蓄積領域からあふれたキャリアを前記第3の半導体領域
へ除去することができ、隣接領域への電荷の流出を防止
できる。[Effects of the Invention] As described in detail above, in the photoelectric conversion device according to the present invention, the second main electrode region and the third semiconductor region having different conductivity types are provided in the depth direction of the storage region, and the second main electrode region and the third semiconductor region are provided. A fourth bias electrode configured to apply a reverse bias voltage between the main electrode region and the third semiconductor region and having a higher concentration than the second main electrode region.
Region is provided around the storage region in the second main electrode region, carrier or storage region generated in a deep portion below the junction between the second main electrode region and the third semiconductor region is formed. Carriers overflowing from the can be removed to the third semiconductor region, and the outflow of charges to the adjacent region can be prevented.
その結果、従来の問題点であったスミアを大幅に低減す
ることができ、画質の向上を達成できる。As a result, smear, which has been a problem in the past, can be significantly reduced, and image quality can be improved.
第1図は、本発明による光電変換装置の第1実施例の構
成を示す概略的断面図、 第2図は、本発明の第2実施例の構成を示す概略的断面
図、 第3図は、上記実施例を用いたラインセンサの回路図、 第4図は、上記ラインセンサの動作を説明するためのタ
イミングチャート、 第5図(A)は、従来の光電変換装置の概略的断面図、
第5図(B)は、その一つの光電変換セルの等価回路図
である。 101……p基板 102……n+埋込層 104……電極 2……n-領域 3……pベース領域 4……n+素子分離領域 5……n+エミッタ領域 6……エミッタ電極 7……キャパシタ電極 9……酸化膜 10……入射光FIG. 1 is a schematic sectional view showing the constitution of a first embodiment of the photoelectric conversion device according to the present invention, FIG. 2 is a schematic sectional view showing the constitution of the second embodiment of the present invention, and FIG. , A circuit diagram of a line sensor using the above embodiment, FIG. 4 is a timing chart for explaining the operation of the line sensor, FIG. 5 (A) is a schematic sectional view of a conventional photoelectric conversion device,
FIG. 5B is an equivalent circuit diagram of the one photoelectric conversion cell. 101 …… p substrate 102 …… n + buried layer 104 …… electrode 2 …… n - region 3 …… p base region 4 …… n + element isolation region 5 …… n + emitter region 6 …… emitter electrode 7 ...... Capacitor electrode 9 ...... Oxide film 10 ...... Incoming light
Claims (1)
第1導電型半導体の蓄積領域(3)と、 該第1導電型と反対導電型の第2導電型の第1の主電極
領域(5)と、 前記蓄積領域の深さ方向に設けられ、前記蓄積領域に接
合した第2導電型の第2の主電極領域(2)と、 前記第2の主電極領域の深さ方向に設けられ、前記第2
の主電極領域に接合した第1導電型の第3の半導体領域
(101)と、 前記第2の主電極領域と前記第3の半導体領域との間に
逆バイアス電圧(+Vcc、−Vc)を印加するバイアス手
段と、 前記第2の主電極領域中の前記蓄積領域の周辺に設けら
れ、前記第2の主電極領域よりも濃度の高い第4の領域
(4)と、 を設けたことを特徴とする光電変換装置。1. An accumulation region (3) of a first conductivity type semiconductor for accumulating carriers generated by photoexcitation, and a second conductivity type first main electrode region (5) of a conductivity type opposite to the first conductivity type. A second main electrode region (2) of the second conductivity type provided in the depth direction of the storage region and joined to the storage region; and provided in the depth direction of the second main electrode region, The second
A reverse bias voltage (+ Vcc, -Vc) is applied between the third semiconductor region (101) of the first conductivity type joined to the main electrode region and the second main electrode region and the third semiconductor region. Biasing means for applying, and a fourth region (4) provided around the accumulation region in the second main electrode region and having a concentration higher than that of the second main electrode region, A characteristic photoelectric conversion device.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077951A JPH0724301B2 (en) | 1987-03-31 | 1987-03-31 | Photoelectric conversion device |
| US07/143,186 US4879470A (en) | 1987-01-16 | 1988-01-13 | Photoelectric converting apparatus having carrier eliminating means |
| EP88300346A EP0275217B1 (en) | 1987-01-16 | 1988-01-15 | Photoelectric converting apparatus |
| DE3856221T DE3856221T2 (en) | 1987-01-16 | 1988-01-15 | Photovoltaic converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP62077951A JPH0724301B2 (en) | 1987-03-31 | 1987-03-31 | Photoelectric conversion device |
Publications (2)
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Family
ID=13648325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077951A Expired - Fee Related JPH0724301B2 (en) | 1987-01-16 | 1987-03-31 | Photoelectric conversion device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724301B2 (en) |
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-
1987
- 1987-03-31 JP JP62077951A patent/JPH0724301B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPS63244771A (en) | 1988-10-12 |
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