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JPH07245300A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JPH07245300A
JPH07245300A JP3271294A JP3271294A JPH07245300A JP H07245300 A JPH07245300 A JP H07245300A JP 3271294 A JP3271294 A JP 3271294A JP 3271294 A JP3271294 A JP 3271294A JP H07245300 A JPH07245300 A JP H07245300A
Authority
JP
Japan
Prior art keywords
film
manufacturing
semiconductor device
contact hole
glue layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3271294A
Other languages
Japanese (ja)
Inventor
Toshio Taniguchi
敏雄 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3271294A priority Critical patent/JPH07245300A/en
Publication of JPH07245300A publication Critical patent/JPH07245300A/en
Pending legal-status Critical Current

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  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

(57)【要約】 【目的】 0.5 μm以下のコンタクトホールのカバレー
ジに関し,B−W膜のカバレッジを,グルーレイヤの選
択,ホール形状,Wの成長条件から改善する。 【構成】 コンタクトホールが形成された絶縁膜 2が表
面に被着された半導体基板 1上に,チタン膜 3と窒化チ
タン膜(グルーレイヤ) 4とタングステン膜 8を順に成
膜する工程を有し,該窒化チタン膜の成膜温度を400
℃以上とする, 該窒化チタン膜の成膜電力を10W/c
2 以上とする, 成膜時の窒素流量比を60%以上とす
る。また,窒化チタンをRTA でチタンを窒化して形成す
る。また, グルーレイヤとしてのタングステン膜4Gの成
膜温度を400℃以上とする, 成膜時におけるガス圧力
を7mTorr以上とする, 成膜電力を2〜4W/cm
2 以上とする。
(57) [Summary] [Objective] For the coverage of contact holes of 0.5 μm or less, improve the coverage of the BW film from the selection of the glue layer, the hole shape, and the W growth conditions. [Structure] The method has a step of sequentially forming a titanium film 3, a titanium nitride film (glue layer) 4, and a tungsten film 8 on a semiconductor substrate 1 having an insulating film 2 with a contact hole formed on its surface. , The titanium nitride film forming temperature is 400
℃ or more, the deposition power of the titanium nitride film is 10 W / c
m 2 or more, and the nitrogen flow rate ratio during film formation is 60% or more. In addition, titanium nitride is formed by nitriding titanium with RTA. Further, the deposition temperature of the tungsten film 4G as the glue layer is 400 ° C. or higher, the gas pressure during the deposition is 7 mTorr or higher, and the deposition power is 2 to 4 W / cm.
2 or more

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は,0.5μm以下のコン
タクトホールを有する半導体装置のブランケット−タン
グステン(B−W)配線膜を形成する場合の製造方法及
び1.0μm以下のコンタクトホールもしくはビア(V
IA)ホールを有する半導体装置のB−W膜のエッチバ
ックによるタングステン−プラグ(W−PLUG)を形
成する場合の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing method for forming a blanket-tungsten (BW) wiring film of a semiconductor device having a contact hole of 0.5 .mu.m or less, and a contact hole or via of 1.0 .mu.m or less. (V
(IA) A manufacturing method for forming a tungsten-plug (W-PLUG) by etching back a B-W film of a semiconductor device having a hole.

【0002】[0002]

【従来の技術】従来の半導体装置においては,配線材料
としてアルミニウム(Al)及びその合金を用いてきた
ため,バリアメタルに要求される条件は,Alとの相互
反応が遅く,バリア性の向上のため酸素(O2 )スタッ
フィング(充填)が容易にできる膜が要求されてきた。
2 スタッフィングの起こり易い膜としては,グレイン
が小さく,密度が低く,O2 濃度が高く,比抵抗が高
く,主配向が(111)である膜が要求されてきた。
2. Description of the Related Art In a conventional semiconductor device, aluminum (Al) and its alloy have been used as a wiring material. Therefore, the conditions required for a barrier metal are that a mutual reaction with Al is slow and a barrier property is improved. There has been a demand for a film that can be easily oxygen (O 2 ) stuffed.
As a film in which O 2 stuffing is likely to occur, a film having a small grain, a low density, a high O 2 concentration, a high specific resistance, and a main orientation of (111) has been required.

【0003】図22(A) 〜(C) は従来技術の説明図であ
る。図22(A) は基本構造を示し,1はシリコン(S
i)基板,2は層間絶縁膜,3はチタン(Ti)膜,4
は窒化チタン(TiN)膜,5はAl配線,6はO原子
である。
22 (A) to 22 (C) are explanatory views of the prior art. FIG. 22 (A) shows the basic structure, 1 is silicon (S
i) substrate, 2 is an interlayer insulating film, 3 is a titanium (Ti) film, 4
Is a titanium nitride (TiN) film, 5 is an Al wiring, and 6 is an O atom.

【0004】図22(B) はTiN膜4の拡大図で,Ti
N膜4が高抵抗で,グレインが小さく,低密度で,(1
11)配向の場合はO2 スタッフィングが容易で,Al
に対するバリア性が良好である。
FIG. 22B is an enlarged view of the TiN film 4.
N film 4 has high resistance, small grains, low density, (1
11) In the case of orientation, O 2 stuffing is easy and Al
The barrier property against is excellent.

【0005】図22(C) はTiN膜4のバリア性が悪い
場合は,Al/TiNが相互拡散し,Si基板にAlス
パイク7を生ずる。ところが,0.5μm以下にコンタ
クトホールが微細化されるとともに,B−W膜による配
線(図23)や,もしくは,1.0μm以下にコンタク
トホールあるいはビアホールにおいてB−W膜のエッチ
バックによって形成するW−プラグの技術(図24)が
必要となってきた。
In FIG. 22C, when the barrier property of the TiN film 4 is poor, Al / TiN interdiffuses to generate an Al spike 7 on the Si substrate. However, the contact hole is made finer to 0.5 μm or less, and wiring is formed by the BW film (FIG. 23), or is formed by etching back the BW film in the contact hole or the via hole to 1.0 μm or less. W-plug technology (FIG. 24) has become necessary.

【0006】図23はB−W膜による配線の説明図で,
8はB−W膜である。図24(A),(B) はW−プラグの技
術の説明図で,(A) は下地がWの場合,(B)は下地がA
lの場合の例をしめし,符号8PはW−プラグである。
FIG. 23 is an explanatory view of wiring by a BW film.
8 is a B-W film. 24 (A) and 24 (B) are explanatory views of the W-plug technology. In FIG. 24 (A), when the base is W, in (B), the base is A.
An example of the case of 1 is shown, and the reference numeral 8P is a W-plug.

【0007】[0007]

【発明が解決しようとする課題】ところが,B−W配線
やW−プラグの技術に,従来Al配線で用いてきたバリ
ヤメタルをそのままの成膜法で用いると,W成長時に核
形成が行い難い(図25),あるいは,六フッ化タング
ステン(WF6 )による浸食が発生し,接合リークやコ
ンタクト抵抗の上昇が発生してしまうことがわかってき
た(図26)。
However, when the barrier metal, which has been conventionally used for Al wiring, is used in the B-W wiring or W-plug technology by the same film forming method, it is difficult to form nuclei during W growth ( It has been found that erosion due to tungsten hexafluoride (WF 6 ) occurs, causing junction leakage and increase in contact resistance (FIG. 26).

【0008】図25(A),(B) はB−W膜の成長時の核形
成の説明図である。図25(A) は表面にO2 スタッフィ
ングされたTiN膜にWF6 が飛来してW核が形成する
状態を示し, 図25(B) はO2 スタッフィングされやす
いTiN膜(1) とO2 スタッフィングされやすいTiN
膜(2) をパラメータとして,成長時間に対する成長膜厚
の関係を示す。図よりO2 スタッフィングされると成長
速度が落ちることがわかる。
FIGS. 25A and 25B are explanatory views of nucleation during growth of the BW film. FIG. 25 (A) shows a state in which WF 6 flies to the TiN film O 2 stuffed on the surface and W nuclei are formed, and FIG. 25 (B) shows the TiN film (1) and O 2 stuffed easily by O 2 stuffing. TiN easily stuffed
Using the film (2) as a parameter, the relationship between the growth time and the growth film thickness is shown. It can be seen from the figure that the growth rate decreases when O 2 stuffing is performed.

【0009】図26はB−W膜の成長時における,Si
基板へのWF6 の浸食の説明図である。模式図のよう
に,TiN膜の粒界からWF6 がSi基板を浸食し,コ
ンタクト抵抗を上昇させ,あるいは基板内に形成されて
いる接合のリークを発生させるようになる。
FIG. 26 shows Si during the growth of the BW film.
It is an explanatory view of erosion of WF 6 to a substrate. As shown in the schematic diagram, WF 6 erodes the Si substrate from the grain boundary of the TiN film, increases the contact resistance, or causes leakage of the junction formed in the substrate.

【0010】また,TiN/Tiの成膜を通常のスパッ
タ装置で行うと,TiNの下のTiが露出すると,Ti
がWF6 に曝されることでエッチングされ,TiN膜や
W薄膜が剥がれるといった問題も生じている(図2
7)。
Further, when the TiN / Ti film is formed by a normal sputtering apparatus, if Ti under TiN is exposed, Ti
Is exposed to WF 6 and is etched, and the TiN film and W thin film are peeled off (Fig. 2).
7).

【0011】図27(A) 〜(C) はTi膜が露出してWF
6 に曝されることによる問題点の説明図である。図27
(A) はSi基板(ウエハ)1をTiN成膜時にウエハの
端をクランプリング9で押さえるが,装置の公差による
センタずれにより,図27(B) に示される拡大図のよう
にTiN膜下のTi膜が露出し,直接WF6 に曝され,
図27(C) のようにTi膜が浸食されて,TiN膜やそ
の上に被着されたW膜の剥離を引き起こす。
27 (A) to 27 (C) show that the Ti film is exposed and the WF
It is explanatory drawing of the problem by being exposed to 6 . FIG. 27
(A) holds the edge of the Si substrate (wafer) 1 with the clamp ring 9 during the TiN film formation, but due to the center deviation due to the tolerance of the equipment, the TiN film under Exposed Ti film, exposed directly to WF 6 ,
As shown in FIG. 27 (C), the Ti film is eroded, and the TiN film and the W film deposited on the TiN film are peeled off.

【0012】グルーレイヤ(接着層)としては,TiN
以外にWも考えられる。また,そのWに要求される要件
はTiNと同様であることがわかっている(図28)。
図28(A),(B) はグルーレイヤがW膜の場合の説明図で
ある。
As the glue layer (adhesion layer), TiN is used.
Besides, W can be considered. Further, it is known that the requirement required for W is similar to that of TiN (FIG. 28).
FIGS. 28A and 28B are explanatory views when the glue layer is a W film.

【0013】図28(A) はW膜がグレインサイズが小さ
く,低密度で,高抵抗の場合を示し,この場合はWF6
の浸食が問題となる。図28(B) はグレインサイズが大
きく,高密度で,低抵抗の場合を示し,この場合はW核
の形成が容易で,WF6 の浸食を抑制できる。
FIG. 28 (A) shows the case where the W film has a small grain size, low density and high resistance. In this case, WF 6
Erosion becomes a problem. FIG. 28B shows the case where the grain size is large, the density is high, and the resistance is low. In this case, W nuclei are easily formed and WF 6 erosion can be suppressed.

【0014】ところが,グルーレイヤとしてWを選択し
た場合には,W配線形成工程,エッチバック工程等のW
のエッチング工程において,Wと下地絶縁膜(酸化膜
系)や,Si基板との選択比が取れないといった問題が
生じた(図29)。
However, when W is selected as the glue layer, W in the W wiring forming step, etch back step, etc.
In the etching step, there was a problem that the selection ratio between W and the underlying insulating film (oxide film type) or the Si substrate could not be obtained (FIG. 29).

【0015】図29(A),(B) はグルーレイヤがW膜のと
きのパターニング時の問題点を説明する図である。図2
9(A) において,Si基板1上に成膜された絶縁膜〔硼
素を含むりん珪酸ガラス(BPSG)膜〕2の段差を覆
って,グルーレイヤW膜4GとB−W配線8を成膜し,
その上にパターニングされたフォトレジスト膜10を形
成する。
FIGS. 29 (A) and 29 (B) are views for explaining problems in patterning when the glue layer is a W film. Figure 2
9 (A), the glue layer W film 4G and the B-W wiring 8 are formed so as to cover the steps of the insulating film [phosphorus silicate glass (BPSG) film containing boron] 2 formed on the Si substrate 1. Then
A patterned photoresist film 10 is formed thereon.

【0016】図29(B) において,NF3 を用いた低温
エッチングによりグルーレイヤW膜4GとB−W配線9
をパターニングすると,段下のSi基板がエッチングさ
れてしまう。
In FIG. 29B, the glue layer W film 4G and the B-W wiring 9 are formed by low temperature etching using NF 3.
If patterned, the Si substrate below the step will be etched.

【0017】この場合のエッチングの選択比はBPSG
/W〜1,Si/W〜3である。更に,0.4μm以下
のコンタクトホールを有する半導体装置においては,従
来例の延長では,B−W膜といえどもコンタクトホール
のステップカバレッジが十分とは言えないことが実験的
に明らかとなった。そこで何らかの改善が必要となる
(図30)。
In this case, the etching selection ratio is BPSG.
/ W to 1 and Si / W to 3. Further, in a semiconductor device having a contact hole of 0.4 μm or less, it has been experimentally clarified that the extension of the conventional example does not provide sufficient step coverage of the contact hole even with the BW film. Therefore, some improvement is needed (Fig. 30).

【0018】図30(A),(B) は0.4μm以下のコンタ
クトホールにおけるB−W配線の問題点の説明図であ
る。図30(A) は0.5μm以上のコンタクトホールの
場合,図30(B) は0.4μm以下のコンタクトホール
の場合で,ステップカバレッジが悪くB−W膜はコンタ
クトホールを埋め込むことができなくなった状態を示
す。
FIGS. 30 (A) and 30 (B) are explanatory views of problems of the BW wiring in the contact hole of 0.4 μm or less. FIG. 30 (A) shows a contact hole of 0.5 μm or more, and FIG. 30 (B) shows a contact hole of 0.4 μm or less. The step coverage is poor and the BW film cannot fill the contact hole. Shows the state.

【0019】本発明では,B−W膜のカバレッジを,グ
ルーレイヤの選択,ホール形状,Wの成長条件から改善
することを目的とする。
An object of the present invention is to improve the coverage of the BW film from the selection of the glue layer, the hole shape and the W growth conditions.

【0020】[0020]

【課題を解決するための手段】上記課題の解決は, 1)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,チタン膜(3)と窒化チ
タン膜(4)とタングステン膜(8) を順に成膜する工程を
有し,該窒化チタン膜(4)の成膜温度を400℃以上と
する半導体装置の製造方法,あるいは 2)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,チタン膜(3)と窒化チ
タン膜(4)とタングステン膜(8) を順に成膜する工程を
有し,該窒化チタン膜(4)の成膜電力を10W/cm2
以上とする半導体装置の製造方法,あるいは 3)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,チタン膜(3)と窒化チ
タン膜(4)とタングステン膜(8) を順に成膜する工程を
有し,該窒化チタン膜(4)の成膜時の窒素流量比を 6
0%以上とする半導体装置の製造方法,あるいは 4)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,チタン膜(3)と窒化チ
タン膜(4)とタングステン膜(8) を順に成膜する工程を
有し,該窒化チタン膜(4)をバイアススパッタ法により
成膜する半導体装置の製造方法,あるいは 5)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,チタン膜(3)と窒化チ
タン膜(4)とタングステン膜(8) を順に成膜する工程を
有し,該窒化チタン膜(4)をコリメーティッドスパッタ
法により成膜する半導体装置の製造方法,あるいは 6)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,チタン膜(3)と窒化チ
タン膜(4)とタングステン膜(8) を順に成膜する工程を
有し,該窒化チタン膜(4)を,ターゲットと被成長基板
間のギャップを100mm以上に広げたワイドギャップ
スパッタ法により成膜する半導体装置の製造方法,ある
いは 7)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,チタン膜(3)と窒化チ
タン膜(4)とタングステン膜(8) を順に成膜する工程を
有し,該窒化チタン膜(4)を気相成長(CVD) 法により成
膜する半導体装置の製造方法,あるいは 8)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し,該グルーレイヤ用タングステン膜(4G)の成膜温
度を400℃以上とする半導体装置の製造方法,あるい
は 9)コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し,該グルーレイヤ用タングステン膜(4G)の成膜時
におけるガス圧力を7mTorr以上とする半導体装置
の製造方法,あるいは, 10) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,グルーレイヤ用タング
ステン膜(4G)とタングステン膜(8) を順に成膜する工程
を有し,該グルーレイヤ用タングステン膜(4G)の成膜電
力を2〜4W/cm2 以上とする半導体装置の製造方
法, あるいは 11) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板 (1) 上に,グルーレイヤ用タングステン膜(4G)とタング
ステン膜(8) を順に成膜する工程を有し,該グルーレイ
ヤ用タングステン膜(4G)の成膜を請求項4乃至6記載の
方法で行う半導体装置の製造方法, あるいは 12) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜する工程を有し,タングス
テン膜(8) をパターニングし,次いで該半導体基板
(1) に対するよりエッチレートの大きい反応ガスを用い
て該グルーレイヤ(4)のパターニングを行う半導体装置
の製造方法, あるいは 13) 前記グルーレイヤ(4) は,下層がチタンで上層が窒
化チタンからなる積層膜である前記12) 記載の半導体装
置の製造方法, あるいは 14) 前記グルーレイヤ(4) は,半導体基板(1) 上で窒化
チタンがチタン膜を完全に覆った状態で前記タングステ
ン膜(8) を成膜する前記13) 記載の半導体装置の製造方
法, あるいは 15) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜し,該タングステン膜(8)
をエッチバックして該コンタクトホール内にタングステ
ン−プラグ(9P)を形成する工程を有し,前記 1) 〜14)
記載の方法を用いる半導体装置の製造方法, あるいは 16) コンタクトホールが形成された絶縁膜(2) が表面に
被着された半導体基板(1) 上に,グルーレイヤ(4) とタ
ングステン膜(8) を順に成膜する工程を有し,該グルー
レイヤ(4) がチタン膜(3)の表面を急速加熱法により窒
化してなる半導体装置の製造方法, あるいは 17) 前記チタン膜(3)をコリメーティッドスパッタ法で
成膜する前記16) 記載の半導体装置の製造方法, あるい
は 18) 前記チタン膜(3)を,ターゲットと被成長基板間の
ギャップを100mm以上に広げたワイドギャップスパ
ッタ法で成膜する前記16) 記載の半導体装置の製造方
法, あるいは 19) 前記 1) 乃至18) において,絶縁膜(2) にその積層
構造に少なくともりん珪酸ガラス膜を含む被膜を用い,
コンタクトホール形成前に該被膜に対して750〜85
0℃の熱処理を行う半導体装置の製造方法, あるいは 20) 前記 1) 乃至18) において,絶縁膜(2) にその積層
構造に少なくともりん珪酸ガラス膜を含む被膜を用い,
前記コンタクトホールの形成に等方性エッチング及び異
方性エッチングを用いる半導体装置の製造方法, あるい
は 21) 前記 1) 乃至20) において,前記タングステン膜
(8) を表面反応律速条件で成膜する半導体装置の製造方
法により達成される。
[Means for Solving the Problems] 1) A titanium film (3) and a nitride film are formed on a semiconductor substrate (1) on the surface of which an insulating film (2) having a contact hole is formed. A method for manufacturing a semiconductor device, which comprises a step of sequentially forming a titanium film (4) and a tungsten film (8), and a film forming temperature of the titanium nitride film (4) is 400 ° C. or higher, or 2) a contact hole is formed. It has a step of sequentially forming a titanium film (3), a titanium nitride film (4), and a tungsten film (8) on a semiconductor substrate (1) on the surface of which the formed insulating film (2) has been deposited. , The deposition power of the titanium nitride film (4) is 10 W / cm 2
The method for manufacturing a semiconductor device as described above, or 3) a titanium film (3) and a titanium nitride film (4) on a semiconductor substrate (1) on the surface of which an insulating film (2) having a contact hole is deposited. And a tungsten film (8) are sequentially formed, and the nitrogen flow rate ratio when the titanium nitride film (4) is formed is 6
0% or more of the semiconductor device manufacturing method, or 4) a titanium film (3) and a titanium nitride film (3) on a semiconductor substrate (1) on the surface of which an insulating film (2) having a contact hole is deposited. 4) and a tungsten film (8) are sequentially formed, and a method for manufacturing a semiconductor device in which the titanium nitride film (4) is formed by a bias sputtering method, or 5) an insulating film in which a contact hole is formed The method includes a step of sequentially forming a titanium film (3), a titanium nitride film (4), and a tungsten film (8) on a semiconductor substrate (1) having a surface (2) deposited thereon. A method for manufacturing a semiconductor device in which (4) is formed by a collimated sputtering method, or 6) a titanium film is formed on a semiconductor substrate (1) on the surface of which an insulating film (2) having a contact hole is deposited. (3), a titanium nitride film (4) and a tungsten film (8) are sequentially formed. , A method of manufacturing a semiconductor device in which the titanium nitride film (4) is formed by a wide gap sputtering method in which the gap between the target and the substrate to be grown is expanded to 100 mm or more, or 7) an insulating film (where a contact hole is formed ( 2) has a step of sequentially forming a titanium film (3), a titanium nitride film (4), and a tungsten film (8) on a semiconductor substrate (1) having a surface coated with the titanium nitride film ( 4) A method of manufacturing a semiconductor device in which 4) is formed by a vapor deposition (CVD) method, or 8) A glue is formed on a semiconductor substrate (1) on the surface of which an insulating film (2) having a contact hole is deposited. 9. A method for manufacturing a semiconductor device, which comprises a step of sequentially forming a layer tungsten film (4G) and a tungsten film (8), and a film forming temperature of the glue layer tungsten film (4G) is 400 ° C. or higher. ) Insulating film with contact holes (2) There is a step of sequentially forming a glue layer tungsten film (4G) and a tungsten film (8) on a semiconductor substrate (1) deposited on the surface, and forming the glue layer tungsten film (4G). A method for manufacturing a semiconductor device in which the gas pressure is 7 mTorr or more, or 10) a tungsten film for glue layer is formed on a semiconductor substrate (1) on the surface of which an insulating film (2) having a contact hole is deposited. (4G) and a tungsten film (8) are sequentially formed, and a method of manufacturing a semiconductor device, wherein the film forming power of the glue layer tungsten film (4G) is 2 to 4 W / cm 2 or more, or ) There is a step of sequentially forming a glue layer tungsten film (4G) and a tungsten film (8) on a semiconductor substrate (1) on the surface of which an insulating film (2) having a contact hole is formed. , Deposition of the glue layer tungsten film (4G) A method for manufacturing a semiconductor device, which is performed by the method according to claim 4 or 6, or 12) a glue layer (4) is formed on a semiconductor substrate (1) on the surface of which an insulating film (2) having contact holes is formed. And a tungsten film (8) are sequentially formed, the tungsten film (8) is patterned, and then the semiconductor substrate
(1) A method of manufacturing a semiconductor device in which the glue layer (4) is patterned using a reaction gas having a higher etching rate than that of (1), or 13) the glue layer (4) is made of titanium as the lower layer and titanium nitride as the upper layer. 12) The method for manufacturing a semiconductor device according to 12) above, or 14) the glue layer (4) is formed on the semiconductor substrate (1) with the titanium film completely covered with the titanium film. 8) The method for manufacturing a semiconductor device as described in 13) above, or 15) a glue layer (4) is formed on a semiconductor substrate (1) on the surface of which an insulating film (2) having contact holes is formed. ) And a tungsten film (8) are formed in order, and the tungsten film (8)
Etching back to form a tungsten-plug (9P) in the contact hole, 1) to 14) above
16) A method for manufacturing a semiconductor device using the described method, or 16) A glue layer (4) and a tungsten film (8) are formed on a semiconductor substrate (1) on the surface of which an insulating film (2) having contact holes is formed. ) Are sequentially formed and the glue layer (4) nitrides the surface of the titanium film (3) by a rapid heating method, or 17) the titanium film (3) is formed. The method for manufacturing a semiconductor device according to 16) above, wherein the film is formed by a collimated sputtering method, or 18) the titanium film (3) is formed by a wide gap sputtering method in which the gap between the target and the substrate to be grown is expanded to 100 mm or more. In the method of manufacturing a semiconductor device according to 16) described above, or 19) in the above 1) to 18), a film containing at least a phosphosilicate glass film in its laminated structure is used for the insulating film (2),
750-85 for the coating before contact hole formation
20) In the method for manufacturing a semiconductor device in which heat treatment is performed at 0 ° C., or 20) in the above 1) to 18), a film containing at least a phosphosilicate glass film in its laminated structure is used as the insulating film (2),
21. A method for manufacturing a semiconductor device using isotropic etching and anisotropic etching for forming the contact hole, or 21) in the above 1) to 20),
This is accomplished by a method for manufacturing a semiconductor device, in which (8) is deposited under the surface reaction rate-determining condition.

【0021】[0021]

【作用】本発明は,B−Wのグルーレイヤに要求される
要件が,核形成の容易さとWF6 の浸食に対する耐性で
あることから,以下のようであることを考慮し,その解
決法に主眼を置いた。
The present invention considers the following as the requirements for the glue layer of B-W are the ease of nucleation and the resistance to erosion of WF 6 , and the solution thereof is given below. I focused on it.

【0022】図1(A) 〜(D) は本発明の特徴例の説明図
である。図1(A) は核形成の行い易い膜の説明図であ
る。本発明者の実験結果より,Wの核形成が容易である
グルーレイヤの条件は次の通りであることがわかった。
FIGS. 1 (A) to 1 (D) are explanatory views of characteristic examples of the present invention. FIG. 1 (A) is an illustration of a film that facilitates nucleation. From the experimental results of the present inventor, it was found that the conditions of the glue layer where the nucleation of W is easy are as follows.

【0023】1)グレインが大きい 2)密度が高い 3)低O2 濃度 4)低比抵抗 5)(200)配向が強い(TiNの場合) また, グレインサイズが大きいことから,WF6 の浸入
も抑制できる。
1) Large grains 2) High density 3) Low O 2 concentration 4) Low specific resistance 5) (200) Strong orientation (in the case of TiN) Also, since the grain size is large, the infiltration of WF 6 Can also be suppressed.

【0024】本発明はこのような条件が満たされるよう
にグルーレイヤの成膜状件や成膜装置の条件について改
善する。また,W配線エッチング時,W−プラグ形成の
エッチバック時における,下地絶縁膜やSi基板との選
択比をとる方法としては,グルーレイヤとして,そのエ
ッチング時に下地との選択比がとれる膜を選択する(図
1(B) 〜(D) )。
The present invention improves the film forming conditions of the glue layer and the conditions of the film forming apparatus so that such conditions are satisfied. Further, as a method of obtaining the selection ratio with the underlying insulating film or the Si substrate at the time of etching the W wiring and at the time of etching back the W-plug formation, as the glue layer, a film having a selective ratio with the underlying layer at the time of etching is selected. (Figs. 1 (B)-(D)).

【0025】図1(B) 〜(D) は本発明によるB−W配線
のパターニングの説明図である。図1(B) はB−W配線
におけるグルーレイヤとしてTiN/Ti膜を用いて,
Siとグルーレイヤとのエッチングの選択比をとれるよ
うにした。図1(C) において,NF3 を用いた低温エッ
チングによりB−W膜8をエッチングし,次いで図1
(D) において,Cl2 を用いた室温エッチングによりグ
ルーレイヤのTiN/Ti膜をエッチングする。
FIGS. 1 (B) to 1 (D) are explanatory views of the patterning of the BW wiring according to the present invention. FIG. 1B shows a TiN / Ti film used as a glue layer in the BW wiring.
The etching selection ratio between Si and the glue layer can be obtained. In FIG. 1 (C), the B-W film 8 is etched by low temperature etching using NF 3 , and then FIG.
In (D), the TiN / Ti film of the glue layer is etched by room temperature etching using Cl 2 .

【0026】図2はTi膜がWFに侵されないような成
膜方法の説明図である。TiN/Tiのグルーレイヤを
用いる場合の剥がれ問題の解決には,図示のようにTi
がW成長時に露出しないようにすることが重要である。
FIG. 2 is an explanatory diagram of a film forming method in which the Ti film is not affected by WF. In order to solve the peeling problem when using a TiN / Ti glue layer, as shown in the figure, Ti
Is not exposed during W growth.

【0027】更に,0.4μm以下のステップカバレッ
ジの改善点は,通常の成膜によるグルーレイヤのTiN
/Tiのオーバーハング状のステップカバレッジにある
ことを確認し,そのグルーレイヤのカバレッジを改善す
ることに注目したもの,コンタクトホール形状を垂直か
ら(異方性エッチの場合)から,ワイングラス形状(等
方性+異方性エッチの場合)とすることで(図3),コ
ンタクトホール形状から改善するもの,また,B−W膜
成長条件を表面反応律速条件とすることで,B−W膜そ
のもののカバレッジを改善するもの(図4),およびそ
の複合である。
Further, the improvement of the step coverage of 0.4 μm or less is that the TiN of the glue layer formed by ordinary film formation is used.
/ Ti overhang-shaped step coverage was confirmed, and attention was focused on improving the coverage of the glue layer. From the vertical contact hole shape (in the case of anisotropic etching) to the wine glass shape ( (For isotropic + anisotropic etching) (Fig. 3), the contact hole shape is improved, and the BW film growth condition is the surface reaction rate-determining condition. The one that improves the coverage of itself (Fig. 4), and its combination.

【0028】本発明では,0.5μm以下のコンタクト
ホールにおけるB−W膜の成長時の核形成を安定化し,
WF6 の浸食を妨げるために,グルーレイヤの膜質とし
て,TiN/Ti構造の場合には,以下のことが要求さ
れる。
In the present invention, the nucleation during growth of the BW film in the contact hole of 0.5 μm or less is stabilized,
In order to prevent erosion of WF 6 , the following is required as the film quality of the glue layer in the case of TiN / Ti structure.

【0029】1)グレインが大きい 2)密度が高い 3)低O2 濃度 4)低比抵抗 5)(200)配向が強い(TiNの場合) 具体的な実現方法としては, a)成膜温度を400℃以上とする(図5) b)投入電力を上げる(図6) c)N2 流量比を上げる(図7) d)バイアススパッタを行う e)コリメーティッドスパッタを行う f)ワイドギャップスパッタを行う g)CVD法にて行う(上記のd)〜g)は次の表1を
参照) 等がある。
1) Large grain 2) High density 3) Low O 2 concentration 4) Low specific resistance 5) (200) Strong orientation (in the case of TiN) As a concrete realization method, a) film formation temperature Is 400 ° C. or higher (FIG. 5) b) Increases input power (FIG. 6) c) Increases N 2 flow rate ratio (FIG. 7) d) Performs bias sputtering e) Performs collimated sputtering f) Wide gap Sputtering is carried out. G) CVD method is used (see d) to g) above).

【0030】[0030]

【表1】 比抵抗 主配向 通常スパッタ − (111) バイアススパッタ 低 (200) コリメータ使用 低 (200) ワイドギャップにする 低 (200) CVD 成膜法に依存 (200) 表1において比抵抗は通常のスパッタに対しての比較で
ある。
[Table 1] Resistivity Main Alignment Normal Sputtering- (111) Bias Sputtering Low (200) Collimator used Low (200) Wide gap low (200) Depends on CVD method (200) Is a comparison with respect to the spatter.

【0031】また,スパッタW膜をグルーレイヤとして
用いる場合には, a)成膜温度を400℃以上とする(図8) b)成膜圧力を高圧力とする(図9) c)投入電力をある一定範囲とする(図10) この他,TiN/Tiの場合の前記d)〜f)の方法を
用いることで実現できる。
When the sputtered W film is used as a glue layer, a) film forming temperature is 400 ° C. or higher (FIG. 8) b) film forming pressure is high pressure (FIG. 9) c) input power Can be achieved by using the above methods d) to f) in the case of TiN / Ti.

【0032】また,配線形成膜やプラグ形成膜であるW
と異なり,かつ下地絶縁膜やSi基板とエッチング選択
比のとれるTiNをグルーレイヤとすることで,良好な
配線形成やプラグ形成が可能となる(図1)。
Further, the wiring forming film and the plug forming film W
Different from the above, and by using TiN as the glue layer, which has an etching selection ratio with the underlying insulating film or the Si substrate, excellent wiring formation and plug formation can be performed (FIG. 1).

【0033】TiN/Ti構造において,TiNのクラ
ンプリングの開孔径を,Tiのクランプリングの開孔径
より大きくすることで,W成長時のTiの露出を防ぎ,
TiNやWの剥がれを抑止できる(図2) 更に,0.4μm以下におけるB−W膜のカバレッジの
改善の為には,グルーレイヤのカバレッジを改善するた
めに,グルーレイヤのカバレッジ改善(オーバーハング
の解消)に注目したものとして, a)コリメーティッドスパッタによる成膜を行う(図1
1,12) b)ワイドギャップスパッタを行う(図13) c)CVD法を用いる d)グルーレイヤーとしてTiを用い,RTA(Rap
id Therm−al Annealing)により
窒化する(図14) e)コリメーションスパッタによるTiをRTAで窒化
する(図11,14) f)ワイドギャップTiを窒化する(図11,,13,
14) 図11(A),(B) はカバレージの説明図で,(B) は通常の
スパッタ,(A) はコリメーティッドスパッタによる成膜
を示し,成膜後のオーバハングが小さくなっている。
In the TiN / Ti structure, the hole diameter of the TiN clamp ring is made larger than the hole diameter of the Ti clamp ring to prevent exposure of Ti during W growth.
It is possible to prevent peeling of TiN and W (FIG. 2). Further, in order to improve the coverage of the BW film at 0.4 μm or less, in order to improve the coverage of the glue layer, the coverage of the glue layer is improved (overhang). Of the above), a) film formation by collimated sputtering is performed (Fig. 1).
1, 12) b) Wide gap sputtering is performed (FIG. 13) c) CVD method is used. D) Ti is used as a glue layer and RTA (Rap) is used.
nitriding by id Therm-al Annealing (FIG. 14) e) nitriding Ti by collimation sputtering by RTA (FIGS. 11 and 14) f) nitriding wide gap Ti (FIGS. 11, 13 and 13).
14) FIGS. 11 (A) and 11 (B) are explanatory views of coverage, (B) shows film formation by normal sputtering, and (A) shows film formation by collimated sputtering, and the overhang after film formation is small. .

【0034】図12(A),(B) はコリメーティッドスパッ
タ装置の平面図とコリメータの平面図である。図13は
ワイドギャップスパッタ装置の平面図で,ターゲットと
ウエハ間の距離は通常の40〜70mmに対し,100
〜700mmにする。
12A and 12B are a plan view of the collimated sputtering apparatus and a plan view of the collimator. FIG. 13 is a plan view of the wide-gap sputtering apparatus. The distance between the target and the wafer is 100 to 100 mm compared to the normal 40 to 70 mm.
To 700 mm.

【0035】図14(A) 〜(C) はRTAによる窒化を用
いたグルーレイヤの形成の説明図で,(A) はコンタクト
ホールを覆ってTiNをスバッタしたときの断面図で,
オーバハングがおおきい。これに対して(B),(C) に示さ
れるようにTi膜3をスパッタするときはオーバハング
は小さく,その状態でRTAによる窒化を行う。
14 (A) to 14 (C) are explanatory views of the formation of a glue layer using nitriding by RTA, and FIG. 14 (A) is a cross-sectional view when TiN is covered by covering the contact hole.
Overhang is large. On the other hand, when the Ti film 3 is sputtered as shown in (B) and (C), the overhang is small, and nitriding by RTA is performed in that state.

【0036】また,コンタクトホール形状の改善の改善
のためには, a)コンタクトホール開孔後の熱処理によりホール上部
をラウンドをつける(図15) b)コンタクトホール形状を等方性+異方性エッチング
による形状とする(図3) また,B−W膜そのもののカバレッジ改善を行うために
は,B−W膜の成長条件を反応律速条件とする方法(図
4)等がある。
In order to improve the contact hole shape, a) a heat treatment is performed after the contact hole is opened so that the upper part of the hole is rounded (FIG. 15). B) The contact hole shape is isotropic + anisotropic. In order to improve the coverage of the B-W film itself, there is a method of setting the growth condition of the B-W film as a reaction rate-determining condition (Fig. 4).

【0037】これらの方法を組合せ用いることで,0.
5μmルール世代のLSIと同様の配線カバレッジを実
現する。図15はコンタクトホールの熱処理による肩の
丸めを説明する図で,(A),(B)は熱処理なしの場合,
(C),(D) は熱処理ありの場合でオーバハングは小さい。
By using these methods in combination, 0.
A wiring coverage similar to that of a 5 μm rule generation LSI is realized. FIG. 15 is a diagram for explaining the rounding of the shoulder due to heat treatment of the contact hole. (A) and (B) show the case without heat treatment,
(C) and (D) are with heat treatment and the overhang is small.

【0038】[0038]

【実施例】【Example】

(実施例1)(図16参照) 64MDRAMの第1層目配線を例に示す。コンタクト
ホールは,硼素を含むりん珪酸ガラス(BPSG)2A
/(ノンドープの珪酸ガラス(NSG)2Bの積層膜
(膜厚は〜300nm/300nm)に約0.4〜0.
5μm径で開孔される。コンタクトホール開孔後,補償
イオン注入(II)をn+ /p+ 領域にそれぞれのマス
ク工程を通して注入しレジストを剥離した後,活性化の
ためのアニールを約800℃の温度で行う。この補償I
Iの工程はなくても良いが,最後のアニール工程はコン
タクトホール上部のBPSG膜の肩を丸めるため,あっ
た方が望ましい。
(Embodiment 1) (Refer to FIG. 16) The first layer wiring of 64M DRAM will be described as an example. Contact holes are phosphorus silicate glass containing boron (BPSG) 2A
/ (Non-doped silicate glass (NSG) 2B laminated film
(Film thickness is ~ 300 nm / 300 nm) about 0.4-0.
A hole having a diameter of 5 μm is formed. After opening the contact holes, compensating ion implantation (II) is implanted into the n + / p + regions through the respective mask steps to remove the resist, and then annealing for activation is performed at a temperature of about 800 ° C. This compensation I
The step I is not necessary, but the last annealing step is preferable because it rounds the shoulder of the BPSG film above the contact hole.

【0039】次に,通常の方法でグルーレイヤであるT
iN(50nm)膜4/ Ti(20nm)膜3を成膜
する。この時,グルーレイヤTiN膜4の膜質としての
要件は, 1)グレインが大きい 2)密度が高い 3)低O2 濃度 4)低比抵抗 5)(200)配向が強い(TiNの場合) である。
Next, the glue layer T
An iN (50 nm) film 4 / Ti (20 nm) film 3 is formed. At this time, the requirements for the quality of the glue layer TiN film 4 are 1) large grains 2) high density 3) low O 2 concentration 4) low specific resistance 5) (200) strong orientation (in the case of TiN) is there.

【0040】それを,具体的に実施するため,TiNの
成膜条件を下記のようにすると, 成膜温度:500℃ 投入電力:10W/cm22 流量:80% 通常のスパッタにおいても上記 1)〜 5)を満足する膜
が形成できる。
In order to carry out this concretely, if the TiN film forming conditions are set as follows, film forming temperature: 500 ° C. input power: 10 W / cm 2 N 2 flow rate: 80% A film satisfying 1) to 5) can be formed.

【0041】また,更に, 1)〜 5)の効果を強調する
成膜法としては, a)バイアススパッタ 基板にDCもしくはRFによるバイアスを−100V〜
−600Vの範囲で投入する。
Further, as a film forming method for emphasizing the effects of 1) to 5), a) bias sputtering: a bias of DC or RF of −100 V to the substrate.
Apply in the range of -600V.

【0042】b)コリメーティッドスパッタ アスペクト1:1のコリメーターをターゲットとウェー
ハ間に挿入し,堆積を行う。
B) Collimated Sputtering A collimator with an aspect ratio of 1: 1 is inserted between the target and the wafer to carry out deposition.

【0043】c)ワイドギャップスパッタ ターゲットとウェーハとの間隔を100〜500mmの
範囲で成膜することで行う。
C) Wide Gap Sputtering It is carried out by forming a film with a distance between the target and the wafer in the range of 100 to 500 mm.

【0044】d)気相成長(CVD)法による成膜 四塩化チタン(TiCl4 )をソースガスとして用いる
CVD法により形成する。
D) Film Formation by Vapor Deposition (CVD) Method Titanium tetrachloride (TiCl 4 ) is used as a source gas by the CVD method.

【0045】このように成長したグルーレイヤ上に厚さ
350nmのCVD−W膜をブランケット成長する。 (実施例2)(図17参照) 次に,厚さ100nmのW膜をグルーレイヤとして用い
る場合について述べる。その要件は, 1)グレインが大きい 2)密度が高い 3)低O2 濃度 4)低比抵抗 である。
On the glue layer thus grown, a CVD-W film having a thickness of 350 nm is blanket grown. (Example 2) (see FIG. 17) Next, a case where a W film having a thickness of 100 nm is used as a glue layer will be described. The requirements are 1) large grains 2) high density 3) low O 2 concentration 4) low specific resistance.

【0046】それを,具体的に実施するため,Wの成膜
条件を下記のようにすると, 成膜温度:500℃ 放電圧力: 7mTorr 投入電力: 3W/cm2 通常のスパッタにおいても上記 1)〜 4)を満足する膜
が形成できる。
In order to carry it out concretely, the film forming conditions for W are as follows: Film forming temperature: 500 ° C. Discharge pressure: 7 mTorr Input power: 3 W / cm 2 Even in ordinary sputtering, the above 1) A film satisfying ~ 4) can be formed.

【0047】また,更に, 1)〜 4)の効果を強調する
成膜法として,TiNの成膜で述べたa)〜c)の方法
が適用できる。 (実施例3)(図1(B) 〜(D) 参照) W配線形成工程について述べる。実施例1において形成
されたW/TiN/Tiからなる積層膜をエッチングす
る場合,まず最初にWエッチをNF3 を用いた低温エッ
チング(−30〜−60℃)により行う。この際,本発
明によるTiNのような異種金属を用いず,グルーレイ
ヤとしてスパッタによるWを用いた場合には,NF3
より下地絶縁膜であるBPSGや,スクライブライン等
に露出したSi基板がエッチングされることになり,良
好なパターン形成ができないという不具合を生じる。こ
こでは,Wエッチ完了後に塩素(Cl2 )の室温による
TiN/Tiエッチを行うことで,下地絶縁膜,Si基
板との選択比を十分確保しながらパターン形成が可能と
なる。
Further, as a film forming method for emphasizing the effects of 1) to 4), the methods of a) to c) described in the TiN film forming can be applied. (Embodiment 3) (See FIGS. 1B to 1D) A W wiring forming process will be described. When etching the W / TiN / Ti laminated film formed in Example 1, first, W etching is performed by low temperature etching using NF 3 (−30 to −60 ° C.). At this time, when dissimilar metals such as TiN according to the present invention are not used and sputtered W is used as the glue layer, the BPSG that is the base insulating film and the Si substrate exposed to the scribe line are etched by NF 3. As a result, a problem that a good pattern cannot be formed occurs. Here, by performing TiN / Ti etching with chlorine (Cl 2 ) at room temperature after completion of W etching, it is possible to form a pattern while ensuring a sufficient selection ratio between the underlying insulating film and the Si substrate.

【0048】(実施例4)(図2参照) グルーレイヤの成膜方法としてTiN/Tiの積層膜を
用いる場合に,TiNの下のTiが露出していると,そ
のTiはW成長時のソースガスであるWF6 に曝され,
エッチングされてしまう。そこで,グルーレイヤ成膜装
置であるスパッタ装置のクランプリングを上層TiNが
必ずTiを覆うよう,クランプリングの内径をTiN膜
用の内径>Ti膜用のの内径とする必要がある。
(Embodiment 4) (See FIG. 2) When a TiN / Ti laminated film is used as a glue layer forming method, if Ti under TiN is exposed, the Ti is Exposed to the source gas WF 6 ,
It will be etched. Therefore, the inner diameter of the clamp ring of the sputtering apparatus, which is the glue layer film forming apparatus, must be set to the inner diameter for the TiN film> the inner diameter for the Ti film so that the upper layer TiN always covers Ti.

【0049】(実施例5)(図18) 本発明はB−W配線のみならず,W−プラグの場合にも
適用できる。その実施例を以下にのべる。
(Embodiment 5) (FIG. 18) The present invention can be applied not only to the B-W wiring but also to the W-plug. The example is given below.

【0050】0.35μmルールのCMOS LOGI
C LSIを例に示す。ビアホールは,スピンオングラ
ス(SOG)膜2C/NSG膜2Aの積層膜(膜厚は
0.9〜1.1μm)に1.0μm以下のビアホールが
開孔される。コンタクトホールを開孔後,グルーレイヤ
であるTiN膜4を約50nmの膜厚で形成する。この
時の成膜条件は実施例1と同様の要件を満足すれば良
い。更に,応用としては,コンタクトホールのW−プラ
グ形成の場合は,グルーレイヤをTiN/Tiとすれば
同様である。こうして形成したグルーレイヤにB−W膜
を成長し,エッチバックを行うことでW−プラグを形成
する。エッチバック時,グルーレイヤとしてTiN(ビ
アの場合),TiN/Ti(コンタクトの場合)を用い
た場合はTiN上でエッチバックをストップし,Wを用
いた場合はWまでエッチバックを行うことになる。
CMOS LOGI of 0.35 μm rule
A C LSI is shown as an example. The via hole is a via hole of 1.0 μm or less formed in a laminated film (film thickness 0.9 to 1.1 μm) of the spin-on-glass (SOG) film 2C / NSG film 2A. After opening the contact hole, a TiN film 4 as a glue layer is formed with a film thickness of about 50 nm. The film forming conditions at this time may satisfy the same requirements as in Example 1. Further, as an application, in the case of forming the W-plug of the contact hole, the same applies when the glue layer is TiN / Ti. A B-W film is grown on the glue layer thus formed and etched back to form a W-plug. At the time of etch back, if TiN (via) or TiN / Ti (contact) is used as the glue layer, the etch back is stopped on TiN, and if W is used, the etch back is performed up to W. Become.

【0051】(実施例6)(図19参照) 0.4μm以下のコンタクトホールにおいては,B−W
配線を用いても,グルーレイヤのオーバーハング形状の
ため,配線カバレッジが悪くなる。そこで,グルーレイ
ヤのステップカバレッジを,特にオーバーハングに注目
して改善する必要がある。
(Embodiment 6) (See FIG. 19) In a contact hole of 0.4 μm or less, BW
Even if wiring is used, the wiring coverage deteriorates due to the overhang shape of the glue layer. Therefore, it is necessary to improve the step coverage of the glue layer, paying particular attention to the overhang.

【0052】256MDRAMの第1層目配線を例に示
す。コンタクトホールはBPSG膜2B/NSG膜2A
の積層膜(膜厚は〜300nm/300nm)に約0.
2〜0.4μm径で開孔される。コンタクトホール開孔
後,補償IIをn+ /p+ 領域にそれぞれのマスク工程
を通して注入しレジストを剥離した後,活性化のための
アニールを約800℃の温度で行う。この補償IIの工
程はなくても良いが,最後のアニール工程はコンタクト
ホール上部のB−PSGを丸めるため,あった方が望ま
しい。
The first layer wiring of 256M DRAM is shown as an example. Contact holes are BPSG film 2B / NSG film 2A
Of the laminated film (thickness: ~ 300 nm / 300 nm) of about 0.
A hole having a diameter of 2 to 0.4 μm is opened. After opening the contact holes, Compensation II is injected into the n + / p + regions through the respective mask steps to remove the resist, and then annealing for activation is performed at a temperature of about 800 ° C. This Compensation II step is not necessary, but it is desirable to have it in the final annealing step because it rounds the B-PSG above the contact hole.

【0053】次に,グルーレイヤのTiN(50nm)
膜4/Ti(20nm)膜3を成膜する。この時,グル
ーレイヤのカバレッジを改善する為に,成膜条件とし
て,実施例1のb),c),d),更に,e)として,
グルーレイヤとしてTiNよりもオーバーハングの少な
いTiを約70nm通常スパッタにより形成し,RTA
によりN2 雰囲気で約600〜700℃ 20〜60秒
でアニールし窒化する。
Next, TiN (50 nm) of the glue layer
The film 4 / Ti (20 nm) film 3 is formed. At this time, in order to improve the coverage of the glue layer, as film forming conditions, b), c), d) of Example 1, and further, e),
As a glue layer, Ti with less overhang than TiN is formed by normal sputtering to about 70 nm, and RTA
By annealing in an N 2 atmosphere at about 600 to 700 ° C. for 20 to 60 seconds for nitriding.

【0054】f)上記Tiの成膜方法において,更にT
iのオーバーハングを改善するために, コリメーティッドTi膜 ワイドギャップTi膜 等を用いる。
F) In the above Ti film forming method, T
In order to improve the overhang of i, a collimated Ti film, a wide gap Ti film or the like is used.

【0055】また,ホール形状を改善することで,通常
TiN/Tiにおいてもオーバーハング形状を抑制する
ことも可能である。方法としては,上記熱処理以外に
も,エッチング形状を等方性+異方性エッチングとする
ことでも可能である。等方性の形成方法としては,界面
活性剤(50〜200ppm)を用いたBHF(Bu−
ffered HF; NH4 F:HFを6:1〜1
0:1の比率としたエッチャント)で,200〜300
nmのBPSG膜2Bをエッチングする方法がある(図
20(A),(B) 参照)。
Further, by improving the hole shape, it is possible to suppress the overhang shape even in ordinary TiN / Ti. As a method, besides the above heat treatment, the etching shape may be isotropic + anisotropic etching. As an isotropic formation method, BHF (Bu-) using a surfactant (50 to 200 ppm) was used.
federed HF; NH 4 F: HF 6: 1 to 1
An etchant with a ratio of 0: 1), 200-300
There is a method of etching the BPSG film 2B having a thickness of 2 nm (see FIGS. 20A and 20B).

【0056】このようにして形成したTiN/Tiグル
ーレイヤ上に厚さ250nmのCVD−W膜をブランケ
ット成長する。 g)W成長条件からのアプローチも可能である(図2
1,表2)。
A 250 nm-thick CVD-W film is blanket grown on the TiN / Ti glue layer thus formed. g) Approach from W growth conditions is also possible (Fig. 2
1, Table 2).

【0057】表2はWの成長条件(反応律速と供給律
速)を説明する。
Table 2 explains the W growth conditions (reaction rate and supply rate).

【0058】[0058]

【表2】 反応律速 供給律速 成長温度 低い 〜450 ℃ 高い 〜475 ℃ WF6 流量 多い〜60 sccm 少ない〜30 sccm カバレージ 良い 悪い 表面モフォロジ 悪い 良い 表2で,反応律速で,膜厚が薄い場合は表面モフォロジ
は許容できる状態であり,256DRAMで使用可能で
ある。
[Table 2] Reaction rate controlled supply rate Growth temperature Low 〜 450 ℃ High 〜 475 ℃ WF 6 Flow rate Large 〜 60 sccm Low 〜 30 sccm Coverage Good Bad Surface morphology Poor Good Surface morphology is acceptable and can be used with 256 DRAM.

【0059】従来,W配線における成長は供給律速条件
(成膜温度を約460〜480℃とし,WF6 流量を2
0〜40 sccm程度とする)で,表面モフォロジー
を優先していたが,256MDRAMでは,成膜条件を
約440〜460℃とし,WF6 流量を50〜70 s
ccmとすることで,カバレッジを改善し,表面モフォ
ロジーは膜厚が薄くなることで良くなる。
Conventionally, the growth of the W wiring is controlled by the supply rate condition (the film forming temperature is about 460 to 480 ° C., and the WF 6 flow rate is 2).
The surface morphology was prioritized at about 0 to 40 sccm). However, in the 256M DRAM, the film forming condition is about 440 to 460 ° C. and the WF 6 flow rate is 50 to 70 s.
By setting ccm, the coverage is improved and the surface morphology is improved by reducing the film thickness.

【0060】このことは,W膜がグルーレイヤの場合で
も,更には,0.5μm以下のビアホールにおけるW−
プラグ技術の場合においても共通である。図21はWF
6 流量に対する堆積速度の関係図であり,比例関係の直
線部は供給律速の領域であり,水平線で表される堆積速
度の飽和領域は反応律速の領域である。
This means that even when the W film is a glue layer, W- in a via hole of 0.5 μm or less is further observed.
It is common in the case of plug technology. Figure 21 is WF
Fig. 6 is a diagram showing the relationship of the deposition rate with respect to the flow rate. The linear part of the proportional relationship is the supply-controlled region, and the saturation region of the deposition rate represented by the horizontal line is the reaction-controlled region.

【0061】[0061]

【発明の効果】以上説明したように本発明によれば,ブ
ランケット−タングステン(B−W)膜のカバレッジ
を,グルーレイヤの選択,ホール形状,Wの成長条件か
ら改善することができた。また,本発明によるW配線,
W−プラグの形成が,デバイスの安定性や将来のスケー
リングにも効果があり,半導体装置の性能向上に寄与す
ることができる。
As described above, according to the present invention, the coverage of the blanket-tungsten (BW) film can be improved by the selection of the glue layer, the hole shape, and the W growth condition. Also, the W wiring according to the present invention
The formation of the W-plug has an effect on the stability of the device and future scaling, and can contribute to the performance improvement of the semiconductor device.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の特徴例の説明図FIG. 1 is an explanatory diagram of a characteristic example of the present invention.

【図2】 Tiが浸食されない成膜方法の説明図FIG. 2 is an explanatory diagram of a film forming method in which Ti is not corroded.

【図3】 コンタクトホールの形状改善の説明図FIG. 3 is an explanatory view of improving the shape of a contact hole.

【図4】 B−W膜成長条件改善の説明図FIG. 4 is an explanatory diagram of improvement of BW film growth conditions.

【図5】 TiN膜比抵抗の成膜温度依存を示す図FIG. 5 is a diagram showing the film forming temperature dependence of the TiN film specific resistance.

【図6】 TiN膜比抵抗の成膜圧力依存を示す図FIG. 6 is a diagram showing the film forming pressure dependence of the TiN film specific resistance.

【図7】 TiN膜配向性の窒素流量比依存を示す図FIG. 7 is a diagram showing the nitrogen flow ratio dependence of the TiN film orientation.

【図8】 W膜比抵抗の成膜温度依存を示す図FIG. 8 is a diagram showing the film formation temperature dependence of the W film specific resistance.

【図9】 W膜比抵抗の成膜圧力依存を示す図FIG. 9 is a diagram showing the film forming pressure dependence of the W film specific resistance.

【図10】 W膜比抵抗のスパッタ電力依存を示す図FIG. 10 is a diagram showing the sputtering power dependence of the W film specific resistance.

【図11】 コリメーティッドスパッタによるグルーレイ
ヤのカバレージの説明図
FIG. 11 is an explanatory diagram of the coverage of a glue layer by collimated spatter.

【図12】 コリメータの説明図[Fig.12] Illustration of collimator

【図13】 ワイドギャップスパッタの説明図FIG. 13 is an explanatory diagram of wide gap sputtering.

【図14】 TiのRTA窒化の説明図FIG. 14 is an explanatory diagram of RTA nitriding of Ti.

【図15】 コンタクトホール開口後の熱処理の説明図FIG. 15 is an explanatory diagram of heat treatment after opening a contact hole.

【図16】 グルーレイヤがTiN/Tiの場合のコンタ
クト例の断面図
FIG. 16 is a cross-sectional view of a contact example when the glue layer is TiN / Ti.

【図17】 グルーレイヤがWの場合のコンタクト例の断
面図
FIG. 17 is a cross-sectional view of a contact example when the glue layer is W.

【図18】 W−プラグ形成の説明図FIG. 18 is an explanatory diagram of W-plug formation.

【図19】 0.4μm径以下のコンタクトホールの断面
FIG. 19 is a sectional view of a contact hole having a diameter of 0.4 μm or less.

【図20】 ウエットエッチによる等方性形状の説明図[Fig. 20] An explanatory view of an isotropic shape by wet etching.

【図21】 堆積レートのWF6 流量依存の説明図FIG. 21 is an explanatory diagram of WF 6 flow rate dependence of deposition rate.

【図22】 従来技術の説明図FIG. 22 is an explanatory diagram of conventional technology.

【図23】 B−W配線の例を示す断面図FIG. 23 is a cross-sectional view showing an example of BW wiring.

【図24】 W−プラグの形成例を示す断面図FIG. 24 is a cross-sectional view showing an example of forming a W-plug.

【図25】 B−W成膜時の核形成の説明図FIG. 25 is an explanatory diagram of nucleation during BW film formation.

【図26】 B−W成膜時のWF6 の浸食の説明図FIG. 26 is an explanatory diagram of WF 6 erosion during BW film formation.

【図27】 TiがWF6 に曝されることによる問題点の
説明図
FIG. 27 is an explanatory diagram of a problem caused by exposing Ti to WF 6 .

【図28】 グルーレイヤがWの場合の断面図FIG. 28 is a cross-sectional view when the glue layer is W.

【図29】 グルーレイヤがWの場合のパターニングの問
題点の説明図
29 is an explanatory view of a problem of patterning when the glue layer is W. FIG.

【図30】 0.4μm径以下のコンタクトホールにおけ
るB−W配線の問題点の説明図
FIG. 30 is an explanatory diagram of a problem of BW wiring in a contact hole having a diameter of 0.4 μm or less.

【符号の説明】[Explanation of symbols]

1 半導体基板でSi基板 2 絶縁膜 3 Ti膜 4 グルーレイヤでTiN膜 4G グルーレイヤでW膜 5 Al膜 6 酸素原子 7 Alスパイク 8 W膜 8P W−プラグ 9 ウエハのクランプリング 10 レジスト膜 1 Si substrate as semiconductor substrate 2 Insulating film 3 Ti film 4 TiN film as glue layer 4G W film as glue layer 5 Al film 6 Oxygen atoms 7 Al spikes 8 W film 8P W-plug 9 Wafer clamp ring 10 Resist film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/285 301 R 8932−4M ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 21/285 301 R 8932-4M

Claims (21)

【特許請求の範囲】[Claims] 【請求項1】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,チタン膜
(3)と窒化チタン膜(4)とタングステン膜(8)を順に成
膜する工程を有し,該窒化チタン膜(4)の成膜温度を4
00℃以上とすることを特徴とする半導体装置の製造方
法。
1. An insulating film having a contact hole formed therein.
A titanium film is formed on a semiconductor substrate (1) on which the surface (2) is deposited.
(3), a titanium nitride film (4) and a tungsten film (8) are sequentially formed, and the film formation temperature of the titanium nitride film (4) is set to 4
A method of manufacturing a semiconductor device, wherein the temperature is set to 00 ° C. or higher.
【請求項2】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,チタン膜
(3)と窒化チタン膜(4)とタングステン膜(8)を順に成
膜する工程を有し,該窒化チタン膜(4)の成膜電力を1
0W/cm2 以上とすることを特徴とする半導体装置の
製造方法。
2. An insulating film having a contact hole formed therein.
A titanium film is formed on a semiconductor substrate (1) on which the surface (2) is deposited.
(3), a titanium nitride film (4) and a tungsten film (8) are sequentially formed, and the film formation power of the titanium nitride film (4) is set to 1
A method of manufacturing a semiconductor device, characterized in that it is 0 W / cm 2 or more.
【請求項3】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,チタン膜
(3)と窒化チタン膜(4)とタングステン膜(8)を順に成
膜する工程を有し,該窒化チタン膜(4)の成膜時の窒素
流量比を60%以上とすることを特徴とする半導体装置
の製造方法。
3. An insulating film having a contact hole formed therein.
A titanium film is formed on a semiconductor substrate (1) on which the surface (2) is deposited.
(3), a titanium nitride film (4) and a tungsten film (8) are sequentially formed, and the nitrogen flow rate ratio at the time of forming the titanium nitride film (4) is 60% or more. And a method for manufacturing a semiconductor device.
【請求項4】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,チタン膜
(3)と窒化チタン膜(4)とタングステン膜(8)を順に成
膜する工程を有し,該窒化チタン膜(4)をバイアススパ
ッタ法により成膜することを特徴とする半導体装置の製
造方法。
4. An insulating film having a contact hole formed therein.
A titanium film is formed on a semiconductor substrate (1) on which the surface (2) is deposited.
(3) A titanium nitride film (4) and a tungsten film (8) are sequentially formed, and the titanium nitride film (4) is formed by a bias sputtering method. Method.
【請求項5】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,チタン膜
(3)と窒化チタン膜(4)とタングステン膜(8)を順に成
膜する工程を有し,該窒化チタン膜(4)をコリメーティ
ッドスパッタ法により成膜することを特徴とする半導体
装置の製造方法。
5. An insulating film having a contact hole formed therein.
A titanium film is formed on a semiconductor substrate (1) on which the surface (2) is deposited.
(3) A titanium nitride film (4) and a tungsten film (8) are sequentially formed, and the titanium nitride film (4) is formed by a collimated sputtering method. Manufacturing method.
【請求項6】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,チタン膜
(3)と窒化チタン膜(4)とタングステン膜(8)を順に成
膜する工程を有し,該窒化チタン膜(4)を,ターゲット
と被成長基板間のギャップを100mm以上に広げたワ
イドギャップスパッタ法により成膜することを特徴とす
る半導体装置の製造方法。
6. An insulating film having a contact hole formed therein.
A titanium film is formed on a semiconductor substrate (1) on which the surface (2) is deposited.
(3), a titanium nitride film (4), and a tungsten film (8) are formed in this order, and the titanium nitride film (4) is widened by widening the gap between the target and the substrate to be grown to 100 mm or more. A method for manufacturing a semiconductor device, which comprises forming a film by a gap sputtering method.
【請求項7】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,チタン膜
(3)と窒化チタン膜(4)とタングステン膜(8)を順に成
膜する工程を有し,該窒化チタン膜(4)を気相成長(CV
D) 法により成膜することを特徴とする半導体装置の製
造方法。
7. An insulating film having a contact hole formed therein.
A titanium film is formed on a semiconductor substrate (1) on which the surface (2) is deposited.
(3), titanium nitride film (4) and tungsten film (8) are sequentially formed, and the titanium nitride film (4) is vapor-deposited (CV
A method for manufacturing a semiconductor device, characterized in that the film is formed by the method D).
【請求項8】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し,該グルーレイヤ用タングステン膜
(4G)の成膜温度を400℃以上とすることを特徴とする
半導体装置の製造方法。
8. An insulating film having a contact hole formed therein.
There is a step of sequentially forming a glue layer tungsten film (4G) and a tungsten film (8) on a semiconductor substrate (1) on which the surface (2) is adhered.
A method of manufacturing a semiconductor device, wherein the film forming temperature of (4G) is 400 ° C. or higher.
【請求項9】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し,該グルーレイヤ用タングステン膜
(4G)の成膜時におけるガス圧力を7mTorr以上とす
ることを特徴とする半導体装置の製造方法。
9. An insulating film having a contact hole formed therein.
There is a step of sequentially forming a glue layer tungsten film (4G) and a tungsten film (8) on a semiconductor substrate (1) on which the surface (2) is adhered.
A method of manufacturing a semiconductor device, wherein a gas pressure during film formation of (4G) is set to 7 mTorr or more.
【請求項10】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し,該グルーレイヤ用タングステン膜
(4G)の成膜電力を2〜4W/cm2 以上とすることを特
徴とする半導体装置の製造方法。
10. An insulating film having a contact hole formed therein.
There is a step of sequentially forming a glue layer tungsten film (4G) and a tungsten film (8) on a semiconductor substrate (1) on which the surface (2) is adhered.
A method of manufacturing a semiconductor device, characterized in that a film forming power of (4G) is set to 2 to 4 W / cm 2 or more.
【請求項11】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,グルーレ
イヤ用タングステン膜(4G)とタングステン膜(8) を順に
成膜する工程を有し,該グルーレイヤ用タングステン膜
(4G)の成膜を請求項4乃至6記載の方法で行うことを特
徴とする半導体装置の製造方法。
11. An insulating film having a contact hole formed therein.
There is a step of sequentially forming a glue layer tungsten film (4G) and a tungsten film (8) on a semiconductor substrate (1) on which the surface (2) is adhered.
A method for manufacturing a semiconductor device, wherein the film formation of (4G) is performed by the method according to claim 4.
【請求項12】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,グルーレ
イヤ(4) とタングステン膜(8) を順に成膜する工程を有
し,タングステン膜(8) をパターニングし,次いで該半
導体基板(1) に対するよりエッチレートの大きい反応ガ
スを用いて該グルーレイヤ(4)のパターニングを行うこ
とを特徴とする半導体装置の製造方法。
12. An insulating film having a contact hole formed therein.
On the semiconductor substrate (1) having the surface (2) deposited on its surface, there is a step of sequentially forming a glue layer (4) and a tungsten film (8), patterning the tungsten film (8), and then A method for manufacturing a semiconductor device, characterized in that the glue layer (4) is patterned using a reaction gas having a higher etching rate than the semiconductor substrate (1).
【請求項13】 前記グルーレイヤ(4) は,下層がチタン
で上層が窒化チタンからなる積層膜であることを特徴と
する請求項12記載の半導体装置の製造方法。
13. The method of manufacturing a semiconductor device according to claim 12, wherein the glue layer (4) is a laminated film in which a lower layer is titanium and an upper layer is titanium nitride.
【請求項14】 前記グルーレイヤ(4) は,半導体基板
(1) 上で窒化チタンがチタン膜を完全に覆った状態で前
記タングステン膜(8) を成膜することを特徴とする請求
項13記載の半導体装置の製造方法。
14. The glue layer (4) is a semiconductor substrate.
14. The method for manufacturing a semiconductor device according to claim 13, wherein the tungsten film (8) is formed with the titanium nitride completely covering the titanium film.
【請求項15】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,グルーレ
イヤ(4) とタングステン膜(8) を順に成膜し,該タング
ステン膜(8) をエッチバックして該コンタクトホール内
にタングステン−プラグ(9P)を形成する工程を有し,請
求項1乃至14記載の方法を用いることを特徴とする半導
体装置の製造方法。
15. An insulating film having a contact hole formed therein.
A glue layer (4) and a tungsten film (8) are sequentially formed on a semiconductor substrate (1) on which (2) is deposited on the surface, and the tungsten film (8) is etched back to remove the inside of the contact hole. 15. A method of manufacturing a semiconductor device, comprising the step of forming a tungsten-plug (9P) in the step of using a method according to claim 1.
【請求項16】 コンタクトホールが形成された絶縁膜
(2) が表面に被着された半導体基板(1) 上に,グルーレ
イヤ(4) とタングステン膜(8) を順に成膜する工程を有
し,該グルーレイヤ(4) がチタン膜(3)の表面を急速加
熱法により窒化してなることを特徴とする半導体装置の
製造方法。
16. An insulating film having a contact hole formed therein.
There is a step of sequentially forming a glue layer (4) and a tungsten film (8) on a semiconductor substrate (1) having the surface (2) deposited on the surface thereof, and the glue layer (4) is formed by a titanium film (3). The method for manufacturing a semiconductor device is characterized in that the surface of (1) is nitrided by a rapid heating method.
【請求項17】 前記チタン膜(3)をコリメーティッドス
パッタ法で成膜することを特徴とする請求項16記載の半
導体装置の製造方法。
17. The method for manufacturing a semiconductor device according to claim 16, wherein the titanium film (3) is formed by a collimated sputtering method.
【請求項18】 前記チタン膜(3)をターゲットと被成長
基板間のギャップを100mm以上に広げたワイドギャ
ップスパッタ法で成膜することを特徴とする請求項16記
載の半導体装置の製造方法。
18. The method for manufacturing a semiconductor device according to claim 16, wherein the titanium film (3) is formed by a wide gap sputtering method in which the gap between the target and the substrate to be grown is expanded to 100 mm or more.
【請求項19】 請求項1乃至18において,絶縁膜(2) に
その積層構造に少なくともりん珪酸ガラス膜を含む被膜
を用い, コンタクトホール形成前に該被膜に対して75
0〜850℃の熱処理を行うことを特徴とする半導体装
置の製造方法。
19. The insulating film (2) according to any one of claims 1 to 18, wherein a film containing at least a phosphosilicate glass film in a laminated structure thereof is used, and the film has a thickness of 75 before the contact hole is formed.
A method of manufacturing a semiconductor device, which comprises performing a heat treatment at 0 to 850 ° C.
【請求項20】 請求項1乃至18において,絶縁膜(2) に
その積層構造に少なくともりん珪酸ガラス膜を含む被膜
を用い, 前記コンタクトホールの形成に等方性エッチン
グ及び異方性エッチングを用いることを特徴とする半導
体装置の製造方法。
20. The insulating film (2) according to any one of claims 1 to 18, wherein a film including at least a phosphosilicate glass film is used for the laminated structure, and isotropic etching and anisotropic etching are used for forming the contact hole. A method of manufacturing a semiconductor device, comprising:
【請求項21】 請求項1乃至20において,前記タングス
テン膜(8) を表面反応律速条件で成膜することを特徴と
する半導体装置の製造方法。
21. The method for manufacturing a semiconductor device according to claim 1, wherein the tungsten film (8) is formed under a surface reaction rate-determining condition.
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Publication number Priority date Publication date Assignee Title
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