JPH0723397A - 画像信号復号化装置及び画像信号復号化方法 - Google Patents
画像信号復号化装置及び画像信号復号化方法Info
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- JPH0723397A JPH0723397A JP33626293A JP33626293A JPH0723397A JP H0723397 A JPH0723397 A JP H0723397A JP 33626293 A JP33626293 A JP 33626293A JP 33626293 A JP33626293 A JP 33626293A JP H0723397 A JPH0723397 A JP H0723397A
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- coded
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Image Processing (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】
【目的】 複数の画像符号データ復号手段を並列動作さ
せて処理を行う画像信号復号化装置を提供する。 【構成】 デマルチプレクサ２５により外部入力画像符
号データを複数の可変長復号器３０〜３３に分配供給
し、上記各可変長復号器３０〜３３にを並列動作させて
復号処理を行う。
せて処理を行う画像信号復号化装置を提供する。 【構成】 デマルチプレクサ２５により外部入力画像符
号データを複数の可変長復号器３０〜３３に分配供給
し、上記各可変長復号器３０〜３３にを並列動作させて
復号処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は、光ディスクや磁気テー
プなどの蓄積系動画像メディアを用いた情報記録装置お
よび情報再生装置や例えば、いわゆるテレビ会議システ
ム、動画電話システム、放送用機器などにおける情報伝
送装置／受信装置に適用して好適な画像復号化装置及び
画像復号化方法に関する。
プなどの蓄積系動画像メディアを用いた情報記録装置お
よび情報再生装置や例えば、いわゆるテレビ会議システ
ム、動画電話システム、放送用機器などにおける情報伝
送装置／受信装置に適用して好適な画像復号化装置及び
画像復号化方法に関する。
【０００２】
【従来の技術】動画像をデジタル化して記録再生する場
合、データ量が膨大となるのでデータの圧縮が行われ
る。このような動画像を圧縮する方法として、所謂ＭＰ
ＥＧがあり、ＤＣＴ及び動き補償予測を用いた符号化・
復号化が行われる。図１４は、このようにして動画像を
圧縮した符号を再生する場合の構成例を示している。
合、データ量が膨大となるのでデータの圧縮が行われ
る。このような動画像を圧縮する方法として、所謂ＭＰ
ＥＧがあり、ＤＣＴ及び動き補償予測を用いた符号化・
復号化が行われる。図１４は、このようにして動画像を
圧縮した符号を再生する場合の構成例を示している。
【０００３】入力端子１０１から入力された動画像圧縮
符号列は、逆ＶＬＣ回路１０２、逆量子化回路１０３、
逆ＤＣＴ回路１０４を経てブロック単位の画像情報に復
元され、加算器１０５を経て、フレームメモリ１０７に
順次格納されフレーム画像が再現される。また、逆ＶＬ
Ｃ回路１０２では、動き補償予測のための動き補償情報
も復号され、これは動き補償回路１０６に供給される。
動き補償回路１０６は、動き補償情報に従ってフレーム
メモリ１０７から同メモリ内に過去に再現されている画
像情報から予測画像情報を読み出しまたは全くゼロの値
を加算器１０５へ供給する。フレームメモリ１０７内に
再現されたフレーム画像は順次読み出されＤ／Ａコンバ
ータ１０８を経てディスプレイ１０９に表示されるよう
になっていた。
符号列は、逆ＶＬＣ回路１０２、逆量子化回路１０３、
逆ＤＣＴ回路１０４を経てブロック単位の画像情報に復
元され、加算器１０５を経て、フレームメモリ１０７に
順次格納されフレーム画像が再現される。また、逆ＶＬ
Ｃ回路１０２では、動き補償予測のための動き補償情報
も復号され、これは動き補償回路１０６に供給される。
動き補償回路１０６は、動き補償情報に従ってフレーム
メモリ１０７から同メモリ内に過去に再現されている画
像情報から予測画像情報を読み出しまたは全くゼロの値
を加算器１０５へ供給する。フレームメモリ１０７内に
再現されたフレーム画像は順次読み出されＤ／Ａコンバ
ータ１０８を経てディスプレイ１０９に表示されるよう
になっていた。
【０００４】ところが、扱う画素数がテレビ電話の３５
２ｘ２４０、ＮＴＳＣ方式の７２０ｘ４８０、ＨＤＴＶ
方式の１９２０ｘ１０２４などと増えるに従って、単一
の処理の流れを一個のプロセッサで行なうような構成は
処理能力上、困難となっていた。このため従来は、図１
６に示すように大きな画面を分割し、複数のプロセッサ
を分割画面毎に割り当て、並列処理ににより符号化・復
号化することが行なわれていた。図１５は、このように
して動画像を圧縮して記録再生する場合の構成例を示し
ている。
２ｘ２４０、ＮＴＳＣ方式の７２０ｘ４８０、ＨＤＴＶ
方式の１９２０ｘ１０２４などと増えるに従って、単一
の処理の流れを一個のプロセッサで行なうような構成は
処理能力上、困難となっていた。このため従来は、図１
６に示すように大きな画面を分割し、複数のプロセッサ
を分割画面毎に割り当て、並列処理ににより符号化・復
号化することが行なわれていた。図１５は、このように
して動画像を圧縮して記録再生する場合の構成例を示し
ている。
【０００５】４つに分割された画面領域ごとに、あらか
じめ符号化された４つの符号列が各入力端子１１０〜１
１３を介してプロセッサ１１４〜１１７に供給され、そ
れぞれに対応したフレームメモリ１１９〜１２２を用い
て復号される。このとき、たとえばプロセッサ１１４は
フレームメモリ１１９に対して復号した画像を書き込む
が、動き補償についてはフレームメモリ１１９からだけ
ではなく、隣接するフレームメモリ１２０からも読み出
しを行なえるようにスイッチング論理回路１８が置かれ
ていた。またスイッチング論理回路１１８は、出力画像
をＤ／Ａコンバータ１２３へ出力して、ディスプレイ１
２４に表示していた。
じめ符号化された４つの符号列が各入力端子１１０〜１
１３を介してプロセッサ１１４〜１１７に供給され、そ
れぞれに対応したフレームメモリ１１９〜１２２を用い
て復号される。このとき、たとえばプロセッサ１１４は
フレームメモリ１１９に対して復号した画像を書き込む
が、動き補償についてはフレームメモリ１１９からだけ
ではなく、隣接するフレームメモリ１２０からも読み出
しを行なえるようにスイッチング論理回路１８が置かれ
ていた。またスイッチング論理回路１１８は、出力画像
をＤ／Ａコンバータ１２３へ出力して、ディスプレイ１
２４に表示していた。
【０００６】プロセッサ１１４〜１１７に供給される４
つの符号列は、実際には１つにまとめられることになる
が、これは多重化のためのヘッダーを付加することで実
現され、従ってデコーダ部分の前にはこれを分離して４
つの符号列にもどすための、分離装置が置かれていた。
このように画面分割を行って並列化を実現した例として
は、特開平４−１３９９８６号公報や米国特許５．１３
８、４４７号公報などに開示されたものがある。
つの符号列は、実際には１つにまとめられることになる
が、これは多重化のためのヘッダーを付加することで実
現され、従ってデコーダ部分の前にはこれを分離して４
つの符号列にもどすための、分離装置が置かれていた。
このように画面分割を行って並列化を実現した例として
は、特開平４−１３９９８６号公報や米国特許５．１３
８、４４７号公報などに開示されたものがある。
【０００７】
【発明が解決しようとする課題】従来の装置において
は、このように画面領域を大きく分割することで、各プ
ロセッサの処理の分割を行ない並列化を実現していた
が、このように画面分割をしてしまうと、隣の画面領域
からの読み出しがスイッチング論理回路１１８によって
ある程度可能ではあるものの、スイッチング論理回路１
１８の規模の問題もあり動き補償のために読み出しので
きる領域に制限を受けることになり、画像を圧縮するう
えで圧縮率が低下してしまうばかりか、領域の境界部分
の画質が変化するため領域の境界が視覚的に不自然にな
るという問題があった。
は、このように画面領域を大きく分割することで、各プ
ロセッサの処理の分割を行ない並列化を実現していた
が、このように画面分割をしてしまうと、隣の画面領域
からの読み出しがスイッチング論理回路１１８によって
ある程度可能ではあるものの、スイッチング論理回路１
１８の規模の問題もあり動き補償のために読み出しので
きる領域に制限を受けることになり、画像を圧縮するう
えで圧縮率が低下してしまうばかりか、領域の境界部分
の画質が変化するため領域の境界が視覚的に不自然にな
るという問題があった。
【０００８】また、画面分割により符号化処理は領域ご
とに全く分離して行なうことになり、分割を行なわない
場合には、連続領域として隣接ブロックとの相関を使っ
て符号化していたのが利用できず、異なる符号化のやり
方が必要となり、互換性と圧縮効率の面で問題があっ
た。
とに全く分離して行なうことになり、分割を行なわない
場合には、連続領域として隣接ブロックとの相関を使っ
て符号化していたのが利用できず、異なる符号化のやり
方が必要となり、互換性と圧縮効率の面で問題があっ
た。
【０００９】さらに、複数の符号化列を多重化するため
に新たなヘッダーを付加することになると、そのための
オーバーヘッドで圧縮効率を損なったり、また新たな符
号化規約の制定を必要とするなどの問題があった。
に新たなヘッダーを付加することになると、そのための
オーバーヘッドで圧縮効率を損なったり、また新たな符
号化規約の制定を必要とするなどの問題があった。
【００１０】そこで、上述の如き従来の問題点に鑑み、
本発明の目的は、従来のエンコード方法をそのまま使い
ながら、複数の画像符号データ復号手段を並列動作させ
て処理を行なうことができる画像信号復号化装置及び画
像信号復号化方法の提供を提供することにある。
本発明の目的は、従来のエンコード方法をそのまま使い
ながら、複数の画像符号データ復号手段を並列動作させ
て処理を行なうことができる画像信号復号化装置及び画
像信号復号化方法の提供を提供することにある。
【００１１】
【発明を解決するための手段】本発明は、符号化された
符号化画像信号を復号化する画像信号復号化装置におい
て、上記符号化画像信号をスライス毎に付加された同期
信号に基づいて複数に分配する分配手段と、上記分配手
段により分配された複数の符号化画像信号を各々復号化
する複数の復号化手段とを備えることを特徴とするもの
である。
符号化画像信号を復号化する画像信号復号化装置におい
て、上記符号化画像信号をスライス毎に付加された同期
信号に基づいて複数に分配する分配手段と、上記分配手
段により分配された複数の符号化画像信号を各々復号化
する複数の復号化手段とを備えることを特徴とするもの
である。
【００１２】また、本発明は、変換符号化された符号化
画像信号を復号化する画像信号復号化装置において、上
記符号化画像信号をシリアルに復号化する復号化手段
と、上記復号化手段により復号化されたシリアルデータ
を複数のブロック毎にパラレルデータに変換する並列化
手段と、上記複数のブロックのそれぞれに並列に逆変換
を行う複数の逆変換手段とを備えることを特徴とするも
のである。本発明に係る画像信号復号化装置は、上記符
号化画像信号を所定の画像単位毎に付加された同期信号
に基づいて複数に分配する分配手段を備え、上記分配手
段により分配された複数の符号化画像信号を複数の復号
化手段に分配供給することを特徴とする。
画像信号を復号化する画像信号復号化装置において、上
記符号化画像信号をシリアルに復号化する復号化手段
と、上記復号化手段により復号化されたシリアルデータ
を複数のブロック毎にパラレルデータに変換する並列化
手段と、上記複数のブロックのそれぞれに並列に逆変換
を行う複数の逆変換手段とを備えることを特徴とするも
のである。本発明に係る画像信号復号化装置は、上記符
号化画像信号を所定の画像単位毎に付加された同期信号
に基づいて複数に分配する分配手段を備え、上記分配手
段により分配された複数の符号化画像信号を複数の復号
化手段に分配供給することを特徴とする。
【００１３】また、本発明は、予測符号化された符号化
画像信号を復号化する画像信号復号化装置において、１
つの動きベクトルに基づいて予測符号化された複数の差
分ブロック信号を並列に出力する出力手段と、上記１つ
の動きベクトルに基づいて、上記複数の差分ブロック信
号に対応する複数の予測画像信号を並列に生成する生成
手段と、上記複数の差分ブロック信号と上記複数の予測
画像信号を各々加算する複数の加算手段とを備えること
を特徴とするものである。本発明に係る画像信号復号化
装置において、上記生成手段は、上記１つの動きベクト
ルに基づいて並列にアクセスされる複数のメモリと、上
記１つの動きベクトルに基づいて、上記複数のメモリか
ら読み出されたデータを対応する上記複数の加算手段に
振り分ける振り分け手段と、上記複数のメモリから読み
出されたデータを一時的に記憶するための、上記１つの
動きベクトルに基づいて読み出しが制御される複数の記
憶手段を備えてなることを特徴とする。また、本発明に
係る画像信号復号化装置において、上記予測符号化され
た符号化画像信号は変換符号化された画像信号であっ
て、上記出力手段は、上記符号化画像信号をシリアルに
復号化する復号化手段と、上記復号化手段により復号化
されたシリアルデータを複数のブロック毎にパラレルデ
ータに変換する並列化手段と、上記複数のブロックのそ
れぞれに並列に逆変換を行う複数の逆変換手段とを備え
てなることを特徴とする。さらに、本発明に係る画像信
号復号化装置は、上記符号化画像信号を所定の画像単位
毎に付加された同期信号に基づいて複数に分配する分配
手段を備え、上記分配手段により分配された複数の符号
化画像信号を複数の復号化手段に分配供給することを特
徴とする。
画像信号を復号化する画像信号復号化装置において、１
つの動きベクトルに基づいて予測符号化された複数の差
分ブロック信号を並列に出力する出力手段と、上記１つ
の動きベクトルに基づいて、上記複数の差分ブロック信
号に対応する複数の予測画像信号を並列に生成する生成
手段と、上記複数の差分ブロック信号と上記複数の予測
画像信号を各々加算する複数の加算手段とを備えること
を特徴とするものである。本発明に係る画像信号復号化
装置において、上記生成手段は、上記１つの動きベクト
ルに基づいて並列にアクセスされる複数のメモリと、上
記１つの動きベクトルに基づいて、上記複数のメモリか
ら読み出されたデータを対応する上記複数の加算手段に
振り分ける振り分け手段と、上記複数のメモリから読み
出されたデータを一時的に記憶するための、上記１つの
動きベクトルに基づいて読み出しが制御される複数の記
憶手段を備えてなることを特徴とする。また、本発明に
係る画像信号復号化装置において、上記予測符号化され
た符号化画像信号は変換符号化された画像信号であっ
て、上記出力手段は、上記符号化画像信号をシリアルに
復号化する復号化手段と、上記復号化手段により復号化
されたシリアルデータを複数のブロック毎にパラレルデ
ータに変換する並列化手段と、上記複数のブロックのそ
れぞれに並列に逆変換を行う複数の逆変換手段とを備え
てなることを特徴とする。さらに、本発明に係る画像信
号復号化装置は、上記符号化画像信号を所定の画像単位
毎に付加された同期信号に基づいて複数に分配する分配
手段を備え、上記分配手段により分配された複数の符号
化画像信号を複数の復号化手段に分配供給することを特
徴とする。
【００１４】また、本発明は、符号化された符号化画像
信号を復号化する画像信号復号化方法であって、上記符
号化画像信号をスライス毎に付加された同期信号に基づ
いて複数に分配するステップと、分配された複数の符号
化画像信号を各々復号化するステップとを有することを
特徴とする。
信号を復号化する画像信号復号化方法であって、上記符
号化画像信号をスライス毎に付加された同期信号に基づ
いて複数に分配するステップと、分配された複数の符号
化画像信号を各々復号化するステップとを有することを
特徴とする。
【００１５】また、本発明は、変換符号化された符号化
画像信号を復号化する画像信号復号化方法であって、上
記符号化画像信号をシリアルに復号化するステップと、
復号化されたシリアルデータを複数のブロック毎にパラ
レルデータに変換するステップと、上記複数のブロック
のそれぞれに並列に逆変換を行うステップとを有するこ
とを特徴とする。本発明に係る画像信号復号化方法にお
いて、上記符号化画像信号をシリアルに復号化するステ
ップは、上記符号化画像信号を所定の画像単位毎に付加
された同期信号に基づいて複数に分配するステップと、
分配された複数の符号化画像信号を各々シリアルに復号
化するステップを有することを特徴とする。
画像信号を復号化する画像信号復号化方法であって、上
記符号化画像信号をシリアルに復号化するステップと、
復号化されたシリアルデータを複数のブロック毎にパラ
レルデータに変換するステップと、上記複数のブロック
のそれぞれに並列に逆変換を行うステップとを有するこ
とを特徴とする。本発明に係る画像信号復号化方法にお
いて、上記符号化画像信号をシリアルに復号化するステ
ップは、上記符号化画像信号を所定の画像単位毎に付加
された同期信号に基づいて複数に分配するステップと、
分配された複数の符号化画像信号を各々シリアルに復号
化するステップを有することを特徴とする。
【００１６】また、本発明は、予測符号化された符号化
画像信号を復号化する画像信号復号化方法であって、１
つの動きベクトルに基づいて予測符号化された複数の差
分ブロック信号を並列に出力するステップと、上記１つ
の動きベクトルに基づいて、上記複数の差分ブロック信
号に対応する複数の予測画像信号を並列に生成するステ
ップと、上記複数の差分ブロック信号と上記複数の予測
画像信号を各々加算するステップを有することを特徴と
する。本発明に係る画像信号復号化方法において、上記
複数の予測画像信号を並列に生成するステップは、上記
１つの動きベクトルに基づいて複数のメモリを並列にア
クセスするステップと、上記１つの動きベクトルに基づ
いて、上記複数のメモリから読み出されたデータを複数
に振り分けるステップと、上記複数のメモリから読み出
されたデータを一時的に記憶するステップと、一時的に
記憶されたデータを上記１つの動きベクトルに基づいて
読み出すステップを有することを特徴とする。また、本
発明に係る画像信号復号化方法において、上記予測符号
化された符号化画像信号は変換符号化された画像信号で
あって、上記複数の差分ブロック信号を並列に出力する
ステップは、上記符号化画像信号をシリアルに復号化す
るステップと、復号化されたシリアルデータを複数のブ
ロック毎にパラレルデータに変換するステップと、上記
複数のブロックのそれぞれに並列に逆変換を行うステッ
プを有することを特徴とする。さらに、本発明に係る画
像信号復号化方法において、上記符号化画像信号をシリ
アルに復号化するステップは、上記符号化画像信号を所
定の画像単位毎に付加された同期信号に基づいて複数に
分配するステップと、分配された複数の符号化画像信号
を各々シリアルに復号化するステップを有することを特
徴とする。
画像信号を復号化する画像信号復号化方法であって、１
つの動きベクトルに基づいて予測符号化された複数の差
分ブロック信号を並列に出力するステップと、上記１つ
の動きベクトルに基づいて、上記複数の差分ブロック信
号に対応する複数の予測画像信号を並列に生成するステ
ップと、上記複数の差分ブロック信号と上記複数の予測
画像信号を各々加算するステップを有することを特徴と
する。本発明に係る画像信号復号化方法において、上記
複数の予測画像信号を並列に生成するステップは、上記
１つの動きベクトルに基づいて複数のメモリを並列にア
クセスするステップと、上記１つの動きベクトルに基づ
いて、上記複数のメモリから読み出されたデータを複数
に振り分けるステップと、上記複数のメモリから読み出
されたデータを一時的に記憶するステップと、一時的に
記憶されたデータを上記１つの動きベクトルに基づいて
読み出すステップを有することを特徴とする。また、本
発明に係る画像信号復号化方法において、上記予測符号
化された符号化画像信号は変換符号化された画像信号で
あって、上記複数の差分ブロック信号を並列に出力する
ステップは、上記符号化画像信号をシリアルに復号化す
るステップと、復号化されたシリアルデータを複数のブ
ロック毎にパラレルデータに変換するステップと、上記
複数のブロックのそれぞれに並列に逆変換を行うステッ
プを有することを特徴とする。さらに、本発明に係る画
像信号復号化方法において、上記符号化画像信号をシリ
アルに復号化するステップは、上記符号化画像信号を所
定の画像単位毎に付加された同期信号に基づいて複数に
分配するステップと、分配された複数の符号化画像信号
を各々シリアルに復号化するステップを有することを特
徴とする。
【００１７】
【作用】本発明に係る画像信号復号化装置では、符号化
画像信号をスライス毎に付加された同期信号に基づいて
分配手段により複数の復号化手段に分配して、各復号化
手段により複数の符号化画像信号を各々復号化する。
画像信号をスライス毎に付加された同期信号に基づいて
分配手段により複数の復号化手段に分配して、各復号化
手段により複数の符号化画像信号を各々復号化する。
【００１８】また、本発明に係る画像信号復号化装置で
は、符号化画像信号を復号化手段によりシリアルに復号
化し、そのシリアルデータを並列化手段により複数のブ
ロック毎にパラレルデータに変換し、複数の逆変換手段
により上記複数のブロックのそれぞれに並列に逆変換を
行う。この画像信号復号化装置では、上記符号化画像信
号を所定の画像単位毎に付加された同期信号に基づいて
分配手段により複数の複数の復号化手段に分配して、各
復号化手段により複数の符号化画像信号を各々復号化す
る。
は、符号化画像信号を復号化手段によりシリアルに復号
化し、そのシリアルデータを並列化手段により複数のブ
ロック毎にパラレルデータに変換し、複数の逆変換手段
により上記複数のブロックのそれぞれに並列に逆変換を
行う。この画像信号復号化装置では、上記符号化画像信
号を所定の画像単位毎に付加された同期信号に基づいて
分配手段により複数の複数の復号化手段に分配して、各
復号化手段により複数の符号化画像信号を各々復号化す
る。
【００１９】また、本発明に係る画像信号復号化装置で
は、１つの動きベクトルに基づいて予測符号化された複
数の差分ブロック信号を出力手段より並列に出力し、上
記１つの動きベクトルに基づいて、上記複数の差分ブロ
ック信号に対応する複数の予測画像信号を生成手段によ
り並列に生成し、上記複数の差分ブロック信号と上記複
数の予測画像信号を複数の加算手段により各々加算す
る。この画像信号復号化装置において、上記生成手段
は、上記１つの動きベクトルに基づいて並列にアクセス
される複数のメモリから読み出されたデータを振り分け
手段により対応する上記複数の加算手段に振り分ける。
上記複数のメモリから読み出されたデータを一時的に記
憶するための上記複数の記憶手段は、上記１つの動きベ
クトルに基づいて読み出しが制御される。また、この画
像信号復号化装置において、上記出力手段は、上記符号
化画像信号を復号化手段によりシリアルに復号化し、そ
のシリアルデータを並列化手段により複数のブロック毎
にパラレルデータに変換する。そして、複数の逆変換手
段により上記複数のブロックのそれぞれに並列に逆変換
を行う。さらに、この画像信号復号化装置では、上記符
号化画像信号を所定の画像単位毎に付加された同期信号
に基づいて分配手段により複数の複数の復号化手段に分
配して、各復号化手段により複数の符号化画像信号を各
々復号化する。
は、１つの動きベクトルに基づいて予測符号化された複
数の差分ブロック信号を出力手段より並列に出力し、上
記１つの動きベクトルに基づいて、上記複数の差分ブロ
ック信号に対応する複数の予測画像信号を生成手段によ
り並列に生成し、上記複数の差分ブロック信号と上記複
数の予測画像信号を複数の加算手段により各々加算す
る。この画像信号復号化装置において、上記生成手段
は、上記１つの動きベクトルに基づいて並列にアクセス
される複数のメモリから読み出されたデータを振り分け
手段により対応する上記複数の加算手段に振り分ける。
上記複数のメモリから読み出されたデータを一時的に記
憶するための上記複数の記憶手段は、上記１つの動きベ
クトルに基づいて読み出しが制御される。また、この画
像信号復号化装置において、上記出力手段は、上記符号
化画像信号を復号化手段によりシリアルに復号化し、そ
のシリアルデータを並列化手段により複数のブロック毎
にパラレルデータに変換する。そして、複数の逆変換手
段により上記複数のブロックのそれぞれに並列に逆変換
を行う。さらに、この画像信号復号化装置では、上記符
号化画像信号を所定の画像単位毎に付加された同期信号
に基づいて分配手段により複数の複数の復号化手段に分
配して、各復号化手段により複数の符号化画像信号を各
々復号化する。
【００２０】また、本発明に係る画像信号復号化方法で
は、符号化画像信号をスライス毎に付加された同期信号
に基づいて複数に分配して、分配された複数の符号化画
像信号を各々復号化する。
は、符号化画像信号をスライス毎に付加された同期信号
に基づいて複数に分配して、分配された複数の符号化画
像信号を各々復号化する。
【００２１】また、本発明に係る画像信号復号化方法で
は、符号化画像信号をシリアルに復号化し、復号化され
たシリアルデータを複数のブロック毎にパラレルデータ
に変換し、上記複数のブロックのそれぞれに並列に逆変
換を行う。この画像信号復号化方法において、上記符号
化画像信号をシリアルに復号化するステップでは、上記
符号化画像信号を所定の画像単位毎に付加された同期信
号に基づいて複数に分配し、分配された複数の符号化画
像信号を各々シリアルに復号化する。
は、符号化画像信号をシリアルに復号化し、復号化され
たシリアルデータを複数のブロック毎にパラレルデータ
に変換し、上記複数のブロックのそれぞれに並列に逆変
換を行う。この画像信号復号化方法において、上記符号
化画像信号をシリアルに復号化するステップでは、上記
符号化画像信号を所定の画像単位毎に付加された同期信
号に基づいて複数に分配し、分配された複数の符号化画
像信号を各々シリアルに復号化する。
【００２２】また、本発明に係る画像信号復号化方法で
は、１つの動きベクトルに基づいて予測符号化された複
数の差分ブロック信号を並列に出力し、上記１つの動き
ベクトルに基づいて、上記複数の差分ブロック信号に対
応する複数の予測画像信号を並列に生成し上記複数の差
分ブロック信号と上記複数の予測画像信号を各々加算す
る。この画像信号復号化方法において、上記複数の予測
画像信号を並列に生成するステップでは、上記１つの動
きベクトルに基づいて複数のメモリを並列にアクセス
し、上記１つの動きベクトルに基づいて、上記複数のメ
モリから読み出されたデータを複数に振り分け、上記複
数のメモリから読み出されたデータを一時的に記憶し、
この一時的に記憶されたデータを上記１つの動きベクト
ルに基づいて読み出す。また、この画像信号復号化方法
では、上記予測符号化された符号化画像信号は変換符号
化された画像信号であって、上記複数の差分ブロック信
号を並列に出力し、上記符号化画像信号をシリアルに復
号化し、復号化されたシリアルデータを複数のブロック
毎にパラレルデータに変換し、上記複数のブロックのそ
れぞれに並列に逆変換を行う。さらに、この画像信号復
号化方法において、上記符号化画像信号をシリアルに復
号化するステップでは、上記符号化画像信号を所定の画
像単位毎に付加された同期信号に基づいて複数に分配
し、分配された複数の符号化画像信号を各々シリアルに
復号化する。
は、１つの動きベクトルに基づいて予測符号化された複
数の差分ブロック信号を並列に出力し、上記１つの動き
ベクトルに基づいて、上記複数の差分ブロック信号に対
応する複数の予測画像信号を並列に生成し上記複数の差
分ブロック信号と上記複数の予測画像信号を各々加算す
る。この画像信号復号化方法において、上記複数の予測
画像信号を並列に生成するステップでは、上記１つの動
きベクトルに基づいて複数のメモリを並列にアクセス
し、上記１つの動きベクトルに基づいて、上記複数のメ
モリから読み出されたデータを複数に振り分け、上記複
数のメモリから読み出されたデータを一時的に記憶し、
この一時的に記憶されたデータを上記１つの動きベクト
ルに基づいて読み出す。また、この画像信号復号化方法
では、上記予測符号化された符号化画像信号は変換符号
化された画像信号であって、上記複数の差分ブロック信
号を並列に出力し、上記符号化画像信号をシリアルに復
号化し、復号化されたシリアルデータを複数のブロック
毎にパラレルデータに変換し、上記複数のブロックのそ
れぞれに並列に逆変換を行う。さらに、この画像信号復
号化方法において、上記符号化画像信号をシリアルに復
号化するステップでは、上記符号化画像信号を所定の画
像単位毎に付加された同期信号に基づいて複数に分配
し、分配された複数の符号化画像信号を各々シリアルに
復号化する。
【００２３】
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図１は、本発明を適用したＭＰＥ
Ｇ方式の高精細動画像信号復号化装置の全体構成を示す
ブロック図である。
して詳細に説明する。図１は、本発明を適用したＭＰＥ
Ｇ方式の高精細動画像信号復号化装置の全体構成を示す
ブロック図である。
【００２４】入力されたビットストリームは、デマルチ
プレクサ(DEMUX）２５によってスライス(SLICE) 単位に
コードバッファ (CODE-BUFF1〜CODE-BUFF4) ２６〜２９
に振り分けられる。図２は入力されたビットストリーム
をスライス(SLICE) 単位に振り分ける際の画像イメージ
の一例を示したものである。このとき、ビットストリー
ム内のスライスヘッダはあらかじめバイトアライン構造
になっているため、ビットストリーム内のスライスヘッ
ダをバイト毎にサーチすることで容易に振り分けること
ができる。
プレクサ(DEMUX）２５によってスライス(SLICE) 単位に
コードバッファ (CODE-BUFF1〜CODE-BUFF4) ２６〜２９
に振り分けられる。図２は入力されたビットストリーム
をスライス(SLICE) 単位に振り分ける際の画像イメージ
の一例を示したものである。このとき、ビットストリー
ム内のスライスヘッダはあらかじめバイトアライン構造
になっているため、ビットストリーム内のスライスヘッ
ダをバイト毎にサーチすることで容易に振り分けること
ができる。
【００２５】尚、各マクロブロックの動きベクトル、各
ブロックのＤＣ係数等は、符号化効率をあげるため、基
本的に同じスライス内の隣接マクロブロックの動きベク
トル、隣接ブロックのＤＣ係数との差分のみが符号化さ
れている。
ブロックのＤＣ係数等は、符号化効率をあげるため、基
本的に同じスライス内の隣接マクロブロックの動きベク
トル、隣接ブロックのＤＣ係数との差分のみが符号化さ
れている。
【００２６】このようにして、コードバッファ (CODE-B
UFF1) ２６にはスライス１、スライス５、スライス９、
・・・が格納されておりこれを可変長復号器(IVLC1) ３
０で復号する。同様に、コードバッファ(CODE-BUFF2)２
７にはスライス２、スライス６、スライス１０、・・・
が、コードバッファ(CODE-BUFF3)２８にはスライス３、
スライス７、スライス１１、・・・が、コードバッファ
(CODE-BUFF4)２９にはスライス４、スライス８、スライ
ス１２、・・・が格納されておりこれを各々可変長復号
器(IVLC2,IVLC3,IVLC4) ３１，３２，３３で復号する。
UFF1) ２６にはスライス１、スライス５、スライス９、
・・・が格納されておりこれを可変長復号器(IVLC1) ３
０で復号する。同様に、コードバッファ(CODE-BUFF2)２
７にはスライス２、スライス６、スライス１０、・・・
が、コードバッファ(CODE-BUFF3)２８にはスライス３、
スライス７、スライス１１、・・・が、コードバッファ
(CODE-BUFF4)２９にはスライス４、スライス８、スライ
ス１２、・・・が格納されておりこれを各々可変長復号
器(IVLC2,IVLC3,IVLC4) ３１，３２，３３で復号する。
【００２７】このとき、１スライス当たりのマクロブロ
ック(MB)数を固定にすることによって各ＩＶＬＣ処理の
同期を取ることによるＩＶＬＣの待機時間をなくし、効
率的に復号を行なうことができる。ＩＶＬＣ処理の詳細
については後述する。
ック(MB)数を固定にすることによって各ＩＶＬＣ処理の
同期を取ることによるＩＶＬＣの待機時間をなくし、効
率的に復号を行なうことができる。ＩＶＬＣ処理の詳細
については後述する。
【００２８】可変長復号器で復号されたデータはスイッ
チャ３４よって後段のバッファメモリ群３５〜３８に転
送される。図３はバッファメモリ群３５〜３８に転送さ
れるデータとここから出力されるデータを示したもの
で、ここでは、これまでスライス毎に行なっていた並列
処理を１／２ＭＢ単位（４ブロック）の並列処理に変換
する。例えば、４：２：２フォーマットの場合、１つの
マクロブロック中の輝度４ブロックが並列処理され、色
差４ブロックが並列処理される。各可変長復号器(IVLC1
〜IVLC4)３０〜３３はスライス１からスライス４のブロ
ック１を同時に出力していたが、これを４ブロック分バ
ッファメモリ群（３５〜３８）に格納する。このバッフ
ァメモリ群３５〜３８からスライス１のブロック１から
ブロック４を同時に読みだすことによって後段の処理を
１／２ＭＢ単位の並列処理で行なうことができる。ま
た、ここではジグザグスキャンの逆変換もかねて行なう
ことができる。ここで、１処理系当たりのバッファメモ
リの構成は４ブロック×２バンクである。
チャ３４よって後段のバッファメモリ群３５〜３８に転
送される。図３はバッファメモリ群３５〜３８に転送さ
れるデータとここから出力されるデータを示したもの
で、ここでは、これまでスライス毎に行なっていた並列
処理を１／２ＭＢ単位（４ブロック）の並列処理に変換
する。例えば、４：２：２フォーマットの場合、１つの
マクロブロック中の輝度４ブロックが並列処理され、色
差４ブロックが並列処理される。各可変長復号器(IVLC1
〜IVLC4)３０〜３３はスライス１からスライス４のブロ
ック１を同時に出力していたが、これを４ブロック分バ
ッファメモリ群（３５〜３８）に格納する。このバッフ
ァメモリ群３５〜３８からスライス１のブロック１から
ブロック４を同時に読みだすことによって後段の処理を
１／２ＭＢ単位の並列処理で行なうことができる。ま
た、ここではジグザグスキャンの逆変換もかねて行なう
ことができる。ここで、１処理系当たりのバッファメモ
リの構成は４ブロック×２バンクである。
【００２９】逆量子化(IQ)およびデイスクリートコサイ
ン逆変換(IDCT)の処理ブロック(IQ/IDCT1 〜IQ/IDCT4)
３９〜４２では、ブロック単位で処理が行なわれるた
め、このまま４並列で処理を行なう。
ン逆変換(IDCT)の処理ブロック(IQ/IDCT1 〜IQ/IDCT4)
３９〜４２では、ブロック単位で処理が行なわれるた
め、このまま４並列で処理を行なう。
【００３０】つぎに、動き補償(MC)の処理でも４並列で
処理を行なう。フレームメモリ４３に再生されている画
像より、ＭＢ単位に動きベクトルに応じた画像を抽出
し、ＩＱ／ＩＤＣＴ処理ブロック(IQ/IDCT1 〜IQ/IDCT
4) ３９〜４２より出力される画像データと共に復号画
像が再生される。ここで、動き補償の処理は１／２ＭＢ
（４ブロック）毎に処理されるため動き補償処理ブロッ
ク(MC1) ５３から動き補償処理ブロック(MC4) ５６に与
えられるベクトルは常に一致している。それによってＭ
Ｃバッファメモリ(MC-BUFF1 〜MC-BUFF4) ４８〜５１に
転送されたデータをＭＣスイッチャ５２でデータバスを
切り替えることで各動き補償処理ブロック(MC1〜MC4)５
３〜５６のＲＡＭアクセスが重なることなく、ＭＣ探索
範囲を制限することなくＭＣ処理が実現できる。ＭＣ処
理の詳細については後述する。
処理を行なう。フレームメモリ４３に再生されている画
像より、ＭＢ単位に動きベクトルに応じた画像を抽出
し、ＩＱ／ＩＤＣＴ処理ブロック(IQ/IDCT1 〜IQ/IDCT
4) ３９〜４２より出力される画像データと共に復号画
像が再生される。ここで、動き補償の処理は１／２ＭＢ
（４ブロック）毎に処理されるため動き補償処理ブロッ
ク(MC1) ５３から動き補償処理ブロック(MC4) ５６に与
えられるベクトルは常に一致している。それによってＭ
Ｃバッファメモリ(MC-BUFF1 〜MC-BUFF4) ４８〜５１に
転送されたデータをＭＣスイッチャ５２でデータバスを
切り替えることで各動き補償処理ブロック(MC1〜MC4)５
３〜５６のＲＡＭアクセスが重なることなく、ＭＣ探索
範囲を制限することなくＭＣ処理が実現できる。ＭＣ処
理の詳細については後述する。
【００３１】ここで再生された復号画像は上記同様４並
列でストア用バッファメモリ(ST-BUFF1 〜ST-BUFF4) ６
１〜６４を介して再びフレームメモリ４３に格納され
る。
列でストア用バッファメモリ(ST-BUFF1 〜ST-BUFF4) ６
１〜６４を介して再びフレームメモリ４３に格納され
る。
【００３２】また、フレームメモリ４３上に再生された
画像はディスプレイ用バッファメモリ(DISP-BUFF1 〜DI
SP-BUFF4) ９４〜９７を介し表示するタイミングにした
がってディスプレイスイッチャ９８を切り替えＤ／Ａコ
ンバータ９９に出力しディスプレイ１００に表示され
る。
画像はディスプレイ用バッファメモリ(DISP-BUFF1 〜DI
SP-BUFF4) ９４〜９７を介し表示するタイミングにした
がってディスプレイスイッチャ９８を切り替えＤ／Ａコ
ンバータ９９に出力しディスプレイ１００に表示され
る。
【００３３】ここで、図４は、この画像信号復号化装置
における可変長復号器周辺の具体的な構成例を示すブロ
ック図である。
における可変長復号器周辺の具体的な構成例を示すブロ
ック図である。
【００３４】この図４において、６５はビットストリー
ムが入力される入力端子、６６はビットストリームをス
ライス(SLICE) 単位に切り分けるデマルチプレクサ(DEM
UX)、６７〜７０はスライス(SLICE) 単位のビットスト
リームを格納するコードバッファメモリ(CODE-BUFF1 〜
CODE-BUFF4) 、７１〜７４は可変長コードであるビット
ストリームをデコードする可変長復号器(IVLC)、７５〜
７８はデコードしたデータを出力する出力端子である。
ムが入力される入力端子、６６はビットストリームをス
ライス(SLICE) 単位に切り分けるデマルチプレクサ(DEM
UX)、６７〜７０はスライス(SLICE) 単位のビットスト
リームを格納するコードバッファメモリ(CODE-BUFF1 〜
CODE-BUFF4) 、７１〜７４は可変長コードであるビット
ストリームをデコードする可変長復号器(IVLC)、７５〜
７８はデコードしたデータを出力する出力端子である。
【００３５】以下、それぞれの動作を図５のタイミング
図を用いて説明する。
図を用いて説明する。
【００３６】端子６５より入力された入力ビットストリ
ームは、デマルチプレクサ(DEMUX)６６においてスライ
ス(SLICE) 単位に切り分けられる。ビットストリームに
は、複数のマクロブロック（これをスライス(SLICE) と
呼ぶ）毎に同期信号(Slice-Start-Code)が入っているの
で、これを検出してビットストリームをスライス(SLIC
E) 単位に切り分ける。
ームは、デマルチプレクサ(DEMUX)６６においてスライ
ス(SLICE) 単位に切り分けられる。ビットストリームに
は、複数のマクロブロック（これをスライス(SLICE) と
呼ぶ）毎に同期信号(Slice-Start-Code)が入っているの
で、これを検出してビットストリームをスライス(SLIC
E) 単位に切り分ける。
【００３７】図５に示すように、切り分けられたスライ
ス(SLICE) 毎のビットストリームは、コードバッファメ
モリ(CODE-BUFF1)６７、コードバッファメモリ(CODE-BU
FF2)６８、コードバッファメモリ(CODE-BUFF3)６９、コ
ードバッファメモリ(CODE-BUFF4)７０に分けて書き込ま
れる。すなわち、コードバッファメモリ(CODE-BUFF1)６
７にはスライス１、スライス５、スライス９．．．が、
コードバッファメモリ(CODE-BUFF2)６８にはスライス
２、スライス６、スライス１０．．．がコードバッファ
メモリ(CODE-BUFF3)６９にはスライス３、スライス７、
スライス１１．．．が、コードバッファメモリ(CODE-BU
FF4)７０にはスライス４、スライス８、スライス１
２．．．がそれぞれ書き込まれる。
ス(SLICE) 毎のビットストリームは、コードバッファメ
モリ(CODE-BUFF1)６７、コードバッファメモリ(CODE-BU
FF2)６８、コードバッファメモリ(CODE-BUFF3)６９、コ
ードバッファメモリ(CODE-BUFF4)７０に分けて書き込ま
れる。すなわち、コードバッファメモリ(CODE-BUFF1)６
７にはスライス１、スライス５、スライス９．．．が、
コードバッファメモリ(CODE-BUFF2)６８にはスライス
２、スライス６、スライス１０．．．がコードバッファ
メモリ(CODE-BUFF3)６９にはスライス３、スライス７、
スライス１１．．．が、コードバッファメモリ(CODE-BU
FF4)７０にはスライス４、スライス８、スライス１
２．．．がそれぞれ書き込まれる。
【００３８】また、並列に用意された４つの可変長復号
器(IVLC)７１，７２，７３，７４は、スライス４のビッ
トストリームが書き込まれると、それぞれコードバッフ
ァメモリ(CODE-BUFF1 〜CODE-BUFF4) ６７，６８，６
９，７０の内容を読み出し、同時にデコードを開始す
る。
器(IVLC)７１，７２，７３，７４は、スライス４のビッ
トストリームが書き込まれると、それぞれコードバッフ
ァメモリ(CODE-BUFF1 〜CODE-BUFF4) ６７，６８，６
９，７０の内容を読み出し、同時にデコードを開始す
る。
【００３９】各可変長復号器(IVLC)７１，７２，７３，
７４は同じ時間内で１マクロブロックのデコード処理を
完了する。可変長復号器(IVLC)７１のデコード結果は端
子７５へ、可変長復号器(IVLC)７２のデコード結果は端
子７６へ、可変長復号器(IVLC)７３のデコード結果は端
子７７へ、可変長復号器(IVLC)７４のデコード結果は端
子７８へそれぞれ出力され、スイッチャ３４に入力され
る。また、デコードされた動きベクトルデータは、ＭＣ
スイッチャ５２及び動き補償処理ブロック(MC1,MC2,MC
3,MC4) ５３，５４，５５，５６へ入力される。
７４は同じ時間内で１マクロブロックのデコード処理を
完了する。可変長復号器(IVLC)７１のデコード結果は端
子７５へ、可変長復号器(IVLC)７２のデコード結果は端
子７６へ、可変長復号器(IVLC)７３のデコード結果は端
子７７へ、可変長復号器(IVLC)７４のデコード結果は端
子７８へそれぞれ出力され、スイッチャ３４に入力され
る。また、デコードされた動きベクトルデータは、ＭＣ
スイッチャ５２及び動き補償処理ブロック(MC1,MC2,MC
3,MC4) ５３，５４，５５，５６へ入力される。
【００４０】なお、図５において、可変長復号器(IVLC)
７１出力の１−１はスライス１の中の１番目のブロック
を示す。同様に、可変長復号器(IVLC)７４出力の４−１
はスライス４の中の１番目のブロックを示す。
７１出力の１−１はスライス１の中の１番目のブロック
を示す。同様に、可変長復号器(IVLC)７４出力の４−１
はスライス４の中の１番目のブロックを示す。
【００４１】次に、図６は、この画像信号復号化装置に
おける可変長復号器(IVLC)周辺の具体的な他の構成例を
示すブロックである。
おける可変長復号器(IVLC)周辺の具体的な他の構成例を
示すブロックである。
【００４２】この図６において、６５はビットストリー
ムが入力される入力端子、７９はビットストリームをス
ライス(SLICE) 単位に切り分けるデマルチプレクサ(DEM
UX)、８０はスライス(SLICE) 毎に領域分けしてビット
ストリームを格納するコードバッファメモリ(Code-Buff
er) 、９０〜９３は後段の可変長復号器(IVLC)用のＳｌ
ｉｃｅ単位のビットストリームを格納するバッファメモ
リ(Buffer)、７１〜７４は可変長コードであるビットス
トリームをデコードする可変長復号器(IVLC)、７５〜７
８はデコードしたデータを出力する出力端子である。
ムが入力される入力端子、７９はビットストリームをス
ライス(SLICE) 単位に切り分けるデマルチプレクサ(DEM
UX)、８０はスライス(SLICE) 毎に領域分けしてビット
ストリームを格納するコードバッファメモリ(Code-Buff
er) 、９０〜９３は後段の可変長復号器(IVLC)用のＳｌ
ｉｃｅ単位のビットストリームを格納するバッファメモ
リ(Buffer)、７１〜７４は可変長コードであるビットス
トリームをデコードする可変長復号器(IVLC)、７５〜７
８はデコードしたデータを出力する出力端子である。
【００４３】以下、それぞれの動作を図７のタイミング
図を用いて説明する。
図を用いて説明する。
【００４４】端子６５より入力された入力ビットストリ
ームは、デマルチプレクサ(DEMUX)７９においてＳｌｉ
ｃｅ単位に切り分けられる。ビットストリームには、複
数のマクロブロック（これをスライス(SLICE) と呼ぶ）
毎に同期信号(Slice-Start-Code)が入っているので、こ
れを検出してビットストリームをスライス(SLICE) 単位
に切り分ける。
ームは、デマルチプレクサ(DEMUX)７９においてＳｌｉ
ｃｅ単位に切り分けられる。ビットストリームには、複
数のマクロブロック（これをスライス(SLICE) と呼ぶ）
毎に同期信号(Slice-Start-Code)が入っているので、こ
れを検出してビットストリームをスライス(SLICE) 単位
に切り分ける。
【００４５】図７に示すように、切り分けられたスライ
ス毎のビットストリームは、内部を４つに領域分けした
コードバッファメモリ(Code-Buffer) ８０の領域１、領
域２、領域３、領域４に分けて書き込まれる。すなわ
ち、領域１にはスライス１、スライス５、スライス
９．．．が、領域２にはスライス２、スライス６、スラ
イス１０．．．が、領域３にはスライス３、スライス
７、スライス１１．．．が、領域４にはスライス４、ス
ライス８、スライス１２．．．がそれぞれ書き込まれ
る。
ス毎のビットストリームは、内部を４つに領域分けした
コードバッファメモリ(Code-Buffer) ８０の領域１、領
域２、領域３、領域４に分けて書き込まれる。すなわ
ち、領域１にはスライス１、スライス５、スライス
９．．．が、領域２にはスライス２、スライス６、スラ
イス１０．．．が、領域３にはスライス３、スライス
７、スライス１１．．．が、領域４にはスライス４、ス
ライス８、スライス１２．．．がそれぞれ書き込まれ
る。
【００４６】スライス４のビットストリームが書き込ま
れると、コードバッファメモリ(Code-Buffer) ８０から
順次４つの領域が読み出される。このとき、領域１の内
容（スライス１、スライス５、スライス９．．．）はバ
ッファメモリ(Buffer)９０に、領域２の内容（スライス
２、スライス６、スライス１０．．．）はバッファメモ
リ(Buffer)９１に、領域３の内容（スライス３、スライ
ス７、スライス１１．．．）はバッファメモリ(Buffer)
９２に、領域４の内容（スライス４、スライス８、スラ
イス１２．．．）はバッファメモリ(Buffer)９３に書き
込まれる。
れると、コードバッファメモリ(Code-Buffer) ８０から
順次４つの領域が読み出される。このとき、領域１の内
容（スライス１、スライス５、スライス９．．．）はバ
ッファメモリ(Buffer)９０に、領域２の内容（スライス
２、スライス６、スライス１０．．．）はバッファメモ
リ(Buffer)９１に、領域３の内容（スライス３、スライ
ス７、スライス１１．．．）はバッファメモリ(Buffer)
９２に、領域４の内容（スライス４、スライス８、スラ
イス１２．．．）はバッファメモリ(Buffer)９３に書き
込まれる。
【００４７】並列に用意された４つの可変長復号器(IVL
C)７１，７２，７３，７４は、バッファメモリ(Buffer)
９３に領域４の内容が書き込まれると、それぞれバッフ
ァメモリ(Buffer)９０、バッファメモリ(Buffer)９１、
バッファメモリ(Buffer)９２、バッファメモリ(Buffer)
９３の内容を読みだし、同時にデコードを開始する。
C)７１，７２，７３，７４は、バッファメモリ(Buffer)
９３に領域４の内容が書き込まれると、それぞれバッフ
ァメモリ(Buffer)９０、バッファメモリ(Buffer)９１、
バッファメモリ(Buffer)９２、バッファメモリ(Buffer)
９３の内容を読みだし、同時にデコードを開始する。
【００４８】各可変長復号器(IVLC)７１，７２，７３，
７４は同じ時間内で１マクロブロックのデコード処理を
完了する。可変長復号器(IVLC)７１のデコード結果は端
子７５へ、可変長復号器(IVLC)７２のデコード結果は端
子７６へ、可変長復号器(IVLC)７３のデコード結果は端
子７７へ、可変長復号器(IVLC)７４のデコード結果は端
子７８へそれぞれ出力され、上記スイッチャ３４に入力
される。また、デコードされた動きベクトルデータは、
ＭＣスイッチャ５２及び動き補償処理ブロック（MC1,MC
2.MC3,MC4 ）５３，５４，５５，５６へ入力される。
７４は同じ時間内で１マクロブロックのデコード処理を
完了する。可変長復号器(IVLC)７１のデコード結果は端
子７５へ、可変長復号器(IVLC)７２のデコード結果は端
子７６へ、可変長復号器(IVLC)７３のデコード結果は端
子７７へ、可変長復号器(IVLC)７４のデコード結果は端
子７８へそれぞれ出力され、上記スイッチャ３４に入力
される。また、デコードされた動きベクトルデータは、
ＭＣスイッチャ５２及び動き補償処理ブロック（MC1,MC
2.MC3,MC4 ）５３，５４，５５，５６へ入力される。
【００４９】なお、図７において、可変長復号器(IVLC)
７１出力の１−１はスライス１の中の１番目のブロック
を示す。同様に、可変長復号器(IVLC)７４出力の４−１
はスライス４の中の１番目のブロックを示す。
７１出力の１−１はスライス１の中の１番目のブロック
を示す。同様に、可変長復号器(IVLC)７４出力の４−１
はスライス４の中の１番目のブロックを示す。
【００５０】また、ビットストリームの中に、データフ
ォーマット（画像フォーマット）としてスライスより上
位のレイヤに、スライス以下のデコードを行なう際に使
用するパラメータが入っている場合は、図４において
は、コードバッファメモリ（Code-Buffer)６７，６８，
６９，７０に上位レイヤのビットストリームを同時に書
き込み、可変長復号器(IVLC)７１，７２，７３，７４で
パラレルで使用する方法、もしくは、４つのうちの１つ
のコードバッファメモリ（Code-Buffer)に上位レイヤの
ビットストリームを書き込み、４つのうちの１つの可変
長復号器(IVLC)がこれをデコードし、他の可変長復号器
(IVLC)にパラメータをセットする方式、もしくは、別プ
ロセッサが上位レイヤのビットストリームをデコードし
て、４つの可変長復号器(IVLC)にパラメータをセットす
る方法などがとれる。
ォーマット（画像フォーマット）としてスライスより上
位のレイヤに、スライス以下のデコードを行なう際に使
用するパラメータが入っている場合は、図４において
は、コードバッファメモリ（Code-Buffer)６７，６８，
６９，７０に上位レイヤのビットストリームを同時に書
き込み、可変長復号器(IVLC)７１，７２，７３，７４で
パラレルで使用する方法、もしくは、４つのうちの１つ
のコードバッファメモリ（Code-Buffer)に上位レイヤの
ビットストリームを書き込み、４つのうちの１つの可変
長復号器(IVLC)がこれをデコードし、他の可変長復号器
(IVLC)にパラメータをセットする方式、もしくは、別プ
ロセッサが上位レイヤのビットストリームをデコードし
て、４つの可変長復号器(IVLC)にパラメータをセットす
る方法などがとれる。
【００５１】また、図６においては、コードバッファメ
モリ（Code-Buffer)８０の４つのうちの１つの領域に上
位レイヤのビットストリームを書き込み、この領域を読
み出すときにバッファメモリ９０，９１，９２，９３に
同時に書き込み、可変長復号器(IVLC)７１，７２，７
３，７４でパラレルに使用する方法、もしくは、コード
バッファメモリ（Code-Buffer)８０の４つの領域のうち
１つの領域に上位レイヤのビットストリームを書き込
み、同じように４つのバッファメモリ９０〜９３のうち
の１つにこれを書き込み、４つのうちの１つの可変長復
号器(IVLC)がこれをデコードし、他の可変長復号器(IVL
C)にパラメータをセットする方法、もしくは、別プロセ
ッサが上位レイヤのビットストリームをデコードして、
４つの可変長復号器(IVLC)にパラメータをセットする方
法、もしくは、デマルチプレクサ(DEMUX) ７９が、コー
ドバッファメモリ（Code-Buffer)８０の４つの領域に対
して上位レイヤのビットストリームを繰り返し書き込
み、この領域を読みだすときにバッファメモリ９０，９
１，９２，９３に同時に書き込み、可変長復号器(IVLC)
７１，７２，７３，７４でパラレルに使用する方法など
がとれる。
モリ（Code-Buffer)８０の４つのうちの１つの領域に上
位レイヤのビットストリームを書き込み、この領域を読
み出すときにバッファメモリ９０，９１，９２，９３に
同時に書き込み、可変長復号器(IVLC)７１，７２，７
３，７４でパラレルに使用する方法、もしくは、コード
バッファメモリ（Code-Buffer)８０の４つの領域のうち
１つの領域に上位レイヤのビットストリームを書き込
み、同じように４つのバッファメモリ９０〜９３のうち
の１つにこれを書き込み、４つのうちの１つの可変長復
号器(IVLC)がこれをデコードし、他の可変長復号器(IVL
C)にパラメータをセットする方法、もしくは、別プロセ
ッサが上位レイヤのビットストリームをデコードして、
４つの可変長復号器(IVLC)にパラメータをセットする方
法、もしくは、デマルチプレクサ(DEMUX) ７９が、コー
ドバッファメモリ（Code-Buffer)８０の４つの領域に対
して上位レイヤのビットストリームを繰り返し書き込
み、この領域を読みだすときにバッファメモリ９０，９
１，９２，９３に同時に書き込み、可変長復号器(IVLC)
７１，７２，７３，７４でパラレルに使用する方法など
がとれる。
【００５２】次に、動き補償の具体的な処理動作につい
て説明する。
て説明する。
【００５３】図８は、予測参照画像のイメージに対する
各ＤＲＡＭ（フレームメモリ）への振り分けを描いたも
ので各ＤＲＡＭへの振り分けは市松模様となる構造であ
る。
各ＤＲＡＭ（フレームメモリ）への振り分けを描いたも
ので各ＤＲＡＭへの振り分けは市松模様となる構造であ
る。
【００５４】現フレーム処理ＭＢ８１に対し動きベクト
ル８２が与えられ予測参照フレームのマクロブロック(M
B)８３の位置が図８のＡのようにＤＲＡＭ４の領域から
開始するようになっていたとする。動き補償処理でブロ
ックＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、動きベクトル
８２に応じて各々ＤＲＡＭ１，２，３，４の読出しアド
レスを設定する。これにより、予測参照フレームのＭＢ
８３内のＤＲＡＭ１の領域は図８のＢの構成でＭＣバッ
ファメモリ(MC-BUFF1)に転送される、同様にＤＲＡＭ２
の領域はＭＣバッファメモリ(MC-BUFF2)に、ＤＲＡＭ３
の領域はＭＣバッファメモリ(MC-BUFF3)に、ＤＲＡＭ４
の領域はＭＣバッファメモリ(MC-BUFF4)に、各々転送さ
れる。これで予測フレームのＭＢ８３を転送し終えた
が、ＭＣバッファメモリ(MC-BUFF) とＭＣ処理された予
測画像が、供給されるべき加算器との位置関係がずれて
いるため、ＭＣバッファメモリ（図８のＢ）と加算器
（図１の５７，５８，５９，６０）間にスイッチャ５２
を設けることによってどのＭＣバッファメモリ(MC-BUF
F) のデータをどの加算器に供給するかを選択する。ま
た、動き補償処理ブロックＭＣ１，ＭＣ２，ＭＣ３，Ｍ
Ｃ４は、スイッチャ５２と協同して、動きベクトル８２
に応じて各々ＭＣ−ＢＵＦＦ１，ＭＣ−ＢＵＦＦ２，Ｍ
Ｃ−ＢＵＦＦ３，ＭＣ−ＢＵＦＦ４の読出しアドレスを
制御し、加算器５７，５８，５９，６０に供給されるデ
ータが図８のＣになるようにする。
ル８２が与えられ予測参照フレームのマクロブロック(M
B)８３の位置が図８のＡのようにＤＲＡＭ４の領域から
開始するようになっていたとする。動き補償処理でブロ
ックＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、動きベクトル
８２に応じて各々ＤＲＡＭ１，２，３，４の読出しアド
レスを設定する。これにより、予測参照フレームのＭＢ
８３内のＤＲＡＭ１の領域は図８のＢの構成でＭＣバッ
ファメモリ(MC-BUFF1)に転送される、同様にＤＲＡＭ２
の領域はＭＣバッファメモリ(MC-BUFF2)に、ＤＲＡＭ３
の領域はＭＣバッファメモリ(MC-BUFF3)に、ＤＲＡＭ４
の領域はＭＣバッファメモリ(MC-BUFF4)に、各々転送さ
れる。これで予測フレームのＭＢ８３を転送し終えた
が、ＭＣバッファメモリ(MC-BUFF) とＭＣ処理された予
測画像が、供給されるべき加算器との位置関係がずれて
いるため、ＭＣバッファメモリ（図８のＢ）と加算器
（図１の５７，５８，５９，６０）間にスイッチャ５２
を設けることによってどのＭＣバッファメモリ(MC-BUF
F) のデータをどの加算器に供給するかを選択する。ま
た、動き補償処理ブロックＭＣ１，ＭＣ２，ＭＣ３，Ｍ
Ｃ４は、スイッチャ５２と協同して、動きベクトル８２
に応じて各々ＭＣ−ＢＵＦＦ１，ＭＣ−ＢＵＦＦ２，Ｍ
Ｃ−ＢＵＦＦ３，ＭＣ−ＢＵＦＦ４の読出しアドレスを
制御し、加算器５７，５８，５９，６０に供給されるデ
ータが図８のＣになるようにする。
【００５５】図９はＭＣバッファメモリ(MC-BUFF) と加
算器間のスイッチャ５２の切り替えタイミングである。
図８のＡのような動きベクトルが与えられた場合、スイ
ッチャ５２は、時刻ｔ１において、まずＭＣバッファメ
モリ(MC-BUFF4)が加算器５９をアクセスするようにスイ
ッチングを行う。同様に、スイッチャ５２は、ＭＣバッ
ファメモリ(MC-BUFF3)が加算器５８を、ＭＣバッファメ
モリ(MC-BUFF2)が加算器５９を、ＭＣバッファメモリ(M
C-BUFF1)が加算器６０をアクセスする様スイッチを設定
する。次に、１ラインアクセス時の途中時刻ｔ２におい
てＭＣバッファメモリ(MC-BUFF3)が加算器５７をアクセ
スする様スイッチを切り替える。同様に、ＭＣバッファ
メモリ(MC-BUFF4)が加算器５８を、ＭＣバッファメモリ
(MC-BUFF1)が加算器５９を、ＭＣバッファメモリ(MC-BU
FF2)が加算器６０をアクセスする様スイッチを切り替え
る。時刻ｔ３において、スイッチャ５２は、１ラインの
アクセスを終了するとスイッチを初期状態（ｔ１開始状
態）に戻し以降この動作を繰り返す。次に時刻ｔ４のｎ
ラインを終了した時点で今度はＭＣバッファメモリ(MC-
BUFF2)が加算器５７をアクセスする様スイッチを切り替
える。同様に、ＭＣバッファメモリ(MC-BUFF1)が加算器
５８を、ＭＣバッファメモリ(MC-BUFF4)が加算器５９
を、ＭＣバッファメモリ(MC-BUFF3)が加算器６０をアク
セスする様スイッチを切り替え、ｎ＋１ラインを開始す
る。ｎ＋１ラインの途中、時刻ｔ５において、スイッチ
ャ５２は、再びＭＣバッファメモリ(MC-BUFF1)が加算器
５７をアクセスする様スイッチを切り替える。同様に、
ＭＣバッファメモリ(MC-BUFF2)が加算器５８を、ＭＣバ
ッファメモリ(MC-BUFF3)が加算器５９を、ＭＣバッファ
メモリ(MC-BUFF4)が加算器６０をアクセスする様スイッ
チを切り替え、時刻ｔ６においてｎ＋１ラインのアクセ
スを終了すると再びスイッチを時刻ｔ４の状態に戻し、
以降この動作を時刻ｔ７の８ライン終了時まで繰り返
す。
算器間のスイッチャ５２の切り替えタイミングである。
図８のＡのような動きベクトルが与えられた場合、スイ
ッチャ５２は、時刻ｔ１において、まずＭＣバッファメ
モリ(MC-BUFF4)が加算器５９をアクセスするようにスイ
ッチングを行う。同様に、スイッチャ５２は、ＭＣバッ
ファメモリ(MC-BUFF3)が加算器５８を、ＭＣバッファメ
モリ(MC-BUFF2)が加算器５９を、ＭＣバッファメモリ(M
C-BUFF1)が加算器６０をアクセスする様スイッチを設定
する。次に、１ラインアクセス時の途中時刻ｔ２におい
てＭＣバッファメモリ(MC-BUFF3)が加算器５７をアクセ
スする様スイッチを切り替える。同様に、ＭＣバッファ
メモリ(MC-BUFF4)が加算器５８を、ＭＣバッファメモリ
(MC-BUFF1)が加算器５９を、ＭＣバッファメモリ(MC-BU
FF2)が加算器６０をアクセスする様スイッチを切り替え
る。時刻ｔ３において、スイッチャ５２は、１ラインの
アクセスを終了するとスイッチを初期状態（ｔ１開始状
態）に戻し以降この動作を繰り返す。次に時刻ｔ４のｎ
ラインを終了した時点で今度はＭＣバッファメモリ(MC-
BUFF2)が加算器５７をアクセスする様スイッチを切り替
える。同様に、ＭＣバッファメモリ(MC-BUFF1)が加算器
５８を、ＭＣバッファメモリ(MC-BUFF4)が加算器５９
を、ＭＣバッファメモリ(MC-BUFF3)が加算器６０をアク
セスする様スイッチを切り替え、ｎ＋１ラインを開始す
る。ｎ＋１ラインの途中、時刻ｔ５において、スイッチ
ャ５２は、再びＭＣバッファメモリ(MC-BUFF1)が加算器
５７をアクセスする様スイッチを切り替える。同様に、
ＭＣバッファメモリ(MC-BUFF2)が加算器５８を、ＭＣバ
ッファメモリ(MC-BUFF3)が加算器５９を、ＭＣバッファ
メモリ(MC-BUFF4)が加算器６０をアクセスする様スイッ
チを切り替え、時刻ｔ６においてｎ＋１ラインのアクセ
スを終了すると再びスイッチを時刻ｔ４の状態に戻し、
以降この動作を時刻ｔ７の８ライン終了時まで繰り返
す。
【００５６】これで、１ＭＢのＭＣ処理を終了し、次の
ＭＢの処理に入る。このようにして、メモリアクセスの
領域が切り替わると同時にＭＣバッファメモリ（図８の
Ｂ）と加算器５７、５８、５９、６０間のスイッチャ
（図１の５２）を切り替えることによってメモリアクセ
スが重なることなく動き補償処理を実現することができ
る。
ＭＢの処理に入る。このようにして、メモリアクセスの
領域が切り替わると同時にＭＣバッファメモリ（図８の
Ｂ）と加算器５７、５８、５９、６０間のスイッチャ
（図１の５２）を切り替えることによってメモリアクセ
スが重なることなく動き補償処理を実現することができ
る。
【００５７】この動き補償処理においては図１に示すよ
うにＭＣバッファメモリ(MC-BUFF4〜MC-BUFF4) ４８〜
５１と加算器５７〜６０間にスイッチャ５２を設けるこ
とによってどのＭＣバッファメモリ(MC-BUFF4 〜MC-BUF
F4) ４８〜５１のデータをどの加算器に供給するかを選
択したが、図１０のようにフレームメモリ４３を構成し
ている各ＤＲＡＭ４４〜４７とＭＣバッファメモリ(MC-
BUFF1 〜MC-BUFF4) ４８〜５１間にスイッチャ５２を設
けることによってもこの手法を実現することができる。
うにＭＣバッファメモリ(MC-BUFF4〜MC-BUFF4) ４８〜
５１と加算器５７〜６０間にスイッチャ５２を設けるこ
とによってどのＭＣバッファメモリ(MC-BUFF4 〜MC-BUF
F4) ４８〜５１のデータをどの加算器に供給するかを選
択したが、図１０のようにフレームメモリ４３を構成し
ている各ＤＲＡＭ４４〜４７とＭＣバッファメモリ(MC-
BUFF1 〜MC-BUFF4) ４８〜５１間にスイッチャ５２を設
けることによってもこの手法を実現することができる。
【００５８】図１１のＡは、予測参照画像のイメージに
対する各ＤＲＡＭ（フレームメモリ）への振り分けを描
いたもので各ＤＲＡＭへの振り分けは市松模様となる構
造である。
対する各ＤＲＡＭ（フレームメモリ）への振り分けを描
いたもので各ＤＲＡＭへの振り分けは市松模様となる構
造である。
【００５９】上述の動き補償処理の場合と同様の動きベ
クトル８５が与えられ、現フレーム処理ＭＢ８４に対
し、予測参照フレームのＭＢ８６の位置が図１１のＡの
ようにＤＲＡＭ４の領域から開始するようになっていた
とする。動き補償処理ブロックＭＣ１〜ＭＣ４は動きベ
クトル８５に応じて、各々ＤＲＡＭ１〜４の読出しアド
レスを設定する。これにより、予測参照フレームのＭＢ
８６内の加算器５７へ供給されるべき領域は図１１のＢ
のようにＭＣバッファメモリ(MC-BUFF1)にＤＲＡＭ４、
ＤＲＡＭ３、ＤＲＡＭ２、ＤＲＡＭ１の順に転送され
る。同様に加算器５８へ供給されるべき領域はＭＣバッ
ファメモリ(MC-BUFF2)にＤＲＡＭ３，ＤＲＡＭ４、ＤＲ
ＡＭ１、ＤＲＡＭ２の順に、加算器５９へ供給されるべ
き領域はＭＣバッファメモリ(MC-BUFF3)にＤＲＡＭ２、
ＤＲＡＭ１、ＤＲＡＭ４、ＤＲＡＭ３の順に、加算器６
０へ供給されるべき領域はＭＣバッファメモリ(MC-BUFF
4)にＤＲＡＭ１、ＤＲＡＭ２、ＤＲＡＭ３、ＤＲＡＭ４
の順に、各々転送される。このように、各ＤＲＡＭとＭ
Ｃバッファメモリ間のスイッチャを切り替えることによ
ってメモリアクセスが重なることなく各ＭＣバッファメ
モリ(MC-BUFF1 〜MC-BUFF4) にデータを転送することが
できる。
クトル８５が与えられ、現フレーム処理ＭＢ８４に対
し、予測参照フレームのＭＢ８６の位置が図１１のＡの
ようにＤＲＡＭ４の領域から開始するようになっていた
とする。動き補償処理ブロックＭＣ１〜ＭＣ４は動きベ
クトル８５に応じて、各々ＤＲＡＭ１〜４の読出しアド
レスを設定する。これにより、予測参照フレームのＭＢ
８６内の加算器５７へ供給されるべき領域は図１１のＢ
のようにＭＣバッファメモリ(MC-BUFF1)にＤＲＡＭ４、
ＤＲＡＭ３、ＤＲＡＭ２、ＤＲＡＭ１の順に転送され
る。同様に加算器５８へ供給されるべき領域はＭＣバッ
ファメモリ(MC-BUFF2)にＤＲＡＭ３，ＤＲＡＭ４、ＤＲ
ＡＭ１、ＤＲＡＭ２の順に、加算器５９へ供給されるべ
き領域はＭＣバッファメモリ(MC-BUFF3)にＤＲＡＭ２、
ＤＲＡＭ１、ＤＲＡＭ４、ＤＲＡＭ３の順に、加算器６
０へ供給されるべき領域はＭＣバッファメモリ(MC-BUFF
4)にＤＲＡＭ１、ＤＲＡＭ２、ＤＲＡＭ３、ＤＲＡＭ４
の順に、各々転送される。このように、各ＤＲＡＭとＭ
Ｃバッファメモリ間のスイッチャを切り替えることによ
ってメモリアクセスが重なることなく各ＭＣバッファメ
モリ(MC-BUFF1 〜MC-BUFF4) にデータを転送することが
できる。
【００６０】これによって、すでに加算器５７へ供給さ
れるべきデータはＭＣバッファメモリ(MC-BUFF1)に、加
算器５８へ供給されるべきデータはＭＣバッファメモリ
(MC-BUFF2)に、加算器５９へ供給されるべきデータはＭ
Ｃバッファメモリ(MC-BUFF3)に、加算器６０へ供給され
るべきデータはＭＣバッファメモリ(MC-BUFF4)に、各々
格納されているので、よってメモリアクセスが重なるこ
となく動き補償処理（図１１のＣ）を実現することがで
きる。
れるべきデータはＭＣバッファメモリ(MC-BUFF1)に、加
算器５８へ供給されるべきデータはＭＣバッファメモリ
(MC-BUFF2)に、加算器５９へ供給されるべきデータはＭ
Ｃバッファメモリ(MC-BUFF3)に、加算器６０へ供給され
るべきデータはＭＣバッファメモリ(MC-BUFF4)に、各々
格納されているので、よってメモリアクセスが重なるこ
となく動き補償処理（図１１のＣ）を実現することがで
きる。
【００６１】このような動き補償処理において、図１０
に示すようにフレームメモリ４３を構成している各ＤＲ
ＡＭ４４〜４７とＭＣバッファメモリ(MC-BUFF1 〜MC-B
UFF1) ４８〜５１間にスイッチャ５２を設けることによ
ってこの手法を実現したが、この場合、各ＤＲＡＭ４４
〜４７（フレームメモリ）へのデータの振り分けを次の
ようにしてもこの手法を実現することができる。
に示すようにフレームメモリ４３を構成している各ＤＲ
ＡＭ４４〜４７とＭＣバッファメモリ(MC-BUFF1 〜MC-B
UFF1) ４８〜５１間にスイッチャ５２を設けることによ
ってこの手法を実現したが、この場合、各ＤＲＡＭ４４
〜４７（フレームメモリ）へのデータの振り分けを次の
ようにしてもこの手法を実現することができる。
【００６２】図１２のＡは、予測参照画像のイメージに
対する各ＤＲＡＭ４４〜４７（フレームメモリ）への振
り分けを描いたもので、各ＤＲＡＭ４４〜４７へはライ
ン毎に振り分けられる構造である。現フレーム処理ＭＢ
８７に対し動きベクトル８８が与えられ予測参照フレー
ムのＭＢ８９の位置が図のようにＲＡＭ４の領域から開
始するようになっていたとする。動き補償処理ブロック
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、各々ＤＲＡＭ１，
２，３，４の読出しアドレスを設定する。
対する各ＤＲＡＭ４４〜４７（フレームメモリ）への振
り分けを描いたもので、各ＤＲＡＭ４４〜４７へはライ
ン毎に振り分けられる構造である。現フレーム処理ＭＢ
８７に対し動きベクトル８８が与えられ予測参照フレー
ムのＭＢ８９の位置が図のようにＲＡＭ４の領域から開
始するようになっていたとする。動き補償処理ブロック
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、各々ＤＲＡＭ１，
２，３，４の読出しアドレスを設定する。
【００６３】予測参照フレームのＭＢ８９内の加算器５
７へ供給されるべき領域（図１２のＢ）は、図１３に示
されるタイミングにしたがってＭＣバッファメモリ(MC-
BUFF1)にＤＲＡＭ４、ＤＲＡＭ１、ＤＲＡＭ２、ＤＲＡ
Ｍ３・・・の順に転送される。
７へ供給されるべき領域（図１２のＢ）は、図１３に示
されるタイミングにしたがってＭＣバッファメモリ(MC-
BUFF1)にＤＲＡＭ４、ＤＲＡＭ１、ＤＲＡＭ２、ＤＲＡ
Ｍ３・・・の順に転送される。
【００６４】この際、加算器５８へ供給されるべき領域
を先頭から転送しようとするとＭＣバッファメモリ(MC-
BUFF1)のアクセスと重なってしまうため、加算器５７へ
供給されるべき領域とは１ラインずれたところから転送
を開始する。つまり、加算器５８へ供給されるべき領域
は、ＭＣバッファメモリ(MC-BUFF2)にＤＲＡＭ３、ＤＲ
ＡＭ４、ＤＲＡＭ１、ＤＲＡＭ２・・・の順に、加算器
５９へ供給されるべき領域も同様、ＭＣバッファメモリ
(MC-BUFF3)に加算器５７へ供給されるべき領域とは２ラ
インずれたところから、ＤＲＡＭ２、ＤＲＡＭ３、ＤＲ
ＡＭ４、ＤＲＡＭ１・・・の順に、加算器６０へ供給さ
れるべき領域も同様、ＭＣバッファメモリ(MC-BUFF4)に
加算器５７に供給されるべき領域とは３ラインずれたと
ころから、ＭＣバッファメモリ(MC-BUFF4)にＤＲＡＭ
１、ＤＲＡＭ２、ＤＲＡＭ３、ＤＲＡＭ４・・・の順
に、各々転送される。この様に、図１５に示す各ＤＲＡ
Ｍ４４〜４７とＭＣバッファメモリ(MC-BUFF1 〜MC-BUF
F4) ４８〜５１間のスイッチャ５２をＴＩＭＥ ＳＬＯ
Ｔ毎に切り替えることによってメモリアクセスが重なる
ことなく各ＭＣバッファメモリ(MC-BUFF1 〜MC-BUFF4)
４８〜５１にデータを転送することができる。
を先頭から転送しようとするとＭＣバッファメモリ(MC-
BUFF1)のアクセスと重なってしまうため、加算器５７へ
供給されるべき領域とは１ラインずれたところから転送
を開始する。つまり、加算器５８へ供給されるべき領域
は、ＭＣバッファメモリ(MC-BUFF2)にＤＲＡＭ３、ＤＲ
ＡＭ４、ＤＲＡＭ１、ＤＲＡＭ２・・・の順に、加算器
５９へ供給されるべき領域も同様、ＭＣバッファメモリ
(MC-BUFF3)に加算器５７へ供給されるべき領域とは２ラ
インずれたところから、ＤＲＡＭ２、ＤＲＡＭ３、ＤＲ
ＡＭ４、ＤＲＡＭ１・・・の順に、加算器６０へ供給さ
れるべき領域も同様、ＭＣバッファメモリ(MC-BUFF4)に
加算器５７に供給されるべき領域とは３ラインずれたと
ころから、ＭＣバッファメモリ(MC-BUFF4)にＤＲＡＭ
１、ＤＲＡＭ２、ＤＲＡＭ３、ＤＲＡＭ４・・・の順
に、各々転送される。この様に、図１５に示す各ＤＲＡ
Ｍ４４〜４７とＭＣバッファメモリ(MC-BUFF1 〜MC-BUF
F4) ４８〜５１間のスイッチャ５２をＴＩＭＥ ＳＬＯ
Ｔ毎に切り替えることによってメモリアクセスが重なる
ことなく各ＭＣバッファメモリ(MC-BUFF1 〜MC-BUFF4)
４８〜５１にデータを転送することができる。
【００６５】これによって、すでに、加算器５７へ供給
されるべきデータはＭＣバッファメモリ(MC-BUFF1)に、
加算器５８へ供給されるべきデータはＭＣバッファメモ
リ(MC-BUFF2)に、加算器５９へ供給されるべきデータは
ＭＣバッファメモリ(MC-BUFF3)に、加算器６０へ供給さ
れるべきデータはＭＣバッファメモリ(MC-BUFF4)に、各
々格納されているので、よってメモリーアクセスが重な
ることなく動き補償処理を実現することができる。
されるべきデータはＭＣバッファメモリ(MC-BUFF1)に、
加算器５８へ供給されるべきデータはＭＣバッファメモ
リ(MC-BUFF2)に、加算器５９へ供給されるべきデータは
ＭＣバッファメモリ(MC-BUFF3)に、加算器６０へ供給さ
れるべきデータはＭＣバッファメモリ(MC-BUFF4)に、各
々格納されているので、よってメモリーアクセスが重な
ることなく動き補償処理を実現することができる。
【００６６】尚、以上の実施例においてはデコーダの例
について説明したが、本発明はエンコーダのローカルデ
コーダにおいても適用できる。
について説明したが、本発明はエンコーダのローカルデ
コーダにおいても適用できる。
【００６７】
【発明の効果】本発明に係る画像信号復号化装置では、
符号化画像信号をスライス毎に付加された同期信号に基
づいて分配手段により複数の復号化手段に分配して、各
復号化手段により複数の符号化画像信号を各々復号化す
るので、同期符号内で差分を取るような符号化方法に制
限を加えることがなくなる。従って、同期符号の間の区
間で行なわれている前ブロックとの差分をとるようなブ
ロック間にまたがった符号化方法、例えば、動きベクト
ルの符号化、各ブロックのＤＣ係数の符号化等に制限を
加えることなく従来のエンコード方法をそのまま使いな
がら、複数の画像符号データ復号手段を並列動作させて
処理を行なうことができる。
符号化画像信号をスライス毎に付加された同期信号に基
づいて分配手段により複数の復号化手段に分配して、各
復号化手段により複数の符号化画像信号を各々復号化す
るので、同期符号内で差分を取るような符号化方法に制
限を加えることがなくなる。従って、同期符号の間の区
間で行なわれている前ブロックとの差分をとるようなブ
ロック間にまたがった符号化方法、例えば、動きベクト
ルの符号化、各ブロックのＤＣ係数の符号化等に制限を
加えることなく従来のエンコード方法をそのまま使いな
がら、複数の画像符号データ復号手段を並列動作させて
処理を行なうことができる。
【００６８】また、本発明に係る画像信号復号化装置で
は、符号化画像信号を復号化手段によりシリアルに復号
化し、そのシリアルデータを並列化手段により複数のブ
ロック毎にパラレルデータに変換し、複数の逆変換手段
により上記複数のブロックのそれぞれに並列に逆変換を
行うので、変換符号化された符号化画像信号を従来のエ
ンコード方法をそのまま使って高速に再生することが可
能になる。
は、符号化画像信号を復号化手段によりシリアルに復号
化し、そのシリアルデータを並列化手段により複数のブ
ロック毎にパラレルデータに変換し、複数の逆変換手段
により上記複数のブロックのそれぞれに並列に逆変換を
行うので、変換符号化された符号化画像信号を従来のエ
ンコード方法をそのまま使って高速に再生することが可
能になる。
【００６９】さらに、本発明に係る画像信号復号化装置
では、１つの動きベクトルに基づいて予測符号化された
複数の差分ブロック信号を出力手段より並列に出力し、
上記１つの動きベクトルに基づいて、上記複数の差分ブ
ロック信号に対応する複数の予測画像信号を生成手段に
より並列に生成し、上記複数の差分ブロック信号と上記
複数の予測画像信号を複数の加算手段により各々加算す
ることにより、予測符号化された符号化画像信号を迅速
に復号化することがきる。
では、１つの動きベクトルに基づいて予測符号化された
複数の差分ブロック信号を出力手段より並列に出力し、
上記１つの動きベクトルに基づいて、上記複数の差分ブ
ロック信号に対応する複数の予測画像信号を生成手段に
より並列に生成し、上記複数の差分ブロック信号と上記
複数の予測画像信号を複数の加算手段により各々加算す
ることにより、予測符号化された符号化画像信号を迅速
に復号化することがきる。
【００７０】また、本発明に係る画像信号復号化方法で
は、符号化画像信号をスライス毎に付加された同期信号
に基づいて複数に分配して、分配された複数の符号化画
像信号を各々復号化することにより、従来のエンコード
方法をそのまま使った画像符号データを高速に再生する
ことが可能になる。
は、符号化画像信号をスライス毎に付加された同期信号
に基づいて複数に分配して、分配された複数の符号化画
像信号を各々復号化することにより、従来のエンコード
方法をそのまま使った画像符号データを高速に再生する
ことが可能になる。
【００７１】また、本発明に係る画像信号復号化方法で
は、符号化画像信号をシリアルに復号化し、復号化され
たシリアルデータを複数のブロック毎にパラレルデータ
に変換し、上記複数のブロックのそれぞれに並列に逆変
換を行うので、変換符号化された符号化画像信号を、従
来のエンコード方法をそのまま使って並列処理により高
速に再生することが可能になる。
は、符号化画像信号をシリアルに復号化し、復号化され
たシリアルデータを複数のブロック毎にパラレルデータ
に変換し、上記複数のブロックのそれぞれに並列に逆変
換を行うので、変換符号化された符号化画像信号を、従
来のエンコード方法をそのまま使って並列処理により高
速に再生することが可能になる。
【００７２】さらに、本発明に係る画像信号復号化方法
では、１つの動きベクトルに基づいて予測符号化された
複数の差分ブロック信号を並列に出力し、上記１つの動
きベクトルに基づいて、上記複数の差分ブロック信号に
対応する複数の予測画像信号を並列に生成し上記複数の
差分ブロック信号と上記複数の予測画像信号を各々加算
するすることにより、予測符号化された符号化画像信号
を迅速に復号化することがきる。
では、１つの動きベクトルに基づいて予測符号化された
複数の差分ブロック信号を並列に出力し、上記１つの動
きベクトルに基づいて、上記複数の差分ブロック信号に
対応する複数の予測画像信号を並列に生成し上記複数の
差分ブロック信号と上記複数の予測画像信号を各々加算
するすることにより、予測符号化された符号化画像信号
を迅速に復号化することがきる。
【図１】本発明に係る画像信号復号化装置の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明に係る画像信号復号化装置で取り扱う画
像データの構造を説明するための 図である。
像データの構造を説明するための 図である。
【図３】本発明に係る画像信号復号化装置におけるバッ
ファメモリの動作を説明するためのタイミング図であ
る。
ファメモリの動作を説明するためのタイミング図であ
る。
【図４】本発明に係る画像信号復号化装置における可変
長復号器周辺の具体的な構成例を示すブロック図であ
る。
長復号器周辺の具体的な構成例を示すブロック図であ
る。
【図５】図４に示した具体的な構成例の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図６】本発明に係る画像信号復号化装置における可変
長復号器周辺の他の具体的な構成例を示すブロック図で
ある。
長復号器周辺の他の具体的な構成例を示すブロック図で
ある。
【図７】図６に示した具体的な構成例の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図８】本発明に係る画像信号復号化装置における動き
補償の具体的な動作例を説明するための図である。
補償の具体的な動作例を説明するための図である。
【図９】本発明に係る画像信号復号化装置における動き
補償の具体的な動作例を説明するためのタイミング図で
ある。
補償の具体的な動作例を説明するためのタイミング図で
ある。
【図１０】本発明に係る画像信号復号化装置の他の構成
例を示すブロック図である。
例を示すブロック図である。
【図１１】本発明に係る画像信号復号化装置における動
き補償の他の具体的な動作例を説明するための図であ
る。
き補償の他の具体的な動作例を説明するための図であ
る。
【図１２】本発明に係る画像信号復号化装置における動
き補償の他の具体的な動作例を説明するための図であ
る。
き補償の他の具体的な動作例を説明するための図であ
る。
【図１３】本発明に係る画像信号復号化装置における動
き補償の他の具体的な動作例を説明するためのタイミン
グ図である。
き補償の他の具体的な動作例を説明するためのタイミン
グ図である。
【図１４】従来の画像信号復号化装置の構成を示すブロ
ック図である。
ック図である。
【図１５】従来の画像信号復号化並列処理装置の構成を
示すブロック図である。
示すブロック図である。
【図１６】従来の画像信号復号化並列処理方法を説明す
るための図である。
るための図である。
２５・・・・・・デマルチプレクサ(DEMUX) ２６〜２９・・・コードバッファメモリ(CODE-BUFF1 〜
CODE-BUFF4) ３０〜３３・・・可変長復号器(IVLC1〜IVLC4) ３４，５２・・・スイッチャ ３５〜３８・・・バッファメモリ ３９〜４２・・・ＩＱ／ＩＤＣＴ処理ブロック(IQ/IDCT
1 〜IQ/IDCT4) ４３・・・・・・フレームメモリ ４４〜４７・・・ＤＲＡＭ１〜ＤＲＡＭ４ ４８〜５１・・・ＭＣバッファメモリ(MC-BUFF1 〜MC-B
UFF4) ５３〜５６・・・動き補償処理ブロック(MC1〜MC4) ５７〜６０・・・加算器 ６１〜６４・・・ストア用バッファメモリ(ST-BUFF1 〜
ST-BUFF4) ６５・・・・・・ビットストリーム入力端子 ６６・・・・・・デマルチプレクサ(DEMUX) ６７〜７０・・・コードバッファメモリ(CODE-BUFF1 〜
CODE-BUFF4) ７１〜７４・・・可変長復号器(IVLC1〜IVLC4) ７５〜７９・・・出力端子 ７９・・・・・・デマルチプレクサ(DEMUX) ８０・・・・・・コードバッファメモリ（Code-Buffer) ９０〜９３・・・バッファメモリ ９４〜９７・・・ディスプレイ用バッファメモリ(DISP-
BUFF1 〜DISP-BUFF4) ９８・・・・・・ディスプレイスイチャ ９９・・・・・・Ｄ／Ａコンバータ １００・・・・・ディスプレイ
CODE-BUFF4) ３０〜３３・・・可変長復号器(IVLC1〜IVLC4) ３４，５２・・・スイッチャ ３５〜３８・・・バッファメモリ ３９〜４２・・・ＩＱ／ＩＤＣＴ処理ブロック(IQ/IDCT
1 〜IQ/IDCT4) ４３・・・・・・フレームメモリ ４４〜４７・・・ＤＲＡＭ１〜ＤＲＡＭ４ ４８〜５１・・・ＭＣバッファメモリ(MC-BUFF1 〜MC-B
UFF4) ５３〜５６・・・動き補償処理ブロック(MC1〜MC4) ５７〜６０・・・加算器 ６１〜６４・・・ストア用バッファメモリ(ST-BUFF1 〜
ST-BUFF4) ６５・・・・・・ビットストリーム入力端子 ６６・・・・・・デマルチプレクサ(DEMUX) ６７〜７０・・・コードバッファメモリ(CODE-BUFF1 〜
CODE-BUFF4) ７１〜７４・・・可変長復号器(IVLC1〜IVLC4) ７５〜７９・・・出力端子 ７９・・・・・・デマルチプレクサ(DEMUX) ８０・・・・・・コードバッファメモリ（Code-Buffer) ９０〜９３・・・バッファメモリ ９４〜９７・・・ディスプレイ用バッファメモリ(DISP-
BUFF1 〜DISP-BUFF4) ９８・・・・・・ディスプレイスイチャ ９９・・・・・・Ｄ／Ａコンバータ １００・・・・・ディスプレイ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/15 7251−5Ｃ 11/04 Ｂ 7337−5Ｃ 8420−5Ｌ Ｇ０６Ｆ 15/66 ３３０ Ｄ (72)発明者 和田 徹 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (14)
- 【請求項１】 符号化された符号化画像信号を復号化す
る画像信号復号化装置において、 上記符号化画像信号をスライス毎に付加された同期信号
に基づいて複数に分配する分配手段と、 上記分配手段により分配された複数の符号化画像信号を
各々復号化する複数の復号化手段とを備えることを特徴
とする画像信号復号化装置。 - 【請求項２】 変換符号化された符号化画像信号を復号
化する画像信号復号化装置において、 上記符号化画像信号をシリアルに復号化する復号化手段
と、 上記復号化手段により復号化されたシリアルデータを複
数のブロック毎にパラレルデータに変換する並列化手段
と、 上記複数のブロックのそれぞれに並列に逆変換を行う複
数の逆変換手段とを備えることを特徴とする画像信号復
号化装置。 - 【請求項３】 上記符号化画像信号を所定の画像単位毎
に付加された同期信号に基づいて複数に分配する分配手
段を備え、 上記分配手段により分配された複数の符号化画像信号を
複数の復号化手段に分配供給することを特徴とする請求
項２記載の画像信号復号化装置。 - 【請求項４】 予測符号化された符号化画像信号を復号
化する画像信号復号化装置において、 １つの動きベクトルに基づいて予測符号化された複数の
差分ブロック信号を並列に出力する出力手段と、 上記１つの動きベクトルに基づいて、上記複数の差分ブ
ロック信号に対応する複数の予測画像信号を並列に生成
する生成手段と、 上記複数の差分ブロック信号と上記複数の予測画像信号
を各々加算する複数の加算手段とを備えることを特徴と
する画像信号復号化装置。 - 【請求項５】 上記生成手段は、 上記１つの動きベクトルに基づいて並列にアクセスされ
る複数のメモリと、 上記１つの動きベクトルに基づいて、上記複数のメモリ
から読み出されたデータを対応する上記複数の加算手段
に振り分ける振り分け手段と、 上記複数のメモリから読み出されたデータを一時的に記
憶するための、上記１つの動きベクトルに基づいて読み
出しが制御される複数の記憶手段を備えてなることを特
徴とする請求項４記載の画像信号復号化装置。 - 【請求項６】 上記予測符号化された符号化画像信号は
変換符号化された画像信号であって、 上記出力手段は、 上記符号化画像信号をシリアルに復号化する復号化手段
と、 上記復号化手段により復号化されたシリアルデータを複
数のブロック毎にパラレルデータに変換する並列化手段
と、 上記複数のブロックのそれぞれに並列に逆変換を行う複
数の逆変換手段とを備えてなることを特徴とする請求項
４記載の画像信号復号化装置。 - 【請求項７】 上記符号化画像信号を所定の画像単位毎
に付加された同期信号に基づいて複数に分配する分配手
段を備え、 上記分配手段により分配された複数の符号化画像信号を
複数の復号化手段に分配供給することを特徴とする請求
項６記載の画像信号復号化装置。 - 【請求項８】 符号化された符号化画像信号を復号化す
る画像信号復号化方法であって、 上記符号化画像信号をスライス毎に付加された同期信号
に基づいて複数に分配するステップと、 分配された複数の符号化画像信号を各々復号化するステ
ップとを有することを特徴とする画像信号復号化方法。 - 【請求項９】 変換符号化された符号化画像信号を復号
化する画像信号復号化方法であって、 上記符号化画像信号をシリアルに復号化するステップ
と、 復号化されたシリアルデータを複数のブロック毎にパラ
レルデータに変換するステップと、 上記複数のブロックのそれぞれに並列に逆変換を行うス
テップとを有することを特徴とする画像信号復号化方
法。 - 【請求項１０】 上記符号化画像信号をシリアルに復
号化するステップは、上記符号化画像信号を所定の画像
単位毎に付加された同期信号に基づいて複数に分配する
ステップと、 分配された複数の符号化画像信号を各々シリアルに復号
化するステップを有することを特徴とする請求項９記載
の画像信号復号化方法。 - 【請求項１１】 予測符号化された符号化画像信号を復
号化する画像信号復号化方法であって、 １つの動きベクトルに基づいて予測符号化された複数の
差分ブロック信号を並列に出力するステップと、 上記１つの動きベクトルに基づいて、上記複数の差分ブ
ロック信号に対応する複数の予測画像信号を並列に生成
するステップと、 上記複数の差分ブロック信号と上記複数の予測画像信号
を各々加算するステップを有することを特徴とする画像
信号復号化方法。 - 【請求項１２】 上記複数の予測画像信号を並列に生成
するステップは、 上記１つの動きベクトルに基づいて複数のメモリを並列
にアクセスするステップと、 上記１つの動きベクトルに基づいて、上記複数のメモリ
から読み出されたデータを複数に振り分けるステップ
と、 上記複数のメモリから読み出されたデータを一時的に記
憶するステップと、 一時的に記憶されたデータを上記１つの動きベクトルに
基づいて読み出すステップを有することを特徴とする請
求項１１記載の画像信号復号化方法。 - 【請求項１３】 上記予測符号化された符号化画像信号
は変換符号化された画像信号であって、 上記複数の差分ブロック信号を並列に出力するステップ
は、 上記符号化画像信号をシリアルに復号化するステップ
と、 復号化されたシリアルデータを複数のブロック毎にパラ
レルデータに変換するステップと、 上記複数のブロックのそれぞれに並列に逆変換を行うス
テップを有することを特徴とする請求項１１記載の画像
信号復号化方法。 - 【請求項１４】 上記符号化画像信号をシリアルに復号
化するステップは、 上記符号化画像信号を所定の画像単位毎に付加された同
期信号に基づいて複数に分配するステップと、 分配された複数の符号化画像信号を各々シリアルに復号
化するステップを有することを特徴とする請求項１３記
載の画像信号復号化方法。
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|---|---|---|---|
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| JP5-45112 | 1993-03-05 | ||
| JP33626293A JP3871348B2 (ja) | 1993-03-05 | 1993-12-28 | 画像信号復号化装置及び画像信号復号化方法 |
Publications (2)
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|---|---|
| JPH0723397A true JPH0723397A (ja) | 1995-01-24 |
| JP3871348B2 JP3871348B2 (ja) | 2007-01-24 |
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ID=26385072
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|---|---|---|---|
| JP33626293A Expired - Fee Related JP3871348B2 (ja) | 1993-03-05 | 1993-12-28 | 画像信号復号化装置及び画像信号復号化方法 |
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-
1993
- 1993-12-28 JP JP33626293A patent/JP3871348B2/ja not_active Expired - Fee Related
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