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JPH07182243A - Integrated circuit including protected memory and protected system using the integrated circuit - Google Patents

Integrated circuit including protected memory and protected system using the integrated circuit

Info

Publication number
JPH07182243A
JPH07182243A JP28922694A JP28922694A JPH07182243A JP H07182243 A JPH07182243 A JP H07182243A JP 28922694 A JP28922694 A JP 28922694A JP 28922694 A JP28922694 A JP 28922694A JP H07182243 A JPH07182243 A JP H07182243A
Authority
JP
Japan
Prior art keywords
integrated circuit
password
data element
write
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP28922694A
Other languages
Japanese (ja)
Inventor
Bahout Yvon
バウ イヴォン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=9452480&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH07182243(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by SGS Thomson Microelectronics SA, SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics SA
Publication of JPH07182243A publication Critical patent/JPH07182243A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14Protection against unauthorised use of memory or access to memory
    • G06F12/1458Protection against unauthorised use of memory or access to memory by checking the subject access rights
    • G06F12/1466Key-lock mechanism
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/22Safety or protection circuits preventing unauthorised or accidental access to memory cells

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Storage Device Security (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【構成】 記憶されたデータ要素に読出モードで有効な
保護を提供するために、この集積回路はEEPROM型
メモリ及びメモリの領域を保護するロック(L)を有す
る。メモリは、読出保護されたパスワード(PW)を含
み、回路は、パスワードのアドレスへ、等しい暗号化さ
れたパスワード(PW)を書き込む書込命令を受けると
ロック(L)を解除する手段を有する。 【効果】 特に、カーラジオ等の暗証コードを使用する
電子装置及び機器に適用される。
(57) Abstract: In order to provide effective protection for the stored data elements in read mode, this integrated circuit has an EEPROM type memory and a lock (L) protecting the area of the memory. The memory contains a read protected password (PW) and the circuit has means for releasing the lock (L) upon receiving a write command to write an equal encrypted password (PW) to the address of the password. [Effect] In particular, the invention is applied to electronic devices and devices that use a personal identification code such as a car radio.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、電気的に変更可能な不
揮発性メモリとして使用することができ、記憶したデー
タ要素の少なくとも一部を読出モードにおいて保護する
ことが可能な集積回路に関するものである。本発明は、
また、メモリの保護、すなわちシステムの保護を無効に
することができる暗証コードを知らなければ、そのシス
テムを使用することができないようにするためにそのよ
うな集積回路を使用する、システムに関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit which can be used as an electrically changeable non-volatile memory and can protect at least a part of stored data elements in a read mode. is there. The present invention is
It also relates to a system that uses such an integrated circuit in order to prevent the system from being used without knowing the security code, ie a security code that can defeat the protection of the system. is there.

【0002】本発明は、いわゆる量産民生品用途の分野
で多数の用途が見出される。そのような用途の例として
は、盗難防止コードを備えるカーラジオ、携帯用マイク
ロコンピュータ、ビデオテープレコーダ、テレビ及びよ
り一般的には暗証コードによって盗難に対して保護され
なければならない全ての電子装置を含む。本発明による
集積回路は、また、メモリの保護可能な部分によって保
護されたデータ要素の伝送にも使用できる。
The invention finds many applications in the field of so-called mass consumer applications. Examples of such applications include car radios with anti-theft codes, portable microcomputers, video tape recorders, televisions and more generally all electronic devices which must be protected against theft by a security code. Including. The integrated circuit according to the invention can also be used for the transmission of data elements protected by the protectable part of the memory.

【0003】[0003]

【従来の技術】現在まで、盗難防止コードによるカーラ
ジオ等の電子装置の保護は、プログラム可能なメモリの
所定のアドレスに書き込まれた装置専用の暗証コードに
よって行われてきた。一般にEEPROM型であるメモ
リは、メモリに含まれるデータ要素の少なくとも一部を
ロックするための手段と組み合わされており、そのロッ
クはメモリが給電されなくなると自動的に作動する。メ
モリが、所定のアドレスへ暗証番号と一致するデータ要
素を書き込む命令を受けると、そのメモリのロックは解
除される。
2. Description of the Related Art Up to now, protection of electronic devices such as car radios by anti-theft codes has been performed by device-specific personal identification codes written at predetermined addresses in a programmable memory. A memory, typically of the EEPROM type, is combined with a means for locking at least some of the data elements contained in the memory, which locking is activated automatically when the memory is de-energized. When the memory is commanded to write a data element that matches the PIN to a given address, the memory is unlocked.

【0004】この方法の欠点は、暗証コードのアドレス
を検出して、そこに選択した暗証コードを書き込むこと
ができるということにある。従って、盗まれた装置は、
この新しいコードによって再使用できる。この問題に対
する一解決法は、高い程度の不可侵性を保証するマイク
ロプロサッサをベースとするカードを使用することから
なる。しかしながら、この解決法は、コストがかかる
(カードとその読取器のコストに関して)。実際に、こ
れは、安価な大量生産の民生品のためにそれを使用する
ことを妨げる。さらに、製造された各装置をカスタマイ
ズすること、すなわち、専用のコードワードを割り当て
ることは、これらのカードのプログラミングのプロシー
ジャに付随する機密性のためカードのマイクロプロセッ
サの製造者によって必ず実施されなければならない。
The disadvantage of this method is that it can detect the address of the personal identification code and write the selected personal identification code there. Therefore, the stolen device
It can be reused with this new code. One solution to this problem consists of using a card based microprocessor which guarantees a high degree of invisibility. However, this solution is costly (in terms of the cost of the card and its reader). In fact, this prevents its use for cheap mass-produced consumer products. Moreover, the customization of each manufactured device, i.e. the assignment of a dedicated codeword, must be carried out by the manufacturer of the card's microprocessor due to the confidentiality associated with the programming procedure of these cards. I won't.

【0005】[0005]

【発明が解決しようとする課題】本発明は、電子装置の
製造者によって個々にカスタマイズ可能な標準的な集積
回路を提案し、システムに合理的な程度の不可侵性を与
えることによって、上記の欠点を解消することを目的と
する。
SUMMARY OF THE INVENTION The present invention proposes a standard integrated circuit that can be individually customized by the manufacturer of the electronic device, thereby providing a reasonable degree of invisibility to the system. The purpose is to eliminate the drawbacks.

【0006】[0006]

【課題を解決するための手段】このため、本発明の目的
は、電気的に変更可能な不揮発性メモリと、組み込まれ
た制御回路と、電源がオンにされた時に、前記メモリが
ロックされた状態を決定する状態になるロックを構成す
る少なくとも1つの揮発性メモリ要素とを備える集積回
路であって、上記メモリが、上記ロックによって読出保
護することができる第1の領域と、上記ロックによって
常に読出保護及び書込み保護され、所定のアドレスに少
なくとも1つのパスワードを含む第2の領域とを備え、
上記制御回路が、上記メモリがロックされている時に、
上記の所定のアドレスによってアドレス指定されるデー
タ要素を書き込む命令を検出する第1の手段と、上記デ
ータ要素の上記パスワードとの互換性を確認する第2の
手段を備え、該互換性が同一性とは異なり、互換性が成
立すると、上記ロックが解除されることを特徴とする集
積回路である。
SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide an electrically changeable non-volatile memory, a built-in control circuit, and when the power is turned on, the memory is locked. An integrated circuit comprising at least one volatile memory element forming a lock to determine a state, said memory being capable of being read protected by said lock and said lock always A second area which is read-protected and write-protected and contains at least one password at a predetermined address,
The control circuit, when the memory is locked,
A first means for detecting an instruction to write a data element addressed by the predetermined address, and a second means for checking the compatibility of the data element with the password, the compatibility being identical. Unlike, the integrated circuit is characterized in that the lock is released when the compatibility is established.

【0007】1実施例に従うと、この集積回路は解読手
段を備え、上記互換性の確認が、上記所定のアドレスに
よってアドレス指定された受けたデータ要素を解読し、
その解読したデータ要素を上記の所定のアドレスに含ま
れるパスワードと比較することで行われる。製造者また
はユーザがこのパスワードを変更することを可能にし、
それによって回路の外部の信号の単純な分析によってこ
のパスワードを検出することができないようにするため
に、ロックが解除されている間に上記の所定のアドレス
によってアドレス指定されるデータ要素を書き込む命令
が検出される時、制御回路がそのデータ要素の解読と解
読されたデータ要素の所定のアドレスへの書込みとをア
クティブにすることが好ましい。
According to one embodiment, the integrated circuit comprises decoding means, the compatibility check decoding the received data element addressed by the predetermined address,
This is done by comparing the decrypted data element with the password contained in the predetermined address. Allows the manufacturer or user to change this password,
To prevent this password from being detected by a simple analysis of signals external to the circuit, the instruction to write the data element addressed by the above given address while unlocked is When detected, the control circuit preferably activates the decoding of the data element and the writing of the decoded data element to the predetermined address.

【0008】別の実施例によると、第2の領域が、複数
のパスワードを含み、製造者パスワードと呼ばれる1つ
のパスワードが、ロックの状態とは無関係に書込み保護
可能である。この時、製造者は第三者によって変更する
ことができないパスワードを書込み、同時に、ユーザが
任意に変更可能な「ユーザ」パスワードに対応するユー
ザ自身の暗証コードを選択することが可能である。製造
者は、さらに、製造した装置の各々に単一のプロシージ
ャを使用し、機器をカスタマイズすることが、装置の他
の構成要素の特定のプログラミングを必要とする状況と
はならないようにできることが望ましい。このため、本
発明の別の特徴によると、回路は解読キーを含み、上記
メモリが、読出モードで自由にアクセス可能で、システ
ム識別データ要素を含む第3の領域を備え、解読キー及
びパスワードが、各々識別データ要素の関数である。
According to another embodiment, the second area contains a plurality of passwords, one password called the manufacturer password being write-protected independent of the state of the lock. At this time, the manufacturer can write a password that cannot be changed by a third party and, at the same time, select the user's own personal identification code corresponding to the “user” password that the user can arbitrarily change. It is also desirable for the manufacturer to be able to use a single procedure for each manufactured device so that customizing the device does not result in a situation requiring specific programming of other components of the device. . Thus, according to another feature of the invention, the circuit comprises a decryption key, the memory is freely accessible in a read mode and comprises a third area containing a system identification data element, the decryption key and the password being provided. , Each is a function of the identification data element.

【0009】製造者専用のパスワードがあるように設計
すると、上記の配置によって製造者は識別データ要素の
みから暗号化されたパスワードを検索することができ
る。例えば、ユーザがもはや自分自身の暗証コードを検
索しない時、メモリはまたロック解除できる。1実施例
によると、キーが、上記パスワードと同じ長さを有する
ワードであり、暗号化及び解読が、各々、暗号化される
べきまたは解読されるべきキーまたはワードの同じ位置
のビット上で排他的OR演算を実施することで行われ
る。
Designed to have a manufacturer-specific password, the above arrangement allows the manufacturer to retrieve the encrypted password from the identification data element only. For example, the memory can also be unlocked when the user no longer searches for his own PIN. According to one embodiment, the key is a word having the same length as the password and the encryption and decryption are respectively exclusive on the bits of the same position of the key or word to be encrypted or to be decrypted. It is performed by performing a logical OR operation.

【0010】他の特徴によると、キーが、第2の領域に
含まれ、上記制御回路が、ロックが解除されている時
に、上記キーのアドレスによってアドレス指定されるデ
ータ要素を書き込む命令を検出する第3の手段を備え、
該制御回路が、データ要素の解読及びキーアドレスでの
解読されたデータ要素の書込みをアクティブにする。好
ましくは、キーは、製造者パスワードと同様に書込み保
護することができる。
According to another feature, a key is included in the second region and the control circuit detects an instruction to write a data element addressed by the address of the key when the lock is unlocked. Comprises a third means,
The control circuit activates decryption of the data element and writing of the decrypted data element at the key address. Preferably, the key can be write protected as well as the manufacturer password.

【0011】また、メモリの保全性を付加的に検査する
ことを可能にするために、製造者の書込み保護されたパ
スワードのアドレス(ADx)によってアドレス指定さ
れるデータ要素の書込み命令が、いずれもそのデータ要
素と製造者パスワードとの間の互換性を検査することで
あり、互換性が成立しない場合には、メモリをロックす
る。
Also, in order to be able to additionally check the integrity of the memory, any write instructions of the data element addressed by the address (ADx) of the manufacturer's write protected password are also provided. Checking the compatibility between the data element and the manufacturer password, locking the memory if compatibility is not established.

【0012】本発明の目的は、また、ユーザインターフ
ェース及び上記に定義した集積回路に接続される処理装
置を備えるシステムであって、この装置は読出及び書込
みモードで上記集積回路にアドレス指定できるシステム
に関するものである。システムは、システムの動作に必
要な少なくとも一部のデータ要素が上記第1の領域に含
まれており、上記処理装置が、ユーザインターフェース
によって暗証コードを考慮し、所定のアドレスに暗証コ
ードの集積回路による書込みを命令するようにプログラ
ムされる。
The object of the invention is also a system comprising a user interface and a processing unit connected to an integrated circuit as defined above, said device being capable of addressing said integrated circuit in read and write mode. It is a thing. In the system, at least some data elements necessary for the operation of the system are included in the first area, and the processing device considers the personal identification code through the user interface, and the personal identification code is integrated at a predetermined address. Is programmed to command a write by.

【0013】第2の領域が暗号及び解読キーと、書込み
保護され、識別データ要素の関数である製造者パスワー
ドとを含むとすると、処理装置は、第3の領域で読み出
された識別データ要素の関数として暗号化されたパスワ
ードを計算する手段を備えることが好ましい。この可能
性は、キーとメモリに含まれる製造者パスワードとの一
致を検査するために展開されることがある。本発明のそ
の他の特徴及び利点は、添付図面を参照して行う下記の
実施例の説明から明らかになろう。
Given that the second area contains the encryption and decryption key and the manufacturer password which is write protected and is a function of the identification data element, the processing device is arranged so that the identification data element read in the third area. Preferably, means are provided for calculating the encrypted password as a function of This possibility may be developed to check for a match between the key and the manufacturer password contained in the memory. Other features and advantages of the present invention will be apparent from the following description of embodiments with reference to the accompanying drawings.

【0014】[0014]

【実施例】図1は、本発明を実施するために適合させる
ことが可能な標準型EEPROMの構造の実施例を図示
したものである。このメモリは、行デコーダ3と読出及
び書込回路5に接続された列デコーダ4とに接続された
メモリセルのマトリックス1を有する。マトリックス1
は、主に、発振器、昇圧回路及びプログラムされたラン
プジェネレータによって構成されているプログラミング
回路7によって書き込まれる。デコーダ3及び4は、ア
ドレスレジスタAD−Rに接続されている。読出及び書
込回路5は、各々、出力データレジスタDTo−R及び
入力データレジスタDTi−Rに接続されている。レジ
スタAD−R、DTo−R、DTi−Rは、インターフ
ェース回路6に接続されている。図示した実施例による
と、回路6は、特にクロックラインSCL及びアドレ
ス、データ要素及び命令を伝送することが可能な双方向
ラインSDAを備えるI2C規格によるバスに接続され
ている。装置全体は、制御回路2によって制御されてい
る。回路2は、例えば、読出命令RDまたは書込命令W
R等のように、ラインSDAから受けた命令に応じて様
々な回路に制御信号を与えるように設計されたプログラ
マブルロジックアレー(PLA)によって形成されてい
る。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 illustrates an embodiment of a standard EEPROM structure that can be adapted to implement the present invention. This memory comprises a matrix 1 of memory cells connected to a row decoder 3 and a column decoder 4 connected to a read and write circuit 5. Matrix 1
Is written by a programming circuit 7, which mainly consists of an oscillator, a booster circuit and a programmed ramp generator. The decoders 3 and 4 are connected to the address register AD-R. The read / write circuit 5 is connected to the output data register DTo-R and the input data register DTi-R, respectively. The registers AD-R, DTo-R, and DTi-R are connected to the interface circuit 6. According to the illustrated embodiment, the circuit 6 is connected to a bus according to the I2C standard, which in particular comprises a clock line SCL and a bidirectional line SDA capable of transmitting addresses, data elements and commands. The entire device is controlled by the control circuit 2. The circuit 2 uses, for example, a read command RD or a write command W.
It is formed by a programmable logic array (PLA), such as R, designed to provide control signals to various circuits in response to commands received from line SDA.

【0015】図1に図示したメモリは標準型なので、そ
の動作の詳細な説明は必要ないだろう。しかしながら、
インターフェース回路6は、受信モードで、SDAライ
ンから受けた命令をデコードをし、それを制御回路2に
伝送する機能を有することは想起されなければならな
い。インターフェース回路6は、また、受けたアドレス
及びデータ要素をアドレスレジスタAD−R及び入力デ
ータレジスタDTi−Rにそれぞれ伝送する前に、受け
たアドレス及びデータ要素の直列−並列変換を実行す
る。伝送時、制御回路2の制御下で、インターフェース
6は出力データレジスタDTo−Rに含まれる読み出さ
れたデータ要素の並列−直列変換を実行する。データ要
素のこれらの転送は、もちろん、クロック信号SCLに
よって同期化され、バスの通信プロトコルに従う。より
詳細は、例えば、エスジェーエス−トムソン ミクロエ
レクトロニック(SGS-THOMSON MICROELECTRONICS)社によ
って市販され、市場で入手できるモデルST24C04等の
EEPROMの仕様書を参照することが適切である。
Since the memory shown in FIG. 1 is of a standard type, a detailed description of its operation will not be necessary. However,
It must be recalled that the interface circuit 6 has the function of decoding the command received from the SDA line and transmitting it to the control circuit 2 in the receive mode. The interface circuit 6 also performs serial-to-parallel conversion of the received address and data elements before transmitting the received address and data elements to the address register AD-R and the input data register DTi-R, respectively. During transmission, under the control of the control circuit 2, the interface 6 performs a parallel-serial conversion of the read data elements contained in the output data register DTo-R. These transfers of data elements are, of course, synchronized by the clock signal SCL and follow the communication protocol of the bus. For more details, it is appropriate to refer to, for example, the specifications of the EEPROM such as the model ST24C04, which is commercially available and commercially available by SGS-THOMSON MICROELECTRONICS.

【0016】図2は、本発明を実施するためにメモリに
含まれるデータ要素の構成を図示したものである。第1
の領域Zは、暗証コードによって保護されるデータ要素
を含むように設計される。これらのデータ要素は、例え
ば、マイクロプロセッサをベースとするシステムまたは
マイクロコントローラを備える機器の動作に必要なデー
タ要素である。この領域は、それに含まれる第1のワー
ドのアドレスADzの最上位ビットによって配置され
る。
FIG. 2 illustrates the organization of the data elements contained in the memory to implement the present invention. First
Area Z of is designed to contain data elements protected by a PIN code. These data elements are, for example, the data elements necessary for the operation of a device with a microprocessor-based system or a microcontroller. This area is located by the most significant bit of the address ADz of the first word contained in it.

【0017】第2の領域Sは、各々、アドレスADx、
ADu及びADmによって配置される1つまたは複数の
パスワードPW、UPW及びキーMSKを含む。この領
域は、必ずしも隣接したワードによって形成されなくて
もよいことに注意しなければならない。本発明による
と、領域Sに含まれるワードは、恒久的に読出保護され
ている。そのワードは、以下に説明するようにある条件
下では変更されてもよい(書込みで)。
The second area S has addresses ADx,
It contains one or more passwords PW, UPW and a key MSK arranged by ADu and ADm. It should be noted that this area does not necessarily have to be formed by adjacent words. According to the invention, the words contained in the area S are permanently read-protected. The word may be modified (in writing) under certain conditions as described below.

【0018】読出モードで自由にアクセスできる第3の
領域Yは、このメモリを備える機器の識別データ要素
(ID)(例えば続き番号)を含む。この領域は、機器
の製造者によって書き込み可能であるべきだが、そのユ
ーザによって変更可能であってはならない。
The third area Y, which is freely accessible in read mode, contains an identification data element (ID) (for example a serial number) of the device comprising this memory. This area should be writable by the manufacturer of the device, but not modifiable by its user.

【0019】本発明によると、制御回路2は、上記に説
明した規則に従う3つの領域へのアクセス条件を制御す
るように設計される。特に、第1の領域Zへの読出アク
セスは、キーMSKによって暗号化されたパスワードを
先に提示することを条件とする。図3及び4を参照し
て、下記により詳細な説明を行う。
According to the invention, the control circuit 2 is designed to control the access conditions to the three areas according to the rules described above. In particular, a read access to the first area Z is contingent on first presenting the password encrypted by the key MSK. A more detailed description is given below with reference to FIGS.

【0020】図3は、本発明を実施するために、図1に
図示したメモリのデータパスについて行うべき変更を図
示したものである。この図面は、また、インターフェー
ス回路6、列デコーダ4、読出及び書込回路5及びアド
レスレジスタAD−Rを図示している。アドレスレジス
タAD−Rは、第2のアドレスレジスタADi−R及び
マルチプレクサ11によってインターフェース回路6に接
続されている。第2のアドレスレジスタADi−Rの出
力は、アドレスデコード回路7の入力に接続されてお
り、アドレスデコード回路7は、特定のアドレスまたは
メモリ領域の検出を示す信号x、u、m、y、z、jを
出力する。マルチプレクサ11の第1の入力は第2のアド
レスレジスタADi−Rの出力に接続されており、マル
チプレクサ11の第2の入力はキーMSKのアドレスに対
応する一定のアドレス値ADmを受ける。
FIG. 3 illustrates the changes to be made to the data path of the memory shown in FIG. 1 to implement the present invention. The figure also shows the interface circuit 6, the column decoder 4, the read and write circuit 5 and the address register AD-R. The address register AD-R is connected to the interface circuit 6 by the second address register ADi-R and the multiplexer 11. The output of the second address register ADi-R is connected to the input of the address decode circuit 7, and the address decode circuit 7 outputs signals x, u, m, y, z indicating detection of a specific address or memory area. , J are output. The first input of the multiplexer 11 is connected to the output of the second address register ADi-R, and the second input of the multiplexer 11 receives a constant address value ADm corresponding to the address of the key MSK.

【0021】入力データレジスタDTi−Rの出力はデ
マルチプレクサ12の入力に接続されており、そのデマル
チプレクサ12の出力の一方は解読回路8の入力に接続さ
れている。デマルチプレクサ12の第2の出力及び解読回
路8の出力は、読出及び書込回路5及び解読データ要素
レジスタDTd−Rの入力に接続されている。読出及び
書込回路5の出力は、3つの出力を有する第2のデマク
チプレクサ9の入力に接続されている。その第1の出力
は秘密データレジスタDTx−Rの入力に接続されてお
り、第2の出力は出力データレジスタDTo−Rの入力
に接続されており、第3の出力はキーレジスタDTm−
Rの入力に接続されている。キーレジスタDTm−Rの
出力は、解読回路8の入力に接続されている。
The output of the input data register DTi-R is connected to the input of the demultiplexer 12, and one of the outputs of the demultiplexer 12 is connected to the input of the decoding circuit 8. The second output of the demultiplexer 12 and the output of the decoding circuit 8 are connected to the inputs of the read and write circuit 5 and the decoding data element register DTd-R. The output of the read / write circuit 5 is connected to the input of a second demultiplexer 9 having three outputs. Its first output is connected to the input of the secret data register DTx-R, its second output is connected to the input of the output data register DTo-R, and its third output is the key register DTm-.
It is connected to the R input. The output of the key register DTm-R is connected to the input of the decryption circuit 8.

【0022】解読データレジスタDTd−R及び秘密デ
ータレジスタDTx−Rの出力は、比較器10に接続され
ており、その出力は第1にフリップフロップ回路BLを
0にリセットする入力Rに、及び、第2にインバータに
よってそのセット(1にセットする)入力Sに接続され
ている。フリップフロップ回路BLの状態L(補数L*
と共に)は、メモリの保護された状態を定義する。より
詳細には、これは、L=1の時、領域Zが読出モードで
禁止されていることを意味する。フリップフロップ回路
BLのセットSは、回路がオンにされた時Lを1にセッ
トする手段(図示せず)に接続されている。
The outputs of the decryption data register DTd-R and the secret data register DTx-R are connected to a comparator 10, whose outputs firstly extend to the input R which resets the flip-flop circuit BL to 0, and Second, it is connected to its set (set to 1) input S by an inverter. State L of flip-flop circuit BL (complement L *
Together) defines a protected state of memory. More specifically, this means that when L = 1, region Z is prohibited in read mode. The set S of the flip-flop circuit BL is connected to a means (not shown) for setting L to 1 when the circuit is turned on.

【0023】図3の回路の動作を説明する前に、図4を
参照して、回路を制御するために必要な主な信号を定義
しなければならない。図示した実施例によると、アドレ
スデコード回路7は、第2のアドレスレジスタADi−
Rに含まれる受けたアドレスと、図2を参照して上記に
定義したアドレスADx、ADu、ADm、ADy、A
Dzとがそれぞれ一致すると、論理信号x、u、m、
y、z、jを出力する。正常なプロシージャによって書
込動作が許可されるメモリの特定の領域を決定するため
に、付加信号jが使用できる。この領域は、また、領域
Zの一部分またはこの領域Z全体と一致してもよい。
Before describing the operation of the circuit of FIG. 3, the main signals necessary to control the circuit must be defined with reference to FIG. According to the illustrated embodiment, the address decoding circuit 7 comprises a second address register ADi-
The received address contained in R and the addresses ADx, ADu, ADm, ADy, A defined above with reference to FIG.
When Dz and each match, the logical signals x, u, m,
Outputs y, z and j. The additional signal j can be used to determine the particular area of memory where write operations are allowed by normal procedures. This region may also coincide with a part of the region Z or the entire region Z.

【0024】図4に図示した論理回路4は、一般的なプ
ログラマブルロジックアレーの構造を有し、従って、標
準的なメモリの制御回路を構成するアレーに容易に集積
化することができる。その論理回路は、1組のANDゲ
ートA1〜A8によって構成されており、これらのAN
Dゲートの出力は1組のORゲートO1〜O4に接続さ
れている。ANDゲートの入力は、上記に記載した様々
な信号及びインターフェース回路6によってデコードさ
れる読出制御信号RDまたは書込制御信号WRを受け
る。
The logic circuit 4 shown in FIG. 4 has a structure of a general programmable logic array, and therefore can be easily integrated in an array forming a control circuit of a standard memory. The logic circuit is composed of a set of AND gates A1 to A8.
The output of the D gate is connected to a set of OR gates O1 to O4. The inputs of the AND gate receive the various signals described above and the read control signal RD or the write control signal WR decoded by the interface circuit 6.

【0025】第1のORゲートO1は、以下の4つの場
合内部読出制御信号rを出力する: ─自由にアクセスできる領域Yの外部読出命令RD、 ─ロックLが解除されている(L* =1)時、保護され
た領域Zの外部読出命令RD、 ─メモリがロックされている(L=1)時、アドレスA
DxまたはADuの1つで書込制御信号WRによって検
出された暗号化パスワードの提示。
The first OR gate O1 outputs an internal read control signal r in the following four cases: an external read instruction RD in a freely accessible area Y, a lock L is released (L * = 1), the external read command RD of the protected area Z, the address A when the memory is locked (L = 1)
Presentation of the encrypted password detected by the write control signal WR on one of Dx or ADu.

【0026】パスワードの提示の様々な場合が第2のO
RゲートO2によって検出され、そのORゲートO2
は、パスワードを提示する条件が適合しているかどうか
を示す信号pを出力する。この場合、外部書込命令WR
は、パスワードの内部読出として解釈されなければなら
ない。第3のORゲートO3は、解読検出信号dを出力
する。下記の条件の1つが合うと、信号dはアクティブ
にされる: ─外部書込命令WRが、パスワードの提示として解釈さ
れる、 ─ロックが解除されている(L=0)時、パスワードの
1つを書き込む外部書込命令WRが検出される、 ─ロックが解除されている時、キーを書き込む外部書込
命令WRが検出される。
The various cases of password presentation are the second O
Detected by the R gate O2 and its OR gate O2
Outputs a signal p indicating whether or not the condition for presenting the password is met. In this case, the external write command WR
Should be interpreted as an internal read of the password. The third OR gate O3 outputs the decoding detection signal d. The signal d is activated if one of the following conditions is met: the external write command WR is interpreted as the presentation of the password, the password is 1 when unlocked (L = 0) An external write command WR to write one is detected-when the lock is released, an external write command WR to write a key is detected.

【0027】ロックが解除されている時、パスワードの
1つ、キーまたは書込許可領域に含まれたデータ要素を
書き込むための外部命令WRが検出されると、第4のO
RゲートO4は内部書込制御信号wを出力する。
When the external command WR for writing one of the password, the key or the data element contained in the write-permitted area is detected when the lock is released, the fourth O is detected.
The R gate O4 outputs the internal write control signal w.

【0028】図3の回路は、以下のように作動する。ロ
ックLが解除されている時、自由にアクセスできる領域
Yまたは保護された領域Zに含まれるデータ要素を読み
出す外部命令が検出されると、デマルチプレクサ9は出
力データレジスタDTo−Rへ読み出されたデータ要素
を転送する。解読検出信号dがアクティブになるたび
に、回路はマルチプレクサ11によってアドレスADmで
メモリにアドレス指定することにより、キーMSKを予
め読み出すことを実行する。次に、読み出されたデータ
は、デマルチプレクサ9によってキーレジスタDTm−
Rに転送され、解読回路8による解読動作を可能にす
る。次に、それが提示(p=1)であると、デマルチプ
レクサ9は読み出されたパスワードを秘密データレジス
タDTx−Rに転送することができる。同時に、入力デ
ータレジスタDTi−Rに含まれる受けたデータ要素
は、デマルチプレクサ12によって解読回路8の入力に転
送される。さらに、解読回路8によって解読された入力
データは、解読データレジスタDTd−Rに転送され、
その内容はレジスタDTx−Rの内容と比較される。そ
のデータが同一の場合、フリップフロップ回路BLは0
にリセットされる。これは、ロックLを解除する。デー
タが相違する場合は、フリップフロップ回路BLは1に
セットされ、これはLをロックする。
The circuit of FIG. 3 operates as follows. When the lock L is released, and the external instruction to read the data element contained in the freely accessible area Y or the protected area Z is detected, the demultiplexer 9 is read to the output data register DTo-R. Transfer the data element Each time the decryption detection signal d becomes active, the circuit performs a pre-reading of the key MSK by addressing the memory with the address ADm by the multiplexer 11. Next, the read data is sent to the key register DTm- by the demultiplexer 9.
Transferred to R and enables the decoding operation by the decoding circuit 8. Then, if it is a presentation (p = 1), the demultiplexer 9 can transfer the read password to the secret data register DTx-R. At the same time, the received data elements contained in the input data register DTi-R are transferred by the demultiplexer 12 to the input of the decoding circuit 8. Further, the input data decoded by the decoding circuit 8 is transferred to the decoded data register DTd-R,
Its contents are compared with the contents of the register DTx-R. If the data is the same, the flip-flop circuit BL is 0
Is reset to. This releases the lock L. If the data differ, the flip-flop circuit BL is set to 1, which locks L.

【0029】ロックが解除されている時、パスワードを
書き込むか、またはキーを書き込むための外部書込命令
WRが検出されると、この書込命令は、まず最初に解読
命令(d=1)として解釈され、パスワードの提示と共
に、キーMSKを読み出し、それをデマルチプレクサ9
によってキーレジスタDTm−Rにロードする予備サイ
クルとなる。この動作が終了すると、受けたデータ要素
は解読回路8によって解読され、次に、書き込むべきデ
ータ要素が、ロックLの状態とは関係なく、書込保護さ
れている領域に配置されていないならば、新しいパスワ
ードまたは新しいキーとしてメモリに書き込まれる。
When an external write command WR for writing a password or a key is detected when the lock is released, this write command is first of all detected as a decryption command (d = 1). It is interpreted, the key MSK is read out together with the presentation of the password, and it is demultiplexed 9
Is a preliminary cycle for loading the key register DTm-R. Upon completion of this operation, the received data element is decrypted by the decryption circuit 8 and then, if the data element to be written is not located in the write protected area, regardless of the state of the lock L. , Written to memory as a new password or new key.

【0030】解読を実行する単純な方法は、キーMSK
として、パスワードと同じ長さを有するワードを選択
し、キー及び解読すべきワード内に同じ位置を有するビ
ット上で「排他的OR」演算を実行することからなる。
この場合、解読動作は、暗号化動作と同一である。
A simple way to perform the decryption is the key MSK
Consists of selecting a word that has the same length as the password and performing an "exclusive OR" operation on the bits that have the same position in the key and the word to be decrypted.
In this case, the decryption operation is the same as the encryption operation.

【0031】図5に、本発明に従う集積回路により保護
されたシステムの概略図を示す。このシステムは、バス
Bを中心に構成され、マイクロプロセッサまたはマイク
ロコントローラ等のプログラム可能な処理装置13、本発
明に従って保護されたメモリを備える回路15、ユーザイ
ンターフェース14、ランダムアクセスメモリ16及びイン
ターフェース回路のセット17等の他の構成要素を備え
る。
FIG. 5 shows a schematic diagram of a system protected by an integrated circuit according to the invention. This system is configured around a bus B and includes a programmable processing device 13 such as a microprocessor or microcontroller, a circuit 15 comprising a memory protected according to the invention, a user interface 14, a random access memory 16 and an interface circuit. Other components such as the set 17 are provided.

【0032】インターフェース14によって、ユーザはシ
ステムがオンになった後に暗証コードを提示することが
できる。この暗証コードは、通常、メモリに含まれる
「ユーザ」パスワードUPWの暗号化された値と同じて
ある。次に、処理装置は、回路15にアドレスADuへ暗
証コードを書き込む書込命令を送る。上記に説明したよ
うに、回路15はこの命令を提示として解釈し、解読され
た受けたワードとアドレスADuで読み出されたパスワ
ードUPWとの比較を実行する。一致が検出されると、
ロックLは解除される。
The interface 14 allows the user to present a PIN code after the system is turned on. This PIN is usually the same as the encrypted value of the "user" password UPW contained in memory. Next, the processor sends a write command to the circuit 15 to write the secret code to the address ADu. As explained above, the circuit 15 interprets this instruction as a presentation and performs a comparison of the decrypted received word with the password UPW read at the address ADu. If a match is found,
The lock L is released.

【0033】システムは、ユーザが、インターフェース
14に入力する適切な命令によって自分の暗証コードを変
更できるように設計されることが好ましい。回路15への
対応する新しいパスワードの書込みは、上述のように実
施される。この動作は、フリップフロップ回路BLを1
にセットすることを伴うが、このフリップフロップ回路
BLは新しい暗証コードの新しい提示に続いて、0にリ
セットされる。パスワードの提示または変更は、バス上
で伝送される信号、メモリに含まれるキー及びパスワー
ドは単純な分析によって検出できないことが注目され
る。
The system includes a user interface
It is preferably designed to allow one to change his PIN with the appropriate instructions entered at 14. Writing the corresponding new password into the circuit 15 is carried out as described above. This operation sets the flip-flop circuit BL to 1
, But this flip-flop circuit BL is reset to 0 following a new presentation of a new PIN. It is noted that the presenting or changing of the password cannot detect the signals transmitted on the bus, the keys contained in the memory and the password by simple analysis.

【0034】別の変形例によると、製造者キー及びパス
ワードは書込保護領域に配置され、秘密アルゴリズムに
よって識別データ要素IDの関数として計算される。さ
らに、処理装置が、暗号化されたパスワードを識別デー
タ要素の関数として計算することを可能にするアルゴリ
ズムまたはテーブルを含む場合、その処理装置は、製造
者パスワードとメモリに含まれるキーの互換性を、計算
の結果生成した製造者の暗号化されたパスワードを提示
することによって確認することができる。
According to another variant, the manufacturer key and the password are placed in the write-protected area and calculated by a secret algorithm as a function of the identification data element ID. In addition, if the processing device includes an algorithm or table that allows the encrypted password to be calculated as a function of the identification data element, the processing device ensures compatibility between the manufacturer password and the key contained in the memory. It can be confirmed by presenting the encrypted password of the manufacturer generated as a result of the calculation.

【0035】この確認は、マイクロコントローラの実行
プログラムに、製造者の暗号化されたパスワードを書き
込むための周期的またはランダムな命令を備えることに
よって、自動的に実行される。従って、メモリが受けた
パスワードがそれが含むパスワードと異なる時、メモリ
は自動的にロックされる。製造者が使用できる、書込モ
ードでメモリの所定の領域をロックするための手段は、
標準的な型である。このような保護は、例えば、エスジ
ェーエス−トムソン ミクロエレクトロニック(SGS-THO
MSON MICROELECTRONICS)社による商品名ST24C04のよ
うなメモリ内で設計される。
This verification is carried out automatically by providing the execution program of the microcontroller with periodic or random instructions for writing the manufacturer's encrypted password. Thus, when the password received by the memory differs from the password it contains, the memory is automatically locked. The means available to the manufacturer for locking a given area of memory in write mode are:
It is a standard type. Such protection may be provided, for example, by SGS-Thomson Microelectronics (SGS-THO
Designed in memory, such as the product name ST24C04 by MSON MICRO ELECTRONICS).

【0036】上記の要素を等価な手段に置き換えること
によって、または、他の型のメモリでの実施に適合させ
ることによって、当業者は様々な変更例を実施すること
が可能であるので、上記の実施例は本発明の範囲を限定
するものではない。
Various modifications can be made by those skilled in the art by substituting the above elements by equivalent means, or by adapting them for implementation in other types of memory. The examples do not limit the scope of the invention.

【図面の簡単な説明】[Brief description of drawings]

【図1】従来技術によるEEPROMの構造を図示した
ものである。
FIG. 1 illustrates the structure of an EEPROM according to the prior art.

【図2】本発明によるメモリに含まれるデータ要素の構
成を図示したものである。
FIG. 2 illustrates a structure of data elements included in a memory according to the present invention.

【図3】本発明を実現するために図1のメモリに行った
変更を図示したものである。
FIG. 3 illustrates the changes made to the memory of FIG. 1 to implement the present invention.

【図4】本発明による集積回路の実施例の制御回路の一
部分を図示したものである。
FIG. 4 illustrates a portion of a control circuit of an embodiment of an integrated circuit according to the present invention.

【図5】本発明による集積回路を使用するシステムの概
略図を図示したものである。
FIG. 5 illustrates a schematic diagram of a system using an integrated circuit according to the present invention.

【符号の説明】[Explanation of symbols]

1 マトリックス 2 制御回路 3 行デコーダ 4 列デコーダ 5 読出及び書込回路 6 インターフェース回路 7 アドレスデコード回路 8 解読回路 9 デマルチプレクサ 10 比較器 11 マルチプレクサ 12 デマルチプレクサ 13 処理装置 14、16 ランダムアクセスメモリ 15 回路 17 インターフェースのセット AD−R アドレスレジスタ DTo−R 出力データレジスタ DTi−R 入力データレジスタ DTd−R 解読データ要素レジスタ DTx−R 秘密データレジスタ DTm−R キーレジスタ Z 第1の領域 S 第2の領域 Y 第3の領域 1 Matrix 2 Control Circuit 3 Row Decoder 4 Column Decoder 5 Read / Write Circuit 6 Interface Circuit 7 Address Decode Circuit 8 Decoding Circuit 9 Demultiplexer 10 Comparator 11 Multiplexer 12 Demultiplexer 13 Processor 14, 16 Random Access Memory 15 Circuit 17 Interface set AD-R address register DTo-R output data register DTi-R input data register DTd-R decryption data element register DTx-R secret data register DTm-R key register Z first area S second area Yth Area of 3

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 電気的に変更可能な不揮発性メモリと、
組み込まれた制御回路と、電源がオンにされた時に、前
記メモリがロックされた状態を決定する状態になるロッ
クを構成する少なくとも1つの揮発性メモリ要素とを備
える集積回路であって、上記メモリが、上記ロックによ
って読出保護することができる第1の領域と、上記ロッ
クによって常に読出保護及び書込み保護され、所定のア
ドレスに少なくとも1つのパスワードを含む第2の領域
とを備え、上記制御回路が、上記メモリがロックされて
いる時に、上記の所定のアドレスによってアドレス指定
されるデータ要素を書き込む命令を検出する第1の手段
と、上記データ要素の上記パスワードとの互換性を確認
する第2の手段を備え、該互換性が同一性とは異なり、
互換性が成立すると、上記ロックが解除されることを特
徴とする集積回路。
1. An electrically changeable non-volatile memory,
What is claimed is: 1. An integrated circuit comprising embedded control circuitry and at least one volatile memory element forming a lock which, when turned on, causes the memory to assume a locked state. Is provided with a first area that can be read-protected by the lock and a second area that is always read-protected and write-protected by the lock and contains at least one password at a predetermined address. A first means for detecting an instruction to write a data element addressed by the predetermined address when the memory is locked, and a second means for checking the compatibility of the data element with the password. And the compatibility is different from the identity,
An integrated circuit, wherein the lock is released when compatibility is established.
【請求項2】 解読手段を備え、上記互換性の確認が、
上記所定のアドレスによってアドレス指定された受けた
データ要素を解読し、その解読したデータ要素を上記の
所定のアドレスに含まれるパスワードと比較することで
行われることを特徴とする請求項1に記載の集積回路。
2. A decoding means is provided, and the compatibility confirmation is
2. The method of claim 1 performed by decrypting a received data element addressed by the predetermined address and comparing the decrypted data element with a password contained at the predetermined address. Integrated circuit.
【請求項3】 ロックが解除されている間に上記の所定
のアドレスによってアドレス指定されるデータ要素を書
き込む命令が検出される時、制御回路がそのデータ要素
の解読と解読されたデータ要素の所定のアドレスへの書
込みとをアクティブにすることを特徴とする請求項2に
記載の集積回路。
3. When the instruction to write the data element addressed by the predetermined address is detected while the lock is unlocked, the control circuit decodes the data element and determines the decoded data element. 3. The integrated circuit of claim 2, wherein writing to the address is activated.
【請求項4】 上記の第2の領域が、複数のパスワード
を含み、製造者パスワードと呼ばれる1つのパスワード
が、ロックの状態とは無関係に書込み保護可能であるこ
とを特徴とする請求項1〜3のいずれか1項に記載の集
積回路。
4. The second area includes a plurality of passwords, and one password called a manufacturer password can be write-protected regardless of a locked state. The integrated circuit according to claim 1.
【請求項5】 解読キーを含み、上記メモリが、読出モ
ードで自由にアクセス可能で、システム識別データ要素
を含む第3の領域を備え、解読キー及びパスワードが、
各々識別データ要素の関数であることを特徴とする請求
項4に記載の集積回路。
5. A decryption key, said memory being freely accessible in a read mode, comprising a third area containing a system identification data element, the decryption key and password comprising:
Integrated circuit according to claim 4, characterized in that each is a function of an identification data element.
【請求項6】 上記キーが、上記パスワードと同じ長さ
を有するワードであり、暗号化及び解読が、各々、暗号
化されるべきまたは解読されるべきキーまたはワードの
同じ位置のビット上で排他的OR演算を実施することで
行われることを特徴とする請求項5に記載の集積回路。
6. The key is a word having the same length as the password, and encryption and decryption are exclusive on bits at the same position of the key or word to be encrypted or decrypted, respectively. The integrated circuit according to claim 5, wherein the integrated circuit is performed by performing a logical OR operation.
【請求項7】 上記キーが、第2の領域に含まれ、上記
制御回路が、ロックが解除されている時に、上記キーの
アドレスによってアドレス指定されるデータ要素を書き
込む命令を検出する第3の手段を備え、該制御回路が、
データ要素の解読及びキーアドレスでの解読されたデー
タ要素の書込みをアクティブにすることを特徴とする請
求項5または6に記載の集積回路。
7. A third key is included in the second area, and the control circuit detects a command to write a data element addressed by the address of the key when the lock circuit is unlocked. Means for providing the control circuit,
7. An integrated circuit as claimed in claim 5 or 6, characterized in that it activates the decryption of the data element and the writing of the decrypted data element at the key address.
【請求項8】 上記キーが、ロックの状態とは無関係に
書込み保護することができることを特徴とする請求項5
〜7のいずれか1項に記載の集積回路。
8. The key can be write-protected regardless of a locked state.
8. The integrated circuit according to any one of items 7 to 7.
【請求項9】 上記製造者の書込み保護されたパスワー
ドのアドレスによってアドレス指定されるデータ要素の
書込み命令が、いずれもそのデータ要素と製造者パスワ
ードとの間の互換性を検査することであり、互換性が成
立しない場合には、メモリをロックすることを特徴とす
る請求項5〜8のいずれか1項に記載の集積回路。
9. A write instruction of a data element addressed by the address of the manufacturer's write protected password is any check for compatibility between the data element and the manufacturer password, 9. The integrated circuit according to claim 5, wherein the memory is locked when the compatibility is not established.
【請求項10】 ユーザインターフェース及び請求項2〜
8のいずれか1項に記載の集積回路に接続される処理装
置を備えるシステムであって、処理装置が、読出及び書
込モードで上記集積回路をアドレス指定可能で、システ
ムの動作に必要な少なくとも一部のデータ要素が上記第
1の領域に含まれており、上記処理装置が、ユーザイン
ターフェースによって暗証コードを考慮し、所定のアド
レスに暗証コードの集積回路による書込みを命令するよ
うにプログラムされることを特徴とするシステム。
10. A user interface and claims 2 to
9. A system comprising a processing device connected to an integrated circuit according to any one of claims 8 to 8, wherein the processing device is capable of addressing said integrated circuit in read and write modes and at least required for operation of the system. Some data elements are included in the first area and the processor is programmed to consider the PIN code by a user interface and to command the PIN code to be written by the integrated circuit at a predetermined address. A system characterized by that.
【請求項11】 処理装置及び請求項9に記載の集積回路
を備えるシステムであって、処理装置が、読出及び書込
モードで上記集積回路をアドレス指定可能で、システム
の動作に必要な少なくとも一部のデータ要素が上記第1
の領域に含まれ、上記製造者パスワードが書込保護さ
れ、上記処理装置が、上記第3の領域で読み出された識
別データ要素の関数として暗号化されたパスワードを計
算する手段を備え、該処理装置が、上記集積回路によっ
て、該製造者パスワードのアドレスにその製造者の暗号
化されたパスワードの書込みを命令するようにプログラ
ムされていることを特徴とするシステム。
11. A system comprising a processing device and an integrated circuit according to claim 9, wherein the processing device is capable of addressing the integrated circuit in read and write modes and at least one of which is required for the operation of the system. The data element of the section is the first
In the area of, the manufacturer password is write protected, and the processing device comprises means for calculating an encrypted password as a function of the identification data element read in the third area, A system, wherein the processing unit is programmed by the integrated circuit to instruct the address of the manufacturer password to write the manufacturer's encrypted password.
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