JPH07162078A - 半導体レーザ素子及びその製造方法 - Google Patents
半導体レーザ素子及びその製造方法Info
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- JPH07162078A JPH07162078A JP30637293A JP30637293A JPH07162078A JP H07162078 A JPH07162078 A JP H07162078A JP 30637293 A JP30637293 A JP 30637293A JP 30637293 A JP30637293 A JP 30637293A JP H07162078 A JPH07162078 A JP H07162078A
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Abstract
(57)【要約】
【目的】 メサの高さと活性層の形成位置および埋め込
み形状の最適化をはかる事により効果的に電流狭窄され
得る半導体レーザを提供することである。 【構成】 半導体レ−ザは、ｎ−ＩｎＰ基板１１上のｎ
−ＩｎＰバッファ層１２と、メサストライプ状に形成さ
れたｎ−ＩｎＰバッファ層１２の一部とｎ−ＩｎＧａＡ
ｓＰ活性層１３とｐ−ＩｎＰクラッド層１４とからなる
電流注入部と、該電流注入部の両側に埋め込まれたｐ−
ＩｎＰ層１５及びｎ−ＩｎＰ層１６とからなる電流ブロ
ック層とを含み、ｎ−ＩｎＰ層１５がメサ状の上記電流
注入部の斜面に沿ってせり上がっておりかつ凹部２１を
有する形状である。
み形状の最適化をはかる事により効果的に電流狭窄され
得る半導体レーザを提供することである。 【構成】 半導体レ−ザは、ｎ−ＩｎＰ基板１１上のｎ
−ＩｎＰバッファ層１２と、メサストライプ状に形成さ
れたｎ−ＩｎＰバッファ層１２の一部とｎ−ＩｎＧａＡ
ｓＰ活性層１３とｐ−ＩｎＰクラッド層１４とからなる
電流注入部と、該電流注入部の両側に埋め込まれたｐ−
ＩｎＰ層１５及びｎ−ＩｎＰ層１６とからなる電流ブロ
ック層とを含み、ｎ−ＩｎＰ層１５がメサ状の上記電流
注入部の斜面に沿ってせり上がっておりかつ凹部２１を
有する形状である。
Description
【０００１】
【産業上の利用分野】本発明は、埋め込みヘテロ構造を
有する半導体レーザ素子及びその製造方法に関するもの
である。
有する半導体レーザ素子及びその製造方法に関するもの
である。
【０００２】
【従来の技術】ＩｎＧａＡｓ−ＩｎＰ系の化合物半導体
よりなる半導体レーザは、石英ガラスファイバーの伝送
損失の低い波長領域（１〜１．６μｍ）における光源と
して、中・長距離の光通信用に広く実用化が進められて
いる。このような半導体レーザの素子構造の一つとし
て、ＰＢＨ（Planar Buried Heterostructure ）構造が
ある。
よりなる半導体レーザは、石英ガラスファイバーの伝送
損失の低い波長領域（１〜１．６μｍ）における光源と
して、中・長距離の光通信用に広く実用化が進められて
いる。このような半導体レーザの素子構造の一つとし
て、ＰＢＨ（Planar Buried Heterostructure ）構造が
ある。
【０００３】図８を参照して、ＰＢＨ構造の半導体レー
ザを説明する。例えば、ｎ−ＩｎＰ（１００）基板ｌ０
１上にＭＯＶＰＥ（Metal Organic Vapor Phase Epitax
y ）法により順次エピタキシャル成長させたｎ−ＩｎＰ
バッファ層１０２、ｎ−ＩｎＧａＡｓＰ活性層１０３及
びｐ−ＩｎＰクラッド層１０４を形成する。ｐ−ＩｎＰ
クラッド層１０４上にＳｉＯ2 等の酸化膜（図示せず）
を形成後、ストライプ状にパターニングを施す。上記酸
化膜をマスクにメサエッチングを行い、＜０１１＞方向
に延びるストライプを形成する。ストライプの両側にｐ
−ＩｎＰ層１０５、ｎ−ＩｎＰ層１０６を埋め込み成長
後、上記酸化膜を除去する。さらに、全面にｐ−ＩｎＰ
クラッド層１０７、ｐ−ＩｎＧａＡｓ（Ｐ）コンタクト
層１０８を形成する。ｐ−ＩｎＧａＡｓコンタクト層１
０８上にＰ側電極（図示せず）、ｎ−ＩｎＰ基板１０１
裏面にＮ側電極（図示せず）をそれぞれ形成する。
ザを説明する。例えば、ｎ−ＩｎＰ（１００）基板ｌ０
１上にＭＯＶＰＥ（Metal Organic Vapor Phase Epitax
y ）法により順次エピタキシャル成長させたｎ−ＩｎＰ
バッファ層１０２、ｎ−ＩｎＧａＡｓＰ活性層１０３及
びｐ−ＩｎＰクラッド層１０４を形成する。ｐ−ＩｎＰ
クラッド層１０４上にＳｉＯ2 等の酸化膜（図示せず）
を形成後、ストライプ状にパターニングを施す。上記酸
化膜をマスクにメサエッチングを行い、＜０１１＞方向
に延びるストライプを形成する。ストライプの両側にｐ
−ＩｎＰ層１０５、ｎ−ＩｎＰ層１０６を埋め込み成長
後、上記酸化膜を除去する。さらに、全面にｐ−ＩｎＰ
クラッド層１０７、ｐ−ＩｎＧａＡｓ（Ｐ）コンタクト
層１０８を形成する。ｐ−ＩｎＧａＡｓコンタクト層１
０８上にＰ側電極（図示せず）、ｎ−ＩｎＰ基板１０１
裏面にＮ側電極（図示せず）をそれぞれ形成する。
【０００４】このような半導体レ−ザでは、上記Ｐ側電
極にプラス、上記Ｎ側電極にマイナス電圧を印加する。
すると、ｎ−ＩｎＰ層１０５とｐ−ＩｎＰ層１０６間が
ｐｎ逆接合となり電流が狭窄されて、ｎ−ＩｎＧａＡｓ
Ｐ活性層１０３に電流が注入される。
極にプラス、上記Ｎ側電極にマイナス電圧を印加する。
すると、ｎ−ＩｎＰ層１０５とｐ−ＩｎＰ層１０６間が
ｐｎ逆接合となり電流が狭窄されて、ｎ−ＩｎＧａＡｓ
Ｐ活性層１０３に電流が注入される。
【０００５】このように、電流をｎ−ＩｎＧａＡｓＰ活
性層１０３のみに注入することが望ましい。しかしなが
ら、実際には、ｐ−ＩｎＰクラッド層１０４とｎ−Ｉｎ
Ｐ層１０６のあいだのｐ−ＩｎＰ層１０５からのリ−ク
電流が発生する。ｐ−ＩｎＰ層１０５の幅Ｌが大きくな
るほどリ−ク電流の抑制が不十分になる。Ｌ値を小さく
するには、ｐ−ＩｎＰ層厚を薄くすれば良いが、ｎ−Ｉ
ｎＰ層１０２／ｐ−ＩｎＰ層１０５／ｎ−ＩｎＰ層１０
６／ｐ−ＩｎＰ層１０７で形成されるｎｐｎｐサイリス
タ構造がターンオンし易くなってしまう。
性層１０３のみに注入することが望ましい。しかしなが
ら、実際には、ｐ−ＩｎＰクラッド層１０４とｎ−Ｉｎ
Ｐ層１０６のあいだのｐ−ＩｎＰ層１０５からのリ−ク
電流が発生する。ｐ−ＩｎＰ層１０５の幅Ｌが大きくな
るほどリ−ク電流の抑制が不十分になる。Ｌ値を小さく
するには、ｐ−ＩｎＰ層厚を薄くすれば良いが、ｎ−Ｉ
ｎＰ層１０２／ｐ−ＩｎＰ層１０５／ｎ−ＩｎＰ層１０
６／ｐ−ＩｎＰ層１０７で形成されるｎｐｎｐサイリス
タ構造がターンオンし易くなってしまう。
【０００６】また、図９に示すように、ｎ−ＩｎＧａＡ
ｓＰ活性層１０３がメサ部分において低い位置に形成さ
れることがある。その場合、メサ部分に注入された電流
のうち一部は、矢印に示す如く、ｐ−ＩｎＰクラッド層
１０４からｐ−ＩｎＰ層１０５へのリ−ク電流となり、
更にリ−ク電流が増加する。反対に、ｎ−ＩｎＧａＡｓ
Ｐ活性層１０３がメサ部分において高い位置に形成され
ると、マスクとなる上記酸化膜の影響により活性層脇の
界面保護が十分に行われない。
ｓＰ活性層１０３がメサ部分において低い位置に形成さ
れることがある。その場合、メサ部分に注入された電流
のうち一部は、矢印に示す如く、ｐ−ＩｎＰクラッド層
１０４からｐ−ＩｎＰ層１０５へのリ−ク電流となり、
更にリ−ク電流が増加する。反対に、ｎ−ＩｎＧａＡｓ
Ｐ活性層１０３がメサ部分において高い位置に形成され
ると、マスクとなる上記酸化膜の影響により活性層脇の
界面保護が十分に行われない。
【０００７】更に、表面の汚染され易いＩｎＰ上に誘電
体膜を形成して、その誘電体膜をマスクとしてメサエッ
チングを行うと幅の制御性が悪く、形状にバラツキが生
じ、例えば逆メサ形状になり易い。
体膜を形成して、その誘電体膜をマスクとしてメサエッ
チングを行うと幅の制御性が悪く、形状にバラツキが生
じ、例えば逆メサ形状になり易い。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
半導体レ−ザでは、リ−ク電流を十分に抑制することは
難しく、半導体レ−ザの特性、例えば光出力の増大を妨
げている。特に、半導体レ−ザの環境は高温化してお
り、高温下における光出力特性が悪く問題である。ま
た、メサエッチングをする際に、メサ幅の制御性が悪
く、半導体レ−ザの特性に影響を及ぼすことはもちろん
のこと歩留まりが悪くなる。従って、再現性のよい半導
体レ−ザの製造方法が求められている。
半導体レ−ザでは、リ−ク電流を十分に抑制することは
難しく、半導体レ−ザの特性、例えば光出力の増大を妨
げている。特に、半導体レ−ザの環境は高温化してお
り、高温下における光出力特性が悪く問題である。ま
た、メサエッチングをする際に、メサ幅の制御性が悪
く、半導体レ−ザの特性に影響を及ぼすことはもちろん
のこと歩留まりが悪くなる。従って、再現性のよい半導
体レ−ザの製造方法が求められている。
【０００９】それ故に、本発明の目的は、リーク電流の
抑制は十分に行うために、メサの高さと活性層の形成位
置および埋め込み形状の最適化をはかる事により電流狭
窄をより効果的にして、再現性、制御性良く製作が可能
な、高出力で温度特性の良い高性能な半導体レーザを提
供することである。
抑制は十分に行うために、メサの高さと活性層の形成位
置および埋め込み形状の最適化をはかる事により電流狭
窄をより効果的にして、再現性、制御性良く製作が可能
な、高出力で温度特性の良い高性能な半導体レーザを提
供することである。
【００１０】
【課題を解決するための手段】本発明の半導体レーザ素
子は、ｎ−ＩｎＰ基板と、上記ｎ−ＩｎＰ基板上に順次
設けられかつメサストライプ状に形成されたｎ−ＩｎＰ
バッファ層と活性層とｐ−ＩｎＰクラッド層とからなる
電流注入部と、上記電流注入部の両側に形成された互い
に逆方向接合を形成するｐ−ＩｎＰ層とｎ−ＩｎＰ層と
からなる電流ブロック層と、上記電流注入部及び上記電
流ブロック層の全面に設けられたｐ−ＩｎＰクラッド層
とからなり、上記ｎ−ＩｎＰ層は、上記電流注入部のメ
サ斜面に沿ってせり上がった形状をしており凹部を有す
る。
子は、ｎ−ＩｎＰ基板と、上記ｎ−ＩｎＰ基板上に順次
設けられかつメサストライプ状に形成されたｎ−ＩｎＰ
バッファ層と活性層とｐ−ＩｎＰクラッド層とからなる
電流注入部と、上記電流注入部の両側に形成された互い
に逆方向接合を形成するｐ−ＩｎＰ層とｎ−ＩｎＰ層と
からなる電流ブロック層と、上記電流注入部及び上記電
流ブロック層の全面に設けられたｐ−ＩｎＰクラッド層
とからなり、上記ｎ−ＩｎＰ層は、上記電流注入部のメ
サ斜面に沿ってせり上がった形状をしており凹部を有す
る。
【００１１】また、上記半導体レーザの製造方法は、上
記ｎ−ＩｎＰ基板上に上記ｎ−ＩｎＰバッファ層、上記
活性層、上記ｐ−ＩｎＰクラッド層、ＰＬ波長が１．２
０μｍより短いＩｎＧａＡｓＰ表面保護層、誘電体膜を
順次形成し、上記誘電体膜をストライプ状に形成し、上
記誘電体膜をマスクに用いて上記電流注入部を形成し、
ｐ−ＩｎＰ層とｎ−ＩｎＰ層とを順次気相成長法により
上記電流注入部の両側に埋め込み電流ブロック層を形成
し、上記誘電体膜及びＩｎＧａＡｓＰ表面保護層を除去
し、上記ｐ−ＩｎＰクラッド層を全面に形成する。
記ｎ−ＩｎＰ基板上に上記ｎ−ＩｎＰバッファ層、上記
活性層、上記ｐ−ＩｎＰクラッド層、ＰＬ波長が１．２
０μｍより短いＩｎＧａＡｓＰ表面保護層、誘電体膜を
順次形成し、上記誘電体膜をストライプ状に形成し、上
記誘電体膜をマスクに用いて上記電流注入部を形成し、
ｐ−ＩｎＰ層とｎ−ＩｎＰ層とを順次気相成長法により
上記電流注入部の両側に埋め込み電流ブロック層を形成
し、上記誘電体膜及びＩｎＧａＡｓＰ表面保護層を除去
し、上記ｐ−ＩｎＰクラッド層を全面に形成する。
【００１２】
【作用】上記半導体レ−ザによれば、上記ｎ−ＩｎＰ層
が上記メサ斜面に沿ってせり上がった形状でありかつ凹
部を有する場合、上記電流注入部と上記ｎ−ＩｎＰ層と
間の上記ｐ−ＩｎＰ層の厚さを薄くすることができ、上
記ｐ−ＩｎＰ層からのリ−ク電流を抑えることができ
る。
が上記メサ斜面に沿ってせり上がった形状でありかつ凹
部を有する場合、上記電流注入部と上記ｎ−ＩｎＰ層と
間の上記ｐ−ＩｎＰ層の厚さを薄くすることができ、上
記ｐ−ＩｎＰ層からのリ−ク電流を抑えることができ
る。
【００１３】また、上記製造方法によると、上記電流注
入部を形成する際のエッチングのマスクとなる上記誘電
体膜を密着性がよい上記ＩｎＧａＡｓＰ表面保護層上に
形成しており、メサエッチングする際に再現性、制御性
良く順メサ形状をえることができる。更に、メサエッチ
ング後に上記誘電体膜は庇状になっており、その庇によ
り、上記電流ブロックの各層の層厚を部位により制御す
ることができる。
入部を形成する際のエッチングのマスクとなる上記誘電
体膜を密着性がよい上記ＩｎＧａＡｓＰ表面保護層上に
形成しており、メサエッチングする際に再現性、制御性
良く順メサ形状をえることができる。更に、メサエッチ
ング後に上記誘電体膜は庇状になっており、その庇によ
り、上記電流ブロックの各層の層厚を部位により制御す
ることができる。
【００１４】
【実施例】以下、図面を参照して、本発明による一実施
例の半導体レ−ザとその製造方法を説明する。図１によ
れば、半導体レ−ザは、ｎ−ＩｎＰ基板１１上に設けら
れたｎ−ＩｎＰバッファ層１２と、メサストライプ状に
形成されたｎ−ＩｎＰバッファ層１２の一部とｎ−Ｉｎ
ＧａＡｓＰ活性層１３とｐ−ＩｎＰクラッド層１４とか
らなる電流注入部と、該電流注入部の両側に埋め込まれ
ｎ−ＩｎＰバッファ層１２上に順次設けられたｐ−Ｉｎ
Ｐ層１５及びｎ−ＩｎＰ層１６とからなる電流ブロック
層と、上記電流注入部及び上記電流ブロック層の全面に
順次設けられたｐ−ＩｎＰクラッド層１７とｐ−ＩｎＧ
ａＡｓ（Ｐ）コンタクト層１８とからなる。ｎ−ＩｎＰ
層１６は、メサ状の上記電流注入部の斜面に沿ってせり
上がっておりかつ凹部２１（丸印部分）を有する形状で
ある。
例の半導体レ−ザとその製造方法を説明する。図１によ
れば、半導体レ−ザは、ｎ−ＩｎＰ基板１１上に設けら
れたｎ−ＩｎＰバッファ層１２と、メサストライプ状に
形成されたｎ−ＩｎＰバッファ層１２の一部とｎ−Ｉｎ
ＧａＡｓＰ活性層１３とｐ−ＩｎＰクラッド層１４とか
らなる電流注入部と、該電流注入部の両側に埋め込まれ
ｎ−ＩｎＰバッファ層１２上に順次設けられたｐ−Ｉｎ
Ｐ層１５及びｎ−ＩｎＰ層１６とからなる電流ブロック
層と、上記電流注入部及び上記電流ブロック層の全面に
順次設けられたｐ−ＩｎＰクラッド層１７とｐ−ＩｎＧ
ａＡｓ（Ｐ）コンタクト層１８とからなる。ｎ−ＩｎＰ
層１６は、メサ状の上記電流注入部の斜面に沿ってせり
上がっておりかつ凹部２１（丸印部分）を有する形状で
ある。
【００１５】次に、上記半導体レ−ザの製造方法を図２
乃至図４を参照して説明する。まず、図２によれば、ｎ
−ＩｎＰ（（１００）面）基板１ｌ上にＭＯＶＰＥ法に
より厚さ２μｍのｎ−ＩｎＰバッファ層１２、厚さ０．
１μｍのｎ−ＩｎＧａＡｓＰ活性層１３、厚さ０．４μ
ｍのｐ−ＩｎＰクラッド層１４、厚さ０．１μｍのＰＬ
（Photo Luminescence）波長１．１５μｍのＩｎＧａＡ
ｓＰ表面保護層１９を順次エピタキシャル成長させた
後、ＳｉＯ2 等の酸化膜２０を形成する。ここで、表面
保護層１９として、汚染に対して有利なＰＬ波長が１．
２０μｍより短い波長の材料を用いることが望ましい。
乃至図４を参照して説明する。まず、図２によれば、ｎ
−ＩｎＰ（（１００）面）基板１ｌ上にＭＯＶＰＥ法に
より厚さ２μｍのｎ−ＩｎＰバッファ層１２、厚さ０．
１μｍのｎ−ＩｎＧａＡｓＰ活性層１３、厚さ０．４μ
ｍのｐ−ＩｎＰクラッド層１４、厚さ０．１μｍのＰＬ
（Photo Luminescence）波長１．１５μｍのＩｎＧａＡ
ｓＰ表面保護層１９を順次エピタキシャル成長させた
後、ＳｉＯ2 等の酸化膜２０を形成する。ここで、表面
保護層１９として、汚染に対して有利なＰＬ波長が１．
２０μｍより短い波長の材料を用いることが望ましい。
【００１６】次に、図３に示すように、酸化膜２０にＰ
ＥＰ法によりパターニングを施して＜０１１＞方向に延
びるストライプを形成する。酸化膜２０をマスクに用い
て、ＩｎＧａＡｓＰ表面保護層１９、ｐ−ＩｎＰクラッ
ド層１４、ｎ−ＩｎＧａＡｓＰ活性層１３及びｎ−Ｉｎ
Ｐバッファ層１２をＨＢｒ、Ｂｒ2 、水を含む混合液に
よりメサ状にエッチングする。このときのメサの高さｈ
（ｐ−ＩｎＰクラッド層１４からｎ−ＩｎＰバッファ層
１２までの高さ）は２．０μｍである。
ＥＰ法によりパターニングを施して＜０１１＞方向に延
びるストライプを形成する。酸化膜２０をマスクに用い
て、ＩｎＧａＡｓＰ表面保護層１９、ｐ−ＩｎＰクラッ
ド層１４、ｎ−ＩｎＧａＡｓＰ活性層１３及びｎ−Ｉｎ
Ｐバッファ層１２をＨＢｒ、Ｂｒ2 、水を含む混合液に
よりメサ状にエッチングする。このときのメサの高さｈ
（ｐ−ＩｎＰクラッド層１４からｎ−ＩｎＰバッファ層
１２までの高さ）は２．０μｍである。
【００１７】ここで、ｐ−ＩｎＰクラッド層１４の層厚
をａとすると、ａ／ｈ＝０．１５〜０．２５であること
が望ましい。ａ／ｈを上記範囲にすることにより、電流
注入部におけるｎ−ＩｎＧａＡｓＰ活性層１３の位置を
高すぎもせず低すぎもせず適性な位置に形成することが
できる。本例では、ａ＝０．４μｍ、ｈ＝２μｍであ
り、ａ／ｈ＝０．２となっている。また、メサエッチン
グ時に形成された酸化膜２０の庇量ｓは１．５μｍであ
る。
をａとすると、ａ／ｈ＝０．１５〜０．２５であること
が望ましい。ａ／ｈを上記範囲にすることにより、電流
注入部におけるｎ−ＩｎＧａＡｓＰ活性層１３の位置を
高すぎもせず低すぎもせず適性な位置に形成することが
できる。本例では、ａ＝０．４μｍ、ｈ＝２μｍであ
り、ａ／ｈ＝０．２となっている。また、メサエッチン
グ時に形成された酸化膜２０の庇量ｓは１．５μｍであ
る。
【００１８】次に、図４に示すように、メサ状の電流注
入部の両側に、ＭＯＶＰＥ法を用いて厚さ０．６μｍの
ｐ−ＩｎＰ層１５、厚さ１．５μｍのｎ−ＩｎＰ層１６
からなる電流ブロック層を形成する。その後、ＳＨ（Ｈ
2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝４：１：１，室温）によ
りＩｎＧａＡｓＰ表面保護層１９を除去し、さらに酸化
膜２０をフッ化アンモニウムを用いて除去する。
入部の両側に、ＭＯＶＰＥ法を用いて厚さ０．６μｍの
ｐ−ＩｎＰ層１５、厚さ１．５μｍのｎ−ＩｎＰ層１６
からなる電流ブロック層を形成する。その後、ＳＨ（Ｈ
2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝４：１：１，室温）によ
りＩｎＧａＡｓＰ表面保護層１９を除去し、さらに酸化
膜２０をフッ化アンモニウムを用いて除去する。
【００１９】ここで、ｐ−ＩｎＰ層１５の平坦部の厚さ
をｔとすると、ｓ×ｈ／ｔ＝３．５以上であることが望
ましい。ｓ×ｈ／ｔを上記範囲とすることにより、ｐ−
ＩｎＰクラッド層１４とｎ−ＩｎＰ層１６との間のｐ−
ＩｎＰ層１５の層厚を薄くするこができる。本例では、
ｓ＝１．５μｍ、ｈ＝２μｍ、ｔ＝０．６μｍであり、
ｓ×ｈ／ｔ＝５となっている。
をｔとすると、ｓ×ｈ／ｔ＝３．５以上であることが望
ましい。ｓ×ｈ／ｔを上記範囲とすることにより、ｐ−
ＩｎＰクラッド層１４とｎ−ＩｎＰ層１６との間のｐ−
ＩｎＰ層１５の層厚を薄くするこができる。本例では、
ｓ＝１．５μｍ、ｈ＝２μｍ、ｔ＝０．６μｍであり、
ｓ×ｈ／ｔ＝５となっている。
【００２０】次に、図１に示すように、全面にＭＯＶＰ
Ｅ法によりｐ−ＩｎＰクラッド層１７、ｎ−ＩｎＧａＡ
ｓ（Ｐ）コンタクト層１８を順次形成する。その後、ｎ
−ＩｎＧａＡｓ（Ｐ）コンタクト層１８上にＰ側電極
（図示せず）、ｎ−ＩｎＰ基板１１裏面にＮ側電極（図
示せず）を形成する。
Ｅ法によりｐ−ＩｎＰクラッド層１７、ｎ−ＩｎＧａＡ
ｓ（Ｐ）コンタクト層１８を順次形成する。その後、ｎ
−ＩｎＧａＡｓ（Ｐ）コンタクト層１８上にＰ側電極
（図示せず）、ｎ−ＩｎＰ基板１１裏面にＮ側電極（図
示せず）を形成する。
【００２１】このような方法によると、ｐ−ＩｎＰクラ
ッド層１４上にＩｎＧａＡｓＰ表面保護層１９を設け
て、その上に酸化膜２０を設けている。ＩｎＧａＡｓＰ
表面保護層１９と酸化膜２０とは密着性がよい。そのた
め、酸化膜２０をマスクとしてメサエッチングする際
に、再現性、制御性よく順メサ形状を形成できる。
ッド層１４上にＩｎＧａＡｓＰ表面保護層１９を設け
て、その上に酸化膜２０を設けている。ＩｎＧａＡｓＰ
表面保護層１９と酸化膜２０とは密着性がよい。そのた
め、酸化膜２０をマスクとしてメサエッチングする際
に、再現性、制御性よく順メサ形状を形成できる。
【００２２】また、メサエッチング際に用いた酸化膜２
０の庇を用いて電流ブロック層を形成する。ＭＯＶＰＥ
法により、例えばｐ−ＩｎＰ層１５を形成する際に、上
記庇に覆われた部分つまり電流注入部部分と、上記庇に
覆われいない部分とでは、供給されるガスの量が異な
る。それにより、ｐ−ＩｎＰ層１５の成長速度は、電流
注入部の側壁部分で遅くなり、ｎ−ＩｎＰバッファ層１
２の平坦部分上で早くなる。同様に、ｎ−ＩｎＰ層１６
を形成する際にも成長速度が異なる。電流注入部の側壁
部分から成長したｎ−ＩｎＰ層１６の一部と、平坦部分
から成長したｎ−ＩｎＰ層１６の一部とがぶつかり凹部
２１となる。
０の庇を用いて電流ブロック層を形成する。ＭＯＶＰＥ
法により、例えばｐ−ＩｎＰ層１５を形成する際に、上
記庇に覆われた部分つまり電流注入部部分と、上記庇に
覆われいない部分とでは、供給されるガスの量が異な
る。それにより、ｐ−ＩｎＰ層１５の成長速度は、電流
注入部の側壁部分で遅くなり、ｎ−ＩｎＰバッファ層１
２の平坦部分上で早くなる。同様に、ｎ−ＩｎＰ層１６
を形成する際にも成長速度が異なる。電流注入部の側壁
部分から成長したｎ−ＩｎＰ層１６の一部と、平坦部分
から成長したｎ−ＩｎＰ層１６の一部とがぶつかり凹部
２１となる。
【００２３】ｐ−ＩｎＰ層１５は電流注入部の側壁部分
で薄く形成され、ｎ−ＩｎＰバッファ層１２の平坦部分
上では厚く形成される。従って、半導体レ−ザ電圧を印
加した際に、ｐ−ＩｎＰクラッド層１４とｎ−ＩｎＰ層
１６のあいだのｐ−ＩｎＰ層１５からのリ−ク電流を抑
制するすることができると共に、ｎ−ＩｎＰバッファ層
１２／ｐ−ＩｎＰ層１５／ｎ−ＩｎＰ層１６／ｐ−Ｉｎ
Ｐクラッド層１７からなる寄生ｎｐｎｐサイリスタのタ
ーンオンを防止できる。
で薄く形成され、ｎ−ＩｎＰバッファ層１２の平坦部分
上では厚く形成される。従って、半導体レ−ザ電圧を印
加した際に、ｐ−ＩｎＰクラッド層１４とｎ−ＩｎＰ層
１６のあいだのｐ−ＩｎＰ層１５からのリ−ク電流を抑
制するすることができると共に、ｎ−ＩｎＰバッファ層
１２／ｐ−ＩｎＰ層１５／ｎ−ＩｎＰ層１６／ｐ−Ｉｎ
Ｐクラッド層１７からなる寄生ｎｐｎｐサイリスタのタ
ーンオンを防止できる。
【００２４】次に、半導体レ−ザの構造パラメ−タであ
るａ／ｈ、ｓ×ｈ／ｔの適性範囲を図５乃至図６より説
明する。図５乃至図６双方の縦軸となるスロ−プ効率比
は、注入電流が４００ｍＡの時のスロープ効率を注入電
流が閾値電流＋１０ｍＡの時のスロープ効率で割った値
である。スロ−プ効率比が０．３以上のときに半導体レ
−ザの光出力−温度特性がよい。従って、図５より、ａ
／ｈの範囲は０．１５〜０．２５であり、図６より、ｓ
×ｈ／ｔの範囲を３．５以上とすればよいことは明らか
である。
るａ／ｈ、ｓ×ｈ／ｔの適性範囲を図５乃至図６より説
明する。図５乃至図６双方の縦軸となるスロ−プ効率比
は、注入電流が４００ｍＡの時のスロープ効率を注入電
流が閾値電流＋１０ｍＡの時のスロープ効率で割った値
である。スロ−プ効率比が０．３以上のときに半導体レ
−ザの光出力−温度特性がよい。従って、図５より、ａ
／ｈの範囲は０．１５〜０．２５であり、図６より、ｓ
×ｈ／ｔの範囲を３．５以上とすればよいことは明らか
である。
【００２５】このようにして得られた本発明の半導体レ
ーザについて、各温度に対する注入電流−光出力特性を
第７図に示す。実線は本発明による半導体レ−ザの特性
を示し、破線は従来の半導体レ−ザの特性を示す。２５
℃、９５℃でも高出力化が図られているが、特に高温下
において大幅に改善されている。なお、各層の導電型
は、本実施例とは逆導電型でも良く、さらに、ＩｎＰ−
ＩｎＧａＡｓＰ系に限るものでなく、他の材料でも良
い。
ーザについて、各温度に対する注入電流−光出力特性を
第７図に示す。実線は本発明による半導体レ−ザの特性
を示し、破線は従来の半導体レ−ザの特性を示す。２５
℃、９５℃でも高出力化が図られているが、特に高温下
において大幅に改善されている。なお、各層の導電型
は、本実施例とは逆導電型でも良く、さらに、ＩｎＰ−
ＩｎＧａＡｓＰ系に限るものでなく、他の材料でも良
い。
【００２６】
【発明の効果】本発明によれば、メサエッチングを再現
性及び制御性良く行うことができ、電流注入部の形成が
容易である。更に、電流ブロック層を部位において所望
の厚さに形成することができる。従って、リーク電流を
減少させて、活性層に高効率で電流注入がなされ、高出
力で温度特性の良い高性能な半導体レーザを提供するこ
とができる。
性及び制御性良く行うことができ、電流注入部の形成が
容易である。更に、電流ブロック層を部位において所望
の厚さに形成することができる。従って、リーク電流を
減少させて、活性層に高効率で電流注入がなされ、高出
力で温度特性の良い高性能な半導体レーザを提供するこ
とができる。
【図１】本発明の一実施例の半導体レーザを示す断面図
である。
である。
【図２】本発明による半導体レ−ザの製造方法を示す第
１の断面図である。
１の断面図である。
【図３】本発明による半導体レ−ザの製造方法を示す第
２の断面図である。
２の断面図である。
【図４】本発明による半導体レ−ザの製造方法を示す第
３の断面図である。
３の断面図である。
【図５】電流注入部における活性層の位置と半導体レ−
ザの特性との関係を示すグラフ図であり、横軸はａ／
ｈ、縦軸はスロープ効率比である。
ザの特性との関係を示すグラフ図であり、横軸はａ／
ｈ、縦軸はスロープ効率比である。
【図６】電流ブロック層のｐ−ＩｎＰ層の厚さと半導体
レ−ザの特性との関係を示すグラフ図であり、横軸はｓ
×ｈ／ｔ、縦軸はスロープ効率比である。
レ−ザの特性との関係を示すグラフ図であり、横軸はｓ
×ｈ／ｔ、縦軸はスロープ効率比である。
【図７】本発明による半導体レ−ザの各温度に対する電
流−光出力特性を示すグラフ図である。
流−光出力特性を示すグラフ図である。
【図８】従来の半導体レ−ザを示す断面図である。
【図９】従来の半導体レ−ザにおいて、電流注入部にお
ける活性層の位置が低い場合に発生するリ−ク電流の流
れを示す断面図である。
ける活性層の位置が低い場合に発生するリ−ク電流の流
れを示す断面図である。
１１…ｎ−ＩｎＰ基板、１２…ｎ−ＩｎＰバッファ層 １３…ｎ−ＩｎＧａＡｓＰ活性層、１４…ｐ−ＩｎＰク
ラッド層 １５…ｐ−ＩｎＰ層、１６…ｎ−ＩｎＰ層 １７…ｐ−ＩｎＰクラッド層、１８…ｐ−ＩｎＧａＡｓ
（Ｐ）コンタクト層 １９…ｐ−ＩｎＧａＡｓＰ表面保護層、２０…酸化膜、
２１…凹部
ラッド層 １５…ｐ−ＩｎＰ層、１６…ｎ−ＩｎＰ層 １７…ｐ−ＩｎＰクラッド層、１８…ｐ−ＩｎＧａＡｓ
（Ｐ）コンタクト層 １９…ｐ−ＩｎＧａＡｓＰ表面保護層、２０…酸化膜、
２１…凹部
Claims (6)
- 【請求項１】 一導電型の半導体基板と、上記半導体基
板上に順次設けられかつメサストライプ状に形成された
一導電型の第１の半導体層と活性層と反対導電型の第２
の半導体層とからなる電流注入部と、上記電流注入部の
両側に形成された互いに逆方向接合を形成する反対導電
型の第３の半導体層と一導電型の第４の半導体層とから
なる電流ブロック層と、上記電流注入部及び上記電流ブ
ロック層の全面に設けられた反対導電型の第５の半導体
層とからなる半導体レ−ザにおいて、 上記第４の半導体層は、上記電流注入部のメサ斜面に沿
ってせり上がった形状をしており、凹部を有することを
特徴とする半導体レーザ素子。 - 【請求項２】 上記半導体レ−ザは、ＩｎＰ−ＩｎＧａ
ＡｓＰ系の半導体レ−ザであることを特徴とする請求項
１記載の半導体レ−ザ。 - 【請求項３】 （上記第２の半導体層の厚さ／上記電流
注入部の厚さ）の値は、０．１５以上０．２５以下であ
ることを特徴とする請求項１記載の半導体レーザ。 - 【請求項４】 一導電型の半導体基板上に一導電型の第
１の半導体層と活性層と反対導電型の第２の半導体層と
表面保護層とを順次形成する工程と、 上記表面保護層上にストライプ状の誘電体膜を形成する
工程と、 上記誘電体膜をマスクに用いて、上記表面保護層と上記
第２の半導体層と上記活性層と上記第１の半導体層とを
メサ状にエッチングして電流注入部を形成すると共に、
上記誘電体膜に庇部を形成する工程と、 上記庇部を利用して上記電流注入部の両側それぞれに、
反対導電型の第３の半導体層と一導電型の第４の半導体
層との積層構造からなる電流ブロック層を形成する工程
と、 上記誘電体膜及び上記表面保護層をそれぞれ除去する工
程と、 上記電流注入部及び上記電流ブロック層上に反対導電型
の第５の半導体層を形成する工程とを含むことを特徴と
する半導体レ−ザの製造方法。 - 【請求項５】 上記電流ブロック層を形成する工程にお
いて、上記第３の半導体層の平坦部の厚さを、（上記電
流注入部を形成する際に形成された上記誘電体膜の庇量
と）×（上記電流注入部のうちの上記第１の半導体層と
上記活性層と上記第２の半導体層との高さ）／３．５以
下に形成することを特徴とする請求項４記載の半導体レ
ーザの製造方法。 - 【請求項６】 上記第３の半導体層及び上記第４の半導
体層は、気相成長法によることを特徴とする請求項４記
載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30637293A JPH07162078A (ja) | 1993-12-07 | 1993-12-07 | 半導体レーザ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30637293A JPH07162078A (ja) | 1993-12-07 | 1993-12-07 | 半導体レーザ素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162078A true JPH07162078A (ja) | 1995-06-23 |
Family
ID=17956254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30637293A Pending JPH07162078A (ja) | 1993-12-07 | 1993-12-07 | 半導体レーザ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07162078A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005468A (ja) * | 2003-06-11 | 2005-01-06 | Sumitomo Electric Ind Ltd | 半導体レーザおよびその製造方法 |
| JP2021044521A (ja) * | 2019-09-13 | 2021-03-18 | 住友電工デバイス・イノベーション株式会社 | 光半導体素子およびその製造方法 |
-
1993
- 1993-12-07 JP JP30637293A patent/JPH07162078A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005468A (ja) * | 2003-06-11 | 2005-01-06 | Sumitomo Electric Ind Ltd | 半導体レーザおよびその製造方法 |
| JP2021044521A (ja) * | 2019-09-13 | 2021-03-18 | 住友電工デバイス・イノベーション株式会社 | 光半導体素子およびその製造方法 |
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