JPH07169288A - 一括消去型不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 動作の高速化を図りつつ、使い勝手を良くし
た一括消去型不揮発性記憶装置を提供する。 【構成】 コントロールゲートと基板との間での相対的
な電位関係によりトンネル絶縁膜を介して基板側からフ
ローティングゲートに電荷を注入して消去動作を行い、
上記コントロールゲートとドレインとの相対的な電位関
係により上記トンネル絶縁膜を介してフローティングゲ
ートからドレイン側に電荷を放出させて書込み動作を行
う記憶トランジスタをワード線とデータ線との交点にマ
トリックス配置してメモリアレイを構成し、このメモリ
アレイのデータ線に対応してラッチ回路を設け、上記コ
ントロールゲートが結合されるワード線の単位での消去
動作、及び上記ラッチ回路を介してワード線単位での書
込み動作と読み出し動作を行うようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一括消去型不揮発性
記憶装置（フラッシュＥＥＰＲＯＭ；エレクトリカリ・
イレーザブル＆プログラマブル・リード・オンリー・メ
モリ）に関し、その書き換え時間の高速化技術等に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】電気的一括消去型ＥＥＰＲＯＭは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。このような一括消去型ＥＥＰＲ
ＯＭに関しては、例えば、１９８０年のアイ・イー・イ
ー・イー、インターナショナル、ソリッド−ステート
サーキッツ コンファレンス（IEEE INTERNATIONAL SOL
ID-STATE CIRCUITS CONFERENCE) の頁152 〜153、１９
８７年のアイ・イー・イー・イー、インターナショナ
ル、ソリッド−ステート サーキッツ コンファレンス
(IEEE INTERNATIONAL SOLID-STATE CIRCUITSCONFERENC
E)の頁76〜77、アイ・イー・イー・イー・ジャーナル
オブ ソリッドステート サーキッツ，第２３巻第５号
（１９８８年）第1157頁から第1163頁(IEEE,J. Solid-S
tate Cicuits, vol.23(1988) pp.1157-1163)に記載され
ている。

【０００３】図１４には、１９８７年の国際電子デバイ
ス会議（International ElectronDevice Meeting) にお
いて発表された電気的一括消去型ＥＥＰＲＯＭのメモリ
セルの断面構造の概要図が示されている。同図のメモリ
セルは、通常のＥＰＲＯＭのメモリセルとよく似た構造
を有している。すなわち、メモリセルは、２層ゲート構
造の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴ又は単にトランジスタと称する）により構成され
ている。

【０００４】同図において、８はＰ型シリコン基板、１
１は上記シリコン基板８に形成されたＰ型拡散層、１０
は上記シリコン基板８に形成された低濃度のＮ型拡散
層、９は上記Ｐ型拡散層１１及び上記Ｎ型拡散層１０の
それぞれに形成されたＮ型拡散層である。また、４は薄
い酸化膜７を介して上記Ｐ型シリコン基板８上に形成さ
れたフローティングゲート、６は酸化膜７を介して上記
フローティングゲート４上に形成されたコントロールゲ
ート、３はドレイン電極、５はソース電極である。すな
わち、同図のメモリセルはＮチャンネル形の２層ゲート
構造のＭＯＳＦＥＴにより構成され、このトランジスタ
に情報が記憶される。ここにおいて、情報は実質的にし
きい値電圧の変化としてトランジスタに保持される。

【０００５】以下、特に述べないかぎり、メモリセルに
おいて、情報を記憶するトランジスタ（以下、記憶トラ
ンジスタと称する）がＮチャンネル形の場合について述
べる。図１４に示されているメモリセルへの情報の書き
込み動作は、ＥＰＲＯＭのそれと同様である。すなわ
ち、書き込み動作は、ドレイン電極３に接続されたドレ
イン領域９の近傍で発生させたホットキャリアをフロー
ティングゲート４に注入することにより行われる。この
書き込み動作により記憶トランジスタは、そのコントロ
ールゲート６からみたしきい値電圧が、書き込み動作を
行わなかった記憶トランジスタに比べ高くなる。

【０００６】一方、消去動作においては、コントロール
ゲート６を接地し、ソース電極５に高電圧を印加するこ
とによりフローティングゲート４とソース電極５に接続
されたソース領域９との間に高電界が発生され、薄い酸
化膜７を通したトンネル現象を利用してフローティング
ゲート４に蓄積された電子がソース領域９を介してソー
ス電極５に引き抜かれる。これにより、記憶情報の消去
が行われる。すなわち、消去動作により記憶トランジス
タはそのコントロールゲート６からみたしきい値電圧が
低くなる。

【０００７】読み出し動作においては、上記メモリセル
に対して弱い書き込み、すなわち、フローティングゲー
ト４に対して不所望なキャリアの注入が行われないよう
に、ドレイン電極３及びコントロールゲート６に印加さ
れる電圧が比較的低い値に制限される。例えば、１Ｖ程
度の低電圧がドレイン電極３に印加されるとともに、コ
ントロールゲート６に５Ｖ程度の低電圧が印加される。
これらの印加電圧によって記憶トランジスタを流れるチ
ャンネル電流の大小を検出することにより、メモリセル
に記憶されている情報の“０”，“１”を判定する。

【０００８】

【発明が解決しようとする課題】本願出願人において
は、コントロールゲートとフローティングゲートとを備
えた記憶トランジスタとして書込み動作もトンネル電流
により行うようにするとともに、従来とは逆にフローテ
ィングゲートに電荷を注入することにより、しきい値電
圧をワード線の選択レベルより高くなるようにして消去
動作を行う記憶トランジスタを開発した。この構成にお
いて、記憶トランジスタに対する消去動作は、そのしき
い値電圧がワード線の選択レベルに対して高くされるも
のであるから、従来のようにフローティンクゲートの電
荷を基板側に引き抜いてしきい値電圧を低くする記憶ト
ランジスタのように、過消去によってディプレッション
モードとされてワード線が非選択レベルであるにもかか
わらずオン状態にされてしまうこうことによって他のメ
モリセルを読み出し不能にしてしまうことがない。

【０００９】しかしながら、トンネル電流によって書込
み動作を行うものでは、読み出し動作によってトンネル
電流が発生して誤書込みがされてしまうことの無いよう
に、読み出し時に記憶トランジスタのドレインに与えら
れる電圧を極力低くする必要がある。そのため、上記の
ような記憶トランジスタからの読み出し動作は、メモリ
サイクルが比較的遅くなってしまう。そこで、本願発明
者にあっては、ワード線単位での消去動作が可能である
ことから、これに対応させて書込み動作と読み出し動作
もワード線単位で行うようにして、単位データ当たりの
メモリアクセスの高速化や使い勝手を良くすることを考
えた。

【００１０】この発明の目的は、動作の高速化を図りつ
つ、使い勝手を良くした一括消去型不揮発性記憶装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、コントロールゲートと基板
との間での相対的な電位関係によりトンネル絶縁膜を介
して基板側からフローティングゲートに電荷を注入して
消去動作を行い、上記コントロールゲートとドレインと
の相対的な電位関係により上記トンネル絶縁膜を介して
フローティングゲートからドレイン側に電荷を放出させ
て書込み動作を行う記憶トランジスタをワード線とデー
タ線との交点にマトリックス配置してメモリアレイを構
成し、このメモリアレイのデータ線に対応してラッチ回
路を設け、上記コントロールゲートが結合されるワード
線の単位での消去動作、及び上記ラッチ回路を介してワ
ード線単位での書込み動作と読み出し動作を行うように
する。

【００１２】

【作用】上記した手段によれば、ワード線単位で多数ビ
ットからなるデータの書き換えを効率よく行うことがで
きるから、単位データ当たりのメモリアクセスの高速化
やファイルメモリとして磁気メモリ装置との互換性を図
ることができ、使い勝手が良くなる。

【００１３】

【実施例】図１には、この発明に係る一括消去型不揮発
性記憶装置における消去動作を説明するための一実施例
の概念図が示されている。同図（Ａ）にはメモリセルバ
イアスが、同図（Ｂ）にはメモリアレイ回路が、同図
（Ｃ）にはアドレス空間がそれぞれ示されている。

【００１４】（Ａ）において、記憶ＭＯＳＦＥＴは前記
同様なスタックドゲート構造とされる。ただし、フロー
ティングゲートと半導体基板との間のゲート絶縁膜は、
トンネル電流を流すような薄い酸化膜から構成される。
消去動作においては、コントロールゲートに＋Ｖｇが印
加され、基板には−Ｖｗが印加される。これにより、基
板とフローティングゲートとの間にトンネル電流が流れ
るような高電界が発生し、基板側からフローティングゲ
ートに向かって電子が注入される。これにより、記憶Ｍ
ＯＳＦＥＴは消去状態のきにはワード線の選択レベルに
対してオフ状態とされる。なお、消去時には、ソース・
ドレインには、特に制限されないが、電圧−Ｖｗが印加
されるが、消去動作そのものは、ゲート−基板間のバイ
アスで烏行われる。

【００１５】（Ｂ）のメモリアレイ回路において、記憶
ＭＯＳＦＥＴは、複数個が１ブロックとされてドレイン
とソースが共通化される。記憶ＭＯＳＦＥＴの共通化さ
れたドレインとデータ線との間には、それぞれ選択ＭＯ
ＳＦＥＴが設けられる。消去時、ソース線とデータ線
は、基板電位−Ｖｗと共通化される。このとき、選択Ｍ
ＯＳＦＥＴのゲート電圧は０Ｖのためにオン状態とな
り、ブロック内の共通ドレイン，ソースとも上記電圧−
Ｖｗとなる。記憶ＭＯＳＦＥＴのコントロールゲートは
ワード線に接続される。上記の選択ＭＯＳＦＥＴは、上
記ワード線と平行に延長される選択線によって選択さ
れ、この選択線はメインワード線という呼ぶことができ
る。

【００１６】消去動作においては、上記のように基板We
llに−Ｖｗ（−４Ｖ）のような負電圧を印加し、ワード
線に＋１２Ｖのような選択電圧＋Ｖｇを供給する。これ
により、ワード線単位での一括消去動作が行われる。こ
の実施例では、１つのワード線が１セクタのような記憶
単位とされる。１セクタは、特に制限されないが、５１
２バイトから構成される。すなわち、１つのワード線
（物理的に１本という意味ではない）には、５１２×８
＝約４Ｋのメモリセルが接続される。この場合、メモリ
アレイを８個設けるようにすれば、１本のワード線には
５１２個の記憶トランジスタが割り当てられるので、比
較的小さな電流駆動能力しかもたないワードドライバを
用いてもワード線の選択動作を高速にすることができ
る。

【００１７】（Ｃ）において、メモリ空間ではワード線
の選択信号がセクタアドレスとして扱われる。すなわ
ち、メモリ空間的にはワード線のアドレスに対応して０
からｎまでのセクタが割り当てられ、かかるセクタ単位
での消去動作が行われる。つまり、この実施例では、ワ
ード線に対応されたＸアドレスがセクタアドレスとして
入力される。

【００１８】図２には、この発明に係る一括消去型不揮
発性記憶装置における書込み動作を説明するための一実
施例の概念図が示されている。同図（Ａ）にはメモリセ
ルバイアスが、同図（Ｂ）にはメモリアレイ回路が、同
図（Ｃ）にはアドレス空間がそれぞれ示されている。

【００１９】（Ａ）において、書込み動作のときには、
コントロールゲートに−Ｖｇ（−９．５Ｖ）が印加さ
れ、ドレインに＋Ｖｄ（４．５Ｖ）が印加される。これ
により、フローティングゲートとドレインとの間にトン
ネル電流が流れるような高電界が発生し、フローティン
グゲートからドレインに向かって電子が放出される。非
選択のワード線はＶＣＣ（＋３Ｖ）にされており、上記
のようなドレイン電圧＋Ｖｄが印加される記憶ＭＯＳＦ
ＥＴにおいては実質的なトンネル電流が発生しないので
書込み動作は行われない。これにより、書込みが行われ
た記憶ＭＯＳＦＥＴは、そのしきい値電圧が下がり、ワ
ード線の選択レベルに対してオン状態にされる。この書
込み動作のとき、ソースは、オープン状態にされる。

【００２０】（Ｂ）のメモリアレイ回路において、記憶
ＭＯＳＦＥＴの共通化されたドレイン側の選択ＭＯＳＦ
ＥＴは、書込み動作のときにはゲートにハイレベル
（“Ｈ”）が印加されることによってオン状態にされ
る。これにより、記憶トランジスタのドレインはデータ
線に接続される。ソース側の選択ＭＯＳＦＥＴは、書込
み動作のときにはゲートにロウレベル（“Ｌ”）が印加
されることによってオフ状態にされる。それ故、記憶Ｍ
ＯＳＦＥＴの共通化されたソースはオープン状態にされ
る。そして、代表として例示的に示されているように、
データ線が書込み信号の“１”と“０”に対応して＋Ｖ
ｄ／０Ｖにされて、記憶ＭＯＳＦＥＴのしきい値電圧が
選択的に変化させられる。

【００２１】同図には、１つの記憶ＭＯＳＦＥＴに対し
て＋Ｖｄ／０Ｖが印加されるようにされているが、実際
には全てのデータ線に対して書込み信号が伝えられてお
り、選択状態にされたワード線に接続される全ての記憶
トランジスタに対して一斉に書込み動作が行われる。こ
の実施例では、書込み動作にトンネル電流を用いるもの
である。これにより、記憶トランジスタに流れるトンネ
ル電流は微小であるから、上記のように約４Ｋビットの
一斉書込みが可能になる。

【００２２】ここで、従来の記憶トランジスタのように
ドレイン近傍でホットエレクトロンを発生させてフロー
ティングゲートに電荷を注入するという書込み方法を採
るものでは、例えワード線単位でのトンネル電流による
消去動作を行うようにしても、書込み動作のときに記憶
トランジスタに流れる電流が膨大となってしまうもので
あるので、この本願発明のような大量のデータを一斉に
書込むことは不可能であることに注目すべきである。

【００２３】（Ｃ）において、メモリ空間ではワード線
の選択信号がセクタアドレスとして扱われるものである
ため、メモリ空間的にはワード線のアドレスに対応して
０からｎまでのセクタが割り当てられおり、かかるセク
タ単位での書込み動作が行われる。このような１セクタ
分の記憶トランジスタへの書込み動作の準備として、書
込みデータがシリアルにレジスタに入力される。１セク
タ分のデータの入力が行われると、レジスタに保持され
た書込みデータが上記各データ線に伝えられて選択状態
にされたワード線に接続された記憶トランジスタに一斉
に書込みが行われる。

【００２４】上記のようにメモリセルをブロックに分け
て、それぞれに選択ＭＯＳＦＥＴを介してデータ線や回
路の接地電位を与える構成により、非選択のメモリセル
に対するストレスを軽減させることができる。すなわ
ち、ワード線が非選択状態にされ、データ線が選択状態
にされることによって、書き込み動作においてデータを
保持すべきメモリセルに上記書き込み用の電圧が印加さ
れることを防止するものである。この構成では、上記ブ
ロック内の小数のメモリセルにおいて上記のようなスト
レスがかかるのみとなる。

【００２５】図３には、この発明に係る一括消去型不揮
発性記憶装置における読み出し動作を説明するための一
実施例の概念図が示されている。同図（Ｂ）にはメモリ
アレイ回路が、同図（Ｃ）にはアドレス空間がそれぞれ
示されている。メモリセルのバイアスは、（Ｂ）より容
易に理解できるものであるので省略されている。

【００２６】選択ワード線にはＶＣＣ（＋３Ｖ）のよう
なハイレベルが印加される。非選択のワード線は０Ｖの
ようなロウレベルが印加される。そして、データ線には
代表として例示的に示されているように、＋Ｖｒｄ（＋
１Ｖ）のようなバイアス電圧にプリチャージされる。記
憶トランジスタが消去状態ならワード線の選択レベルＶ
ＣＣに対してしきい値電圧が高くされるからオフ状態と
なり、データ線の電位は＋Ｖｒｄのままとされる。これ
に対して、前記のような書込み動作が行われて、ワード
線の選択レベルＶＣＣに対してしきい値電圧が低くされ
ているならオン状態となり、データ線のプリチャージ電
圧Ｖｒｄをディスチャージさせる。このように記憶トラ
ンジスタの記憶情報に対応して、データ線の電位はハイ
レベルとロウレベルにされて読み出される。

【００２７】同図には、１つの記憶ＭＯＳＦＥＴに対し
て＋Ｖｒｄが印加されるようにされているが、実際には
全てのデータ線に対してプリチャージ電圧＋Ｖｒｄが与
えられており、選択状態にされたワード線に接続される
全ての記憶トランジスタから一斉に読み出し動作が行わ
れる。

【００２８】（Ｃ）において、メモリ空間ではワード線
の選択信号がセクタアドレスとして扱われるものである
ため、メモリ空間的にはワード線のアドレスに対応して
０からｎまでのセクタが割り当てられおり、かかるセク
タ単位での読み出し動作が行われる。このような１セク
タ分の記憶トランジスタへの読み出し動作は、上記記憶
トランジスタからの読み出しデータは、第１段階として
レジスタによりパラレルにセンスとラッチが行われる。
第２段階として、上記レジスタに保持された読み出しデ
ータがシリアルに出力される。

【００２９】図４には、この発明に係る一括消去型不揮
発性記憶装置の動作を説明するための概念図が示されて
いる。同図には、発明の理解を容易にするために、従来
のフラッシュメモリの書き換え方式と対比して示されて
いる。すなわち、同図（Ａ）には、従来のフラッシュメ
モリによる書き換え方式が示され、図（Ｂ）には本願発
明に係るフラッシュメモリの書き換え方式が示されてい
る。

【００３０】（Ａ）のように、複数セクタにまたがって
ブロック単位での消去動作が行われるものにおいて、１
セクタだけ記憶データを変更するときには、上記ブロッ
ク全ての記憶データが読み出されてＲＡＭ（ランダム・
アクセス・メモリ）等の別格納領域に退避させられる。

【００３１】次に、フラッシュメモリ側では上記ブロッ
ク単位での消去動作が行われ、別格納領域では変更対象
セクタに対してデータの書き換えが行われる。そして、
別格納領域の全てのデータがフラッシュメモリに書き込
まれることにより、データの書き換えが終了する。

【００３２】上記のような書き換え方式では、変更対象
セクタが１つでも、消去されるブロックの全てのセクタ
のデータを逐一ＲＡＭ等に退避させる動作と、上記ブロ
ック単位での消去動作と、別格納領域でのデータ変更と
上記別格納領域からプラッシュメモリへの書込みという
ように、ｎセクタ分の読み出しと書込みのために長時間
を費やすことになる。そして、データの変更が必要のな
いセクタにおいても、消去と書込みが行われるために、
書き換え回数が多くなってフラッシュメモリとしての寿
命を短くしてしまう。

【００３３】（Ｂ）のように、セクタ単位での消去が可
能なものでは、変更対象セクタのみを消去し、その後に
１セクタ分のデータの書込みを行うことによって、上記
のような書き換えが終了する。この構成では、書き換え
時間に要する時間は、上記（Ａ）の１ブロックがｎセク
タなる場合、概略１／２ｎのように大幅に短縮できる。
なお、１セクタ分の読み出しと書込み時間が同じである
とし、消去時間は無視するものとする。

【００３４】図５には、この発明に係る一括消去型不揮
発性記憶装置の一実施例の概略ブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上において形成される。

【００３５】行アドレス（セクタアドレス）は、行
（Ｘ）アドレスバッファに入力される。この行アドレス
バッファに取り込まれたアドレス信号は、行デコーダに
よって解読されて、１つのワード線の選択信号が形成さ
れる。行デコーダは、前記のように書込み動作、消去動
作及び読み出し動作のそれぞれにおいて、選択ＭＯＳＦ
ＥＴのゲートに接続されるメインワード線と、記憶トラ
ンジスタのコントロールゲートに接続されるワード線の
電位が区々であることから、それぞれの動作モードに対
応した電圧の選択／非選択レベルを出力する出力回路を
持つものである。

【００３６】メモリアレイは、前記同様にワード線とデ
ータ線の交点に記憶トランジスタが設けられる。ただ
し、前記のように、データ線は、選択ＭＯＳＦＥＴを介
して複数の記憶トランジスタのドレインに接続される。
同様に、これら１つのブロックを構成する記憶トランジ
スタのソースは選択ＭＯＳＦＥＴを介して回路の接地電
位に接続される。

【００３７】データ線は、センスアンプに接続される。
このセンスアンプは、データ線のハイレベルとロウレベ
ルを読み出してセンスするとともに、それをラッチする
機能を合わせ持つようにされる。このセンスアンプは、
前記レジスタと同じである。特に制限されないが、セン
スアンプは、公知のダイナミック型ＲＡＭに用いられる
ようなＣＭＯＳセンスアンプと類似の回路が利用され
る。すなわち、センスアンプは、入力と出力とが交差接
続された一対のＣＭＯＳインバータ回路と、複数からな
るＣＭＯＳインバータ回路に動作電圧と回路の接地電圧
を与えるパワースイッチから構成される。

【００３８】センスアンプは、ライトデータを保持する
レジスタとしても利用される。すなわち、列スイッチ回
路を介して入出力線に接続されて、読み出し動作のとき
には、列スイッチにより選択されたものが、入出力線を
介してシリアルにＩ／Ｏ（入出力）バッファに伝えられ
て入出力端子Ｉ／Ｏから出力される。書込み動作のとき
には、入出力端子からシリアルに入力された書込みデー
タが、Ｉ／Ｏバッファを通して入出力線に伝えられ、列
スイッチを通してデータ線に対応したラッチ回路として
のセンスアンプに取り込まれ、全のデータの取り込みが
終了すると、一斉に対応するデータ線に伝えられて書込
み動作が行われる。

【００３９】列スイッチは、列デコーダにより形成され
た選択信号によりセンスアンプの入出力ノードを入出力
線に接続させる。列デコーダは、シリアルクロックを計
数するカウンタにより形成された計数出力を解読して、
上記列スイッチの選択信号を形成する。このカウンタ
は、列（Ｙ）アドレス発生回路と見做すことができる。
上記シリアルに入力される書込みデータは、上記シリア
ルクロックに同期して入力され、シリアルに出力される
読み出しデータは、上記シリアルクロックに同期して出
力される。

【００４０】Ｉ／Ｏ端子は、データの入力や出力の他
に、動作モードを指定するコマンドの入力端子としても
利用される。Ｉ／Ｏ端子から入力されたコマンドは、動
作制御論理により解読されて、指定された動作に必要な
タイミング信号や電位設定が行われる。なお、同図に
は、制御入力端子とそれを受ける制御回路が省略されて
いる。

【００４１】この実施例のように、全てワード線を１セ
クタとした単位での消去、書込み及び読み出しを行うよ
うにした場合、ＨＤＣ（ハードディスクコントローラ）
のような通常のマスストレージコントローラでの制御が
容易になり、メモリシステムの構築が簡単となる。そし
て、ハードディスクメモリ等のようなファイルメモリと
の互換性が採れ、それとの置き換えも容易になるもので
ある。この場合、メモリアレイを８個のように複数個設
けて、それぞれを１つのメモリマットとして同じセクタ
アドレスを割り当てて、入出力線やＩ／Ｏバッファを対
応して設けるようにすることにより、１バイトのような
複数ビットの単位での入出力ができる。

【００４２】図６には、この発明に係る一括消去型不揮
発性記憶装置の他の一実施例の概略ブロック図が示され
ている。この実施例では、１つのメモリアレイにデータ
の記憶データの他に管理バイトを記憶させるようにする
ものである。すなわち、メモリアレイにおいては、１つ
のワード線により指定される１セクタの記憶領域には、
通常データと管理バイトとが同一アドレスで物理的に連
結されて一体的に構成される。

【００４３】管理バイトは、特に制限されないが、ＥＣ
Ｃ（誤り検出訂正）用の冗長ビット、セクタの書き換え
回数、アドレスポインタ等に利用される。アドレスポイ
ンタは、連続するセクタにまたがるデータの読み出し順
序を決めるリスト構造を作成するために利用される。

【００４４】管理バイトのみを指定して読み出しや書込
みを可能にするために、管理バイト先頭アドレスをカウ
ンタにセットするコントローラが設けられる。また、こ
のようにカウンタに初期値を入力することができる機能
を利用し、１セクタ分のデータも任意のビットからシリ
アルアクセスできるようにするために、セクタ内シリア
ルアクセス開始アドレス（Ｙアドレス）端子が設けら
れ、列アドレスバッファに入力される。この列アドレス
バッファに取り込まれたアドレスを、開始アドレスとし
てカウンタに入力する。

【００４５】上記のような１セクタにおける選択的なア
ドレス指定は、読み出し動作の他に、書込み動作にも利
用できる。ここで、重要なことはセンスアンプを介して
書込み動作が行われる点になる。つまり、書込み動作に
先立って、読み出し動作を指示して１セクタ分のデータ
をセンスアンプに取り込む。この後に、カンウタに対し
て管理バイト先頭アドレスロード又は開始アドレスロー
ドして、シリアルデータを入力すると、選択されたデー
タ線に対応したセンスアンプにＩ／Ｏ端子から入力され
たデータが書き込まれて、部分的なデータの置き換えが
可能になる。

【００４６】上記読み出し動作の後に、ワード線単位で
の消去動作を行って、上記センスアンプに格納されたデ
ータを書込むようにすれば、１セクタのうちの管理バイ
トのみ、あるいは１セクタのうちの途中から管理バイト
を含めて書き換えを行うようにすることができる。この
場合、通常データ部のメモリアレイは８個のメモリマッ
トにより構成し、管理バイト部も１つのメモリマットに
より構成することにより、外部端子との入出力を１バイ
トの単位で行うことができる。

【００４７】図７には、この発明に係る一括消去型不揮
発性記憶装置の動作の一例を説明するためのタイミング
図が示されている。同図（Ａ）には、通常シリアル読み
出しモードが示され、同図（Ｂ）には、管理バイト・先
頭アドレス指定モードが示されている。

【００４８】（Ａ）に示すように、通常のシリアル読み
出しモードでは、チップイネーブル信号／ＣＥ（ここ
で、／はロウレベルがアクティブレベルであることを意
味するバーを表している、以下同じ）のロウレベルによ
りチップが選択状態にされ、ライトイネーブル信号／Ｗ
Ｅが最初の立ち下がりタイミングでセクタアドレスを取
り込む。そして、上記信号／ＷＥの立ち上がりタイミン
グで入出力端子Ｉ／Ｏから入力されたコマンドの前半部
を取り込み、上記信号／ＷＥをロウレベルにして再びハ
イレベルに立ち上るタイミングで入出力端子Ｉ／Ｏから
入力されたコマンドの後半部を取り込む。

【００４９】上記シリアルに入力されたコマンドを解読
して、読み出しモードと判定されたなら、読み出しモー
ドに対応した電圧レベルによるメインワード線及びワー
ド線の選択動作が行われる。そして、選択されたワード
線に接続されたメモリセルの記憶情報は、センスアンプ
により増幅されるとともに保持される。

【００５０】シリアルクロックＳＣに同期して、カウン
タが計数動作を行い、列アドレスを発生させて上記セン
スアンプに取り込まれた１セクタ分からなる保持データ
をＤ０、Ｄ１、Ｄ２・・・のように順次に入出力端子Ｉ
／Ｏから出力させる。このようにして１セクタ分の全デ
ータが順次に出力させることができる。しかし、１セク
タのうち、Ｄｎからのデータのみを必要とする場合に
は、Ｄ０からＤｎ−１までのシリアル出力に要する時間
ｎ×ｔＳＣが無駄時間になってしまう。

【００５１】（Ｂ）には、１セクタ分のうち任意のｎ番
目のデータＤｎからシリアル出力させるときのタイミン
グ図が示されている。上記同様に、チップイネーブル信
号／ＣＥのロウレベルによりチップが選択状態にされ、
ライトイネーブル信号／ＷＥが最初の立ち下がりタイミ
ングでセクタアドレスを取り込む。そして、上記信号／
ＷＥの立ち上がりタイミングで入出力端子Ｉ／Ｏから入
力されたコマンドの前半部を取り込む。上記信号／ＷＥ
を再びロウレベルにしたタイミングでアドレス端子から
セクタ内開始アドレス（ｎ）を取り込み、かかる信号／
ＷＥを再びハイレベルに立ち上るタイミングで入出力端
子Ｉ／Ｏから入力されたコマンドの後半部を取り込む。

【００５２】上記シリアルに入力されたコマンドを解読
して、読み出しモードと判定されたなら、読み出しモー
ドに対応した電圧レベルによるメインワード線及びワー
ド線の選択動作が行われる。そして、選択されたワード
線に接続されたメモリセルの記憶情報は、センスアンプ
により増幅されるとともに保持される。

【００５３】カウンタには上記セクタ内開始アドレスｎ
がセットされているので、シリアルクロックＳＣに同期
して上記センスアンプに取り込まれた１セクタ分のう
ち、ｎ番目のデータＤｎ、Ｄｎ＋１、Ｄｎ＋２、Ｄｎ＋
３・・・のように順次に入出力端子Ｉ／Ｏから出力させ
る。このようにして１セクタ分の全データのうち、任意
のｎバイト目からのデータのみを高速に読み出すことが
できる。

【００５４】この構成では、セクタアドレスとセクタ内
開始アドレスとが同じアドレス端子から時系列的に入力
させることができるから、アドレス端子数やアドレスバ
ッファを共通化できる。管理バイトの読み出しも上記の
ようにセクタ内開始アドレスの入力により可能である。
しかし、管理バイトが格納された列アドレスは、予め固
定的に決められているから、図６の実施例のように内部
に管理バイトの先頭アドレスを記憶させておき、上記コ
マンドの設定により、上記管理バイトの先頭アドレスを
カウンタにセットするようにすることが簡便となる。

【００５５】図８には、この発明に係る一括消去型不揮
発性記憶装置の他の一実施例の概略ブロック図が示され
ている。同図（Ａ）には、ランダムアクセスモードのも
のが示され、同図（Ｂ）には前記実施例のシリアルアク
セスモードのものが対比して示されている。

【００５６】同図（Ａ）の実施例では、読み出しモード
と書込みモードがランダムアクセスとされる。このた
め、列アドレスバッファが新たに設けられ、メモリアレ
イが２^m 列（データ線の数が２^m 本）ある場合、ｍビッ
トからなる列アドレスが入力される。列アドレスバッフ
ァに取り込まれたｍビットからなる列アドレスは、前記
のようなカウンタに代えて列デコーダに入力される。列
デコーダは、列スイッチの選択信号を形成して、例えば
１バイトの単位での書込みと読み出し動作を行うように
される。

【００５７】この構成においても、消去動作は前記のよ
うにワード線単位で行われるものであるので、１セクタ
分の全てのデータの書き換えを行う場合以外では、かか
る１セクタ分のデータをＲＡＭ等に退避させてからその
消去を行う。そして、退避させられたデータを再びもと
の列アドレスに順次に書き込むようにするものである。
書込み動作の場合には、ライトアンプとして作用するセ
ンスアンプに１セクタ分のデータを順次に記憶させて、
一括して１セクタ分のデータを書き込むようにすること
もできる。この構成では、ワード線が２ⁿ 本あるとする
とアドレスピンとしてはｎ＋ｍ本から構成される。

【００５８】（Ｂ）のように、セクク（ワード線）単位
でのシリアルアクセスに限定して消去、書込み及び読み
出し動作を行うようにすると、同じメモリアレイの構成
ではアドレスピンとしてはｎ本からなる行アドレスと、
シリアルクロック用の１本からなるｎ＋１本と少なくで
きる。一括消去型不揮発性記憶装置は、その特徴として
ハードディスクメモリ等のような磁気メモリ装置との互
換性や、置き換えに有利であるから、上記のようにセク
タ単位に限定したアクセスとしても使い勝手が悪くなる
ことはなく、アドレス端子数が約半分にできるからパッ
ケージの小型化や実装上での外部配線数を減らすことが
できる。

【００５９】図９には、この発明に係る一括消去型不揮
発性記憶装置の読み出し動作を説明するための概念図が
示されている。この実施例では、センスアンプを中心に
してメモリアレイが左右に分割して配置される。そし
て、前記のようなＣＭＯＳラッチ構造のセンスアンプの
基準電圧として、非選択側のメモリアレイのデータ線に
与えられた基準電圧が利用される。

【００６０】この実施例のフラッシュメモリでは、
（Ａ）に示すように選択ワード線に対応した記憶ＭＯＳ
ＦＥＴからの１セクタ分のデータと管理データとしてｎ
バイトのデータがセンスアンプ列によりセンスされると
ともに増幅とラッチが行われる第１段階の読み出し動作
（１ｓｔアクセスという）が行われる。つまり、信号／
ＷＥの立ち上がりからシリアル出力が開始されるまでに
ようする時間を１ｓｔアクセス時間とされる。

【００６１】（Ｂ）に示すように、上記センスアンプ列
に保持されたデータを、シリアルクロックに同期し、コ
モンＩ／Ｏ線とメインセンスを通して入出力端子Ｉ／Ｏ
から出力させるまでに要する時間がシリアルアクセス時
間とされる。この構成では、１セクタ分のデータをシリ
アルに出力させる場合、上記（Ａ）の１ｓｔアクセス時
間を無視することができ、実質的に（Ｂ）のようなシリ
アルアクセス時間となるので高速読み出しが可能にな
る。しかし、セクタ内の読み出し開始アドレスを指定し
て複数バイトの単位での読み出し動作を行うときには、
上記１ｓｔアクセス時間が無視できなくなってしまう。

【００６２】そこで、前記図８（Ａ）のようなランダム
アクセス機能と（Ｂ）のシリアルアクセス機能とを併せ
持つ一括消去型不揮発性記憶装置を構成することができ
る。つまり、図８（Ａ）の列デコーダに対して列アドレ
スバッファからの出力と、カウンタからの出力とを動作
モードに応じて選択的に供給する。あるいは、図６の実
施例において、列アドレスバッファには列アドレス端子
を設けて、動作モードに応じてカウンタの初期値をその
ままデコーダに供給するようにして、ランダムアクセス
機能を付加することができる。

【００６３】図１０には、上記のようなランダムアクセ
ス機能を付加した場合の読み出し動作を説明するための
概念図が示されている。この実施例では、センスアンプ
列はそれを活性化させるタイミング信号が発生させられ
ないので、出力ハイインピーダンス状態となっいる。こ
のため、列スイッチにより選択されたデータ線ＤＬは、
コモンＩ／Ｏ線に接続され、かかるコモンＩ／Ｏ線に設
けられた電流センスにより選択ＭＯＳＦＥＴの読み出し
が行われる。すなわち、従来のＥＰＲＯＭと類似の電流
センス回路により、バイアス電圧が選択データ線に伝え
られ、記憶ＭＯＳＦＥＴがオン状態／オフ状態による電
流の有無を電流センスが判定して読み出しを行い、メイ
ンセンスを通して単位データ（例えば１バイト）での読
み出し動作が行われる。

【００６４】このランダムアクセスモードでは、チップ
イネーブル信号／ＣＥがロウレベルにされて、行アドレ
スと列アドレスにより指定された記憶ＭＯＳＦＥＴが選
択され、電流センス及びメインセンスを通して出力され
るまでがランダムアクセス時間とされる。

【００６５】図１１には、前記図９の実施例に対応した
読み出し動作のタイミング図が示されている。ライトイ
ネーブル信号／ＷＥがハイレベルに変化したタイミング
を基準にして、最初のデータＤ０out が出力されるまで
の時間ｔＡＣＣ０が前記のような１ｓｔアクセス時間と
され、シリアルクロックＳＣに同期して、データＤ０ou
t 、Ｄ１out が順次に出力される時間ｔＳＣをシリアル
アクセスクロック時間とする。いま、シリアルアクセス
によりｎバイトの読み出しを行う場合には、ｔＡＣＣ０
＋ｎ×ｔＳＣの時間を要するものとなる。

【００６６】図１２は、前記図１０の実施例に対応した
読み出し動作のタイミング図が示されている。コマンド
の入力によりランダムアクセスモードを指定し、通常の
ＥＰＲＯＭと同様に信号／ＣＥのロウレベルにされた状
態でアドレスを取り込み、それに対応したデータが出力
されるまでの時間をランダムアクセス時間ｔＡＣＣとす
る。このようなランダムアクセスモードにより、ｎバイ
トの読み出しを行う場合には、ｎ×ｔＡＣＣを要するも
のとなる。

【００６７】同じｎバイトの読み出しにおいて、上記シ
リアルアクセスモードによる読み出時間（ｔＡＣＣ０＋
ｎ×ｔＳＣ）と、ランダムアクセスモードによる読み出
し時間（ｎ×ｔＡＣＣ）とがほぼ同じになる数を境にし
て、ｎの数が多くなると上記シリアルアクセスモードが
有利となり、ｎの数が少なくなると上記ランダムアクセ
スモードが有利になる。

【００６８】この実施例のように上記シリアルアクセス
モードとランダムアクセスモードとを持つものでは、読
み出しデータ数に応じて上記モードの切り換えを行うよ
うにできるから合理的で高速な読み出しを行うことがで
きる。

【００６９】図１３には、この発明に係る一括消去型不
揮発性記憶装置における書き換え動作の一例を説明する
ためのフローチャート図が示されている。同図には、発
明の理解を容易にするために、従来のフラッシュメモリ
における書き換え動作を説明するためのフローチャート
図も示されている。すなわち、（Ａ１）と（Ａ２）は、
従来方式による書き換え動作が示され、（Ｂ）には本発
明に係る書き換え動作が示されている。

【００７０】つまり、従来方式では同図（Ａ１）のよう
に消去コマンドによって消去ブロックに対して消去バイ
アス印加を行う。このとき、フローティングゲートから
基板側にトンネル電流によって電荷を引き抜くので引抜
き量が多くなるとしきい値電圧が下がりすぎてディプレ
ッションモードになってしまう。このようにディプレッ
ションモードになってしまうと、ワード線が非選択レベ
ルであるにもかかわらずに記憶ＭＯＳＦＥＴがオン状態
になって読み出し不能になってしまう。そこで、消去ベ
リファイを行うことよって、比較的短い時間だけトンネ
ル電流を流して少しずつ消去とそのベリファイを行って
消去動作を終了するものである。

【００７１】同図（Ａ２）では、書込みコマンドにより
書込み動作を行う。この書込みコマンドでは、１セクタ
分のデータをデータラッチにシリアルに入力し、１セク
タ分のデータがそろったら書込みバイアス印加による書
込み動作に入る。このときも、比較的短い時間だけホッ
トエレクトロンを発生させて少しずつ書込みとそのベリ
ファイを行って、記憶ＭＯＳＦＥＴのしきい値電圧が所
望の高い電圧になるまで繰り返して行うようにする。

【００７２】これに対して、本発明では（Ｂ）のよう
に、書替コマンドが設けられる。この書替コマンドによ
り、まず書込みデータのラッチが行われる。そして、こ
のデータをラッチしたまま１セクタのアドレス選択が行
われて消去バイアス印加が行われる。この消去バイアス
印加は、前記のように基板側から記憶ＭＯＳＦＥＴのフ
ローティングゲートにトンネル電流を流すことにより、
しきい値電圧を高くするような消去動作であるので、完
全な消去が可能な比較的長い時間かけてトンネル電流を
流すようにされる。すなわち、上記のような消去方法で
は、記憶ＭＯＳＦＥＴのしきい値電圧が高くなってワー
ド線の選択レベルに対してオフ状態にするものであるの
で、例え過消去状態となっても読み出し動作を不能にす
るような問題は生じない。

【００７３】上記の消去バイアス印加が終了すると、直
ちに書込みバイアス印加に切り換えられる。このとき
は、比較的短い時間だけトンネル電流を流すようにして
少しずつ書込みとそのベリファイを行って、記憶ＭＯＳ
ＦＥＴのしきい値電圧が所望の高い電圧になるまで繰り
返して行うようにする。つまり、上記消去動作によっ
て、特定の記憶ＭＯＳＦＥＴが他の記憶ＭＯＳＦＥＴに
比べてしきい値電圧が高くされても、上記のような書込
み方法を採る限り、確実に所望の低いしきい値電圧にな
るような書込み動作が行われるので問題ない。

【００７４】本願発明の一括消去型不揮発性記憶装置で
は、前記のような消去、書込みが行われるものであるの
で、書替コマンドを設けて外部からは１つのコマンドの
入力によって、通常のＲＡＭのような書替えを行うよう
にすることができるから使い勝手が良くなる。つまり、
ＣＰＵ（中央処理装置）やマイクロコンピュータ等のホ
スト側は、コマンドの発行と書込みデータのシリアル入
力だけ行うだけでよくなる。

【００７５】つまり、上記のようなコマンドの発行とデ
ータのシリアル入力を終了すると、一括消去型不揮発性
記憶装置をシステムバスから切り離して、他のメモリ等
の周辺回路と接続して他の情報処理動作に入ることがで
きる。この間、一括消去型不揮発性記憶装置では、自身
で前記のような消去動作と書込み動作を行うものであ
る。そして、書替完了信号をＣＰＵに送るから、あるい
はポーリングによってＣＰＵから書込完了信号の読み出
を行等によって次のセクタの書替えに入ることができ
る。

【００７６】一括消去型不揮発性記憶装置がデータ記憶
部を構成し、ハードディスクコントローラのようなコン
トローラとともに外部メモリ装置を構成し、かかるコン
トローラを介してホストシステムと接続される場合、上
記コントローラに設けられたバッファメモリに複数セク
タの書替えデータと書替え開始セクタアドレスのセクタ
数が入力されたものでは、かかるコントローラによって
複数セクタ分の書替えを比較的短時間で行うようにする
ことができる。

【００７７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） コントロールゲートと基板との間での相対的な
電位関係によりトンネル絶縁膜を介して基板側からフロ
ーティングゲートに電荷を注入して消去動作を行い、上
記コントロールゲートとドレインとの相対的な電位関係
により上記トンネル絶縁膜を介してフローティングゲー
トからドレイン側に電荷を放出させて書込み動作を行う
記憶トランジスタをワード線とデータ線との交点にマト
リックス配置してメモリアレイを構成し、このメモリア
レイのデータ線に対応してラッチ回路を設け、上記コン
トロールゲートが結合されるワード線の単位での消去動
作、及び上記ラッチ回路を介してワード線単位での書込
み動作と読み出し動作を行うようにすることにより、ワ
ード線単位で多数ビットからなるデータの書き換えを効
率よく行うことができるから、単位データ当たりのメモ
リアクセスの高速化やファイルメモリとして磁気メモリ
装置との互換性を図ることができ、使い勝手が良くなる
という効果が得られる。

【００７８】（２） 上記ラッチ回路として、データ線
の記憶情報をセンスするセンスアンプと、書込みデータ
を保持してデータ線に伝えるライトアンプを兼ねるよう
にすることにより、回路の簡素化が可能になるという効
果が得られる。

【００７９】（３） 上記ラッチ回路の入出力ノード
は、初期値の指定が可能とされたアドレスカウンタによ
り形成された選択信号によりデータの入出力線に接続さ
れて、外部端子とはシリアルにデータの出力と入力とが
行われようにすることにより、所望のデータを効率よく
入力と出力を行うようにすることができるという効果が
得られる。

【００８０】（４） 上記メモリアレイは、複数からな
るメモリマットのワード線に同じセクタアドレスが割り
当てられて、かかるセクタ単位での消去、書込み及び読
み出しが行われるようすることにより、外部端子とは１
バイトのような複数ビットの単位でのシリアル入力と出
力を行うことができるという効果が得られる。

【００８１】（５） 上記セクタには、データとその書
き換え履歴、ＥＣＣ用冗長情報、アドレスポインタの少
なくとも１つを含む管理情報を物理的に結合させて設け
ることにより、データの管理等が簡単に行うことができ
るという効果が得られる。

【００８２】（６） 上記ラッチ回路の入出力ノードを
データの入出力線に接続させる選択信号としてランダム
・アクセス動作モードの指定により外部端子から供給さ
れるカラムアドレスに基づいて形成されるようにするこ
とにより、単位データの読み出しを高速に行うことがで
きるという効果が得られる。

【００８３】（７） 上記（６）のランダム・アクセス
動作モードのときには、上記ラッチ回路は非動作状態に
置かれ、上記データの入出力線に設けられた電流センス
アンプにより記憶情報の読み出しを行うようにすること
により、低消費電力による効率的な読み出しが実現でき
るという効果が得られる。

【００８４】（８） 上記消去、書込み及び読み出しを
含む各動作モードの指定は、制御信号により指定される
タイミングでデータ端子から入力されるコマンドによっ
て行われるようにすることにより、少ない外部制御端子
により多様な動作モードの設定が可能になるという効果
が得られる。

【００８５】（９） 上記コマンドとして、セクタ単位
での消去と書込み動作とが連続して行われる書替コマン
ドを設けることにより、書替制御が簡単になるという効
果が得られる。

【００８６】（１０） 外部から供給されるアドレスと
して、セクタを指定するアドレスのみに限定することに
より、少ない外部端子数のパッケージに搭載できるとと
もに、配線基板への実装が容易になるという効果が得ら
れる。

【００８７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、記憶
ＭＯＳＦＥＴの構成は、前記のようにトンネル電流よ
り、消去と書込みが行われるようなものであればよい。
この発明は、トンネル電流による消去と書込みが行われ
る一括消去型不揮発性記憶装置として広く利用できる。

【００８８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コントロールゲートと基板
との間での相対的な電位関係によりトンネル絶縁膜を介
して基板側からフローティングゲートに電荷を注入して
消去動作を行い、上記コントロールゲートとドレインと
の相対的な電位関係により上記トンネル絶縁膜を介して
フローティングゲートからドレイン側に電荷を放出させ
て書込み動作を行う記憶トランジスタをワード線とデー
タ線との交点にマトリックス配置してメモリアレイを構
成し、このメモリアレイのデータ線に対応してラッチ回
路を設け、上記コントロールゲートが結合されるワード
線の単位での消去動作、及び上記ラッチ回路を介してワ
ード線単位での書込み動作と読み出し動作を行うように
することにより、ワード線単位で多数ビットからなるデ
ータの書き換えを効率よく行うことができるから、単位
データ当たりのメモリアクセスの高速化やファイルメモ
リとして磁気メモリ装置との互換性を図ることができ、
使い勝手が良くなる。

【００８９】上記ラッチ回路として、データ線の記憶情
報をセンスするセンスアンプと、書込みデータを保持し
てデータ線に伝えるライトアンプを兼ねるようにするこ
とにより、回路の簡素化が可能になる。

【００９０】上記ラッチ回路の入出力ノードは、初期値
の指定が可能とされたアドレスカウンタにより形成され
た選択信号によりデータの入出力線に接続されて、外部
端子とはシリアルにデータの出力と入力とが行われよう
にすることにより、所望のデータを効率よく入力と出力
を行うようにすることができる。

【００９１】上記メモリアレイとして、複数からなるメ
モリマットのワード線に同じセクタアドレスが割り当て
られて、かかるセクタ単位での消去、書込み及び読み出
しが行われるようすることにより、外部端子とは１バイ
トのような複数ビットの単位でのシリアル入力と出力を
行うことができる。

【００９２】上記セクタには、データとその書き換え履
歴、ＥＣＣ用冗長情報、アドレスポインタの少なくとも
１つを含む管理情報を物理的に結合させて設けることに
より、データの管理等が簡単に行うことができる。

【００９３】上記ラッチ回路の入出力ノードをデータの
入出力線に接続させる選択信号としてランダム・アクセ
ス動作モードの指定により外部端子から供給されるカラ
ムアドレスに基づいて形成されるようにすることによ
り、単位データの読み出しを高速に行うことができる。

【００９４】上記のランダム・アクセス動作モードのと
きには、上記ラッチ回路は非動作状態に置かれ、上記デ
ータの入出力線に設けられた電流センスアンプにより記
憶情報の読み出しを行うようにすることにより、低消費
電力による効率的な読み出しが実現できる。

【００９５】上記消去、書込み及び読み出しを含む各動
作モードの指定は、制御信号により指定されるタイミン
グでデータ端子から入力されるコマンドによって行われ
るようにすることにより、少ない外部制御端子により多
様な動作モードの設定が可能になる。

【００９６】上記コマンドとして、セクタ単位での消去
と書込み動作とが連続して行われる書替コマンドを設け
ることにより、書替制御が簡単になる。

【００９７】外部から供給されるアドレスとして、セク
タを指定するアドレスのみに限定することにより、少な
い外部端子数のパッケージに搭載できるとともに、配線
基板への実装が容易になる。

【図面の簡単な説明】

【図１】この発明に係る一括消去型不揮発性記憶装置に
おける消去動作を説明するための一実施例の概念図であ
る。

【図２】この発明に係る一括消去型不揮発性記憶装置に
おける書込み動作を説明するための一実施例の概念図で
ある。

【図３】この発明に係る一括消去型不揮発性記憶装置に
おける読み出し動作を説明するための一実施例の概念図
である。

【図４】この発明に係る一括消去型不揮発性記憶装置に
おける書替動作を説明するための概念図である。

【図５】この発明に係る一括消去型不揮発性記憶装置の
一実施例を示す概略ブロック図である。

【図６】この発明に係る一括消去型不揮発性記憶装置の
他の一実施例を示す概略ブロック図である。

【図７】この発明に係る一括消去型不揮発性記憶装置の
動作の一例を説明するためのタイミング図である。

【図８】この発明に係る一括消去型不揮発性記憶装置の
他の一実施例を示す概略ブロック図である。

【図９】この発明に係る一括消去型不揮発性記憶装置の
読み出し動作を説明するための概念図である。

【図１０】ランダムアクセス機能を付加した場合の読み
出し動作を説明するための概念図である。

【図１１】上記図９の実施例に対応した読み出し動作の
タイミング図である。

【図１２】上記図１０の実施例に対応した読み出し動作
のタイミング図である。

【図１３】この発明に係る一括消去型不揮発性記憶装置
における書き換え動作の一例を説明するためのフローチ
ャート図である。

【図１４】従来の一括消去型ＥＥＰＲＯＭのメモリセル
の概略断面構造図である。

【符号の説明】

３…ドレイン電極、４…フローティングゲート、５…ソ
ース電極、６…コントロールゲート、７…薄い酸化膜、
８…Ｐ型シリコン基板、９…Ｎ型拡散層、１０…低濃度
のＮ型拡散層、１１…Ｐ型拡散層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１ (72)発明者 小谷 博昭 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 酒井 修 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 利広 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 窪田 康郎 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 コントロールゲートと基板との間での相
   対的な電位関係によりトンネル絶縁膜を介して基板側か
   らフローティングゲートに電荷を注入して消去動作を行
   い、上記コントロールゲートとドレインとの相対的な電
   位関係により上記トンネル絶縁膜を介してフローティン
   グゲートからドレイン側に電荷を放出させて書込み動作
   を行う記憶トランジスタがワード線とデータ線との交点
   にマトリックス配置されてなるメモリアレイと、上記メ
   モリアレイのデータ線に対応して設けられたラッチ回路
   とを備え、上記コントロールゲートが結合されるワード
   線の単位での消去動作、及び上記ラッチ回路を介してワ
   ード線単位での書込み動作と読み出し動作とが可能にさ
   れてなる一括消去型不揮発性記憶装置。
2. 【請求項２】 ラッチ回路は、データ線の記憶情報をセ
   ンスするセンスアンプと、書込みデータを保持してデー
   タ線に伝えるライトアンプを兼ねるものであることを特
   徴とする請求項１の一括消去型不揮発性記憶装置。
3. 【請求項３】 上記ラッチ回路の入出力ノードは、初期
   値の指定が可能とされたアドレスカウンタにより形成さ
   れた選択信号によりデータの入出力線に接続されて、外
   部端子とはシリアルにデータの出力と入力とが行われる
   ものであることを特徴とする請求項２の一括消去型不揮
   発性記憶装置。
4. 【請求項４】 上記メモリアレイは、複数からなるメモ
   リマットのワード線に同じセクタアドレスが割り当てら
   れて、かかるセクタ単位での消去、書込み及び読み出し
   が行われるものであることを特徴とする請求項１、請求
   項２又は請求項３の一括消去型不揮発性記憶装置。
5. 【請求項５】 上記セクタは、データとその書き換え履
   歴、ＥＣＣ用冗長情報、アドレスポインタの少なくとも
   １つを含む管理情報とが合わせて記憶されるものである
   ことを特徴とする請求項４の一括消去型不揮発性記憶装
   置。
6. 【請求項６】 上記ラッチ回路の入出力ノードをデータ
   の入出力線に接続させる選択信号は、ランダムアクセス
   動作モードの指定により外部端子から供給されるカラム
   アドレスに基づいて形成されるようにしてなることを特
   徴とする請求項３の一括消去型不揮発性記憶装置。
7. 【請求項７】 上記ランダムアクセス動作モードのとき
   には、上記ラッチ回路は非動作状態に置かれ、上記デー
   タの入出力線に設けられた電流センスアンプにより記憶
   情報の読み出しが行われるものであることを特徴とする
   請求項６の一括消去型不揮発性記憶装置。
8. 【請求項８】 上記消去、書込み及び読み出しを含む各
   動作モードの指定は、制御信号により指定されるタイミ
   ングでデータ端子から入力されるコマンドによって行わ
   れるものであることを特徴とする請求項１、請求項２、
   請求項３、請求項４、請求項５、請求項６又は請求項７
   の一括消去型不揮発性記憶装置。
9. 【請求項９】 上記コマンドは、セクタ単位での消去と
   書込み動作とが内部で連続して行われる書替コマンドを
   備えるものであることを特徴とする請求項８の一括消去
   型不揮発性記憶装置。
10. 【請求項１０】 外部から供給されるアドレスは、セク
    タを指定するアドレスのみであることを特徴とする請求
    項４又は請求項５の一括消去型不揮発性記憶装置。