JPH07168696A - ２進数加算器のオーバフロー，アンダフロー処理回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体素子数を少なくしてチップエリアを低
減でき、消費電力を削減し得て、動作速度を改善し得る
２進数加算器の桁上がり判定回路を提供する。 【構成】 全加算器４〜１１のそれぞれに２つの入力デ
ータを入力するとともに、各全加算器４〜１１の桁あふ
れ信号を上位の全加算器に入力する。最上位の全加算器
４の桁あふれ信号ＣＯとデータＹ（７）とＥＸＯＲゲー
ト１２で排他的論理和を求め、その出力で全加算器４〜
１１の加算出力とデータＹ（７）とのいずれかをセレク
タ１３で選択し、ストレートバイナリ信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は２進数加算器のオーバ
フロー，アンダフロー処理回路に関し、特に、２進数の
四則演算において発生する２進数のオーバフロー，アン
ダフローを処理するような処理回路に関する。

【０００２】

【従来の技術】一般に、デジタル符号の表現方法には、
ＢＣＤ符号，ハミング距離が常に１のグレーコード，２
の補数，１の補数，ストレートバイナリ，符号付２進数
などがある。これらはいずれもビット数によって表現で
きる数値の範囲が限られる。一例を示すと、４ビットの
ストレートバイナリでは０〜１５しか表現できない。ま
た、４ビットの２の補数では−８〜７が表現できる。

【０００３】ところで、デジタル信号処理では、信号の
ビット数が予め制限されていることが多い。これらのデ
ジタル符号を加算する場合、加算で得られる出力が出力
信号のビット数で表現できる範囲を超えるとオーバフロ
ー，アンダフローまたは桁あふれと呼ばれる現象が発生
することがある。このとき、加算器の出力に現れる信号
は正しい値を示さない。そこで、出力のビット数で表現
できる範囲の値に置換える処理が必要となる。

【０００４】このような桁あふれ処理を、従来は、桁
あふれが生じない加算演算を行なって得られる和出力で
判定する方法または同一ビットの２の補数，ストレート
バイナリ同士については加算器のキャリイアウトを用
いて判定する方法が使用されている。

【０００５】ここで、従来のストレートバイナリについ
て説明する。ストレートバイナリの場合には、入力の範
囲が０以上であるので、桁あふれはオーバフローのとき
のみに発生し、出力が０以下になるアンダフローは存在
しない。オーバフローが発生する場合、桁上げ信号が必
ず１であることを用いて桁あふれを判定する。たとえ
ば、次に示す第（１）式のように、たとえば出力が４ビ
ットのストレートバイナリ出力の場合、ＬＳＢ側から数
えて、４ビット目の全加算器の桁上げ信号が１であれば
桁あふれである。そこで、４ビット目の最上位ビットか
らの桁上げ信号で桁あふれの有無を判定することができ
る。

【０００６】

【数１】

【０００７】桁あふれはオーバフローのみである。した
がって、桁あふれしたときに出力すべき値はストレート
バイナリの最大値である。つまり、すべてのビットを１
にすればよい。そこで、キャリイ信号を用いてすべての
出力を１にする。

【０００８】２の補数の場合はアンダフローもあるの
で、ストレートバイナリの方法を使用できない。しか
し、２の補数の桁あふれ判定を高速化する手法は数多く
検討されている。ここで、その一つであるビット拡張法
について説明する。正しい出力を表現できるビット数の
加算演算を行ない、得られた新しい出力が最終的に使用
するビット数で表現できる範囲にあるか判定するビット
拡張を用いる方法は、いずれの桁あふれ判定にも使用で
きる基本的な方法である。これを−６４〜６３を表現す
る７ビットの２の補数同士の桁あふれ判定回路で説明す
る。７ビットの２の補数同士の加算の出力は−１２８〜
１２６の範囲の値となる。このため、入力を１ビット拡
張し、８ビットの加算演算を行なう。加算結果の８ビッ
トの上位３ビットとその数値の範囲を以下に示す。

【０００９】 ８ビット加算器の上位３ビットと数値 ０１１ ９６〜１２７ ０１０ ６４〜 ９５ ００１ ３２〜 ６３ ０００ ０〜 ３１ １１１ −３２〜 −１ １１０ −６４〜−３３ １０１ −９６〜−６５ １００ −１２８〜−９７ 上位２ビットが異なる場合、出力が６５以上または−６
４以下であるので、このとき桁あふれと判定する。桁あ
ふれが生じたときの出力予測値は加算演算の出力の最上
位ビットを用いて生成する。正の桁あふれのときは加算
演算の出力のＭＳＢが０であることを用いて、ＭＳＢを
０に、ＭＳＢの反転信号を用いて、それ以外のビットを
１にする。負の桁あふれのときは加算演算の出力のＭＳ
Ｂが１であることを用いてＭＳＢを１に、ＭＳＢの反転
信号を用いてそれ以外のビットを０にする。

【００１０】なお、ビット拡張は一般的に使用される方
法であり、ストレートバイナリの場合は拡張するビット
すべてに０を補うことでビット拡張ができる。２の補数
の場合は拡張するビットすべてに拡張前の最上位ビット
を補うことで、ビット拡張ができる。

【００１１】また、上述の説明では、２の補数に桁あふ
れ判定を行なう方法について説明したが、ビット拡張を
行なって正しい出力を得る方法であれば、この他の桁あ
ふれ判定も容易にできる。たとえば、ストレートバイナ
リ（０〜１２７）に桁あふれ処理を行なう場合は、ビッ
ト拡張後の和出力の最上位ビットが１（和出力が負）の
ときを桁あふれとし、全出力ビットを０にすればよい。

【００１２】また、出力を６ビットの２の補数（−３２
〜３１）に桁あふれ処理を行なう場合には、上位３ビッ
トがすべて同一でない場合を桁あふれとすればよい。出
力の生成方法は生成する値が多少異なるものの７ビット
の２の補数にする場合と同一である。

【００１３】

【発明が解決しようとする課題】ところが、上述の方法
は、ビット拡張を行なうため、ビット拡張分の全加算器
が増加するため、トランジスタが増加するという欠点が
ある。しかも、キャリイ伝搬経路が増加するため演算時
間が増加し、最上位ビットの和／キャリイを用いて桁あ
ふれを判定するため、演算時間が増加するという問題点
があった。

【００１４】それゆえに、この発明の主たる目的は、桁
あふれの処理の高速化とトランジスタ数の節減を実現し
得る２進数加算器のオーバフロー，アンダフロー処理回
路を提供することである。

【００１５】

【課題を解決するための手段】請求項１に係る発明は、
２進数を加算器で加算したときの桁あふれ信号を処理す
るための２進数加算のオーバフロー，アンダフロー処理
回路であって、加算器の入力信号で複数の桁あふれ判定
信号の候補となる信号を生成し、加算器のキャリイ信号
または和信号で候補となる信号のいずれかを選択する桁
あふれ判定信号生成手段を備えて構成される。

【００１６】請求項２に係る発明では、請求項１の桁あ
ふれ判定信号生成手段は、桁あふれが生じたときの出力
を入力の最上位ビットで生成する。

【００１７】請求項３に係る発明は、複数のＮビットの
データを加算器で加算して、Ｎ−ｍビットに桁数を制限
して桁あふれ処理するための処理回路であって、桁あふ
れの有無を示す信号を複数のＮビットのデータの上位ビ
ットを含む信号で予め複数生成し、加算器のいずれかの
キャリイ信号または和信号を含む信号で、そのうちのい
ずれか１つを選択する桁あふれ判定信号生成手段を備え
て構成される。

【００１８】請求項４に係る発明では、請求項３の桁あ
ふれ判定信号生成手段は、桁あふれが生じたとき、複数
のＮビットのデータの上位ｍビットのデータの関数で生
成する。

【００１９】請求項５に係る発明は、Ｎビットのストレ
ートバイナリのデータとＮビットの２の補数を加算器で
加算してＮビットのストレートバイナリを得る処理回路
であって、２の補数入力の最上位ビットとキャリイアウ
ト信号の排他的論理和により桁あふれ判定信号を出力す
る桁あふれ判定信号生成手段を備えて構成される。

【００２０】請求項６に係る発明では、請求項５の桁あ
ふれ判定信号生成手段は、桁あふれしたときの出力予測
値を２の補数入力の最上位ビットまたはストレートバイ
ナリ入力の最上位ビットに生成する。

【００２１】請求項７に係る発明は、Ｎビットのストレ
ートバイナリの信号と、Ｎビットの２の補数信号と、そ
のＮビットの２の補数信号に一定の係数を乗じた信号と
を桁上げ保存型の３入力の加算器を用いて加算する２進
加算において、３入力のそれぞれの最上位ビットの和信
号と、３入力のそれぞれの最上位ビットより１ビット下
位の入力を加算した桁上げ信号を加算した結果から得ら
れるキャリイアウト信号と、２の補数信号の符号ビット
との排他的論理和信号に基づいて、桁あふれを判定する
桁あふれ判定手段を備えて構成される。

【００２２】請求項８に係る発明は、Ｎビットのストレ
ートバイナリＡと、（Ｎ−１）ビットの２の補数Ｂと、
（Ｎ−２）ビットの２の補数Ｃを加算し、Ｎビットのス
トレートバイナリＤを出力する桁上げ保存型の３入力加
算器を用いて３入力の演算を行なう２進数加算器におい
て、３入力のそれぞれの最上位ビットＡｎ，Ｂｎ，Ｃｎ
の和信号と、３入力のそれぞれの最上位ビットより１ビ
ット下位の入力を加算した桁上げ信号を加算する全加算
器の桁上げ信号をＣｏとしたとき、／Ｃｏ・Ａｎ・（Ｂ
ｎ・Ｃｎ）＋Ｃｏ・／Ａｎ・（／Ｂｎ＋／Ｃｎ）の論理
で桁あふれを判定する桁あふれ判定手段を備えて構成さ
れる。なお、“／”は反転信号を意味している。

【００２３】請求項９に係る発明は、請求項８と同様に
して、桁上げ信号Ｃｏによって、Ａｎ（Ｂｎ・Ｃｎ）と
／Ａｎ・（／Ｂｎ＋／Ｃｎ）のいずれかを選択すること
によって桁あふれを判定する桁あふれ判定手段を備えて
構成される。

【００２４】請求項１０に係る発明は、水平方向Ｎビッ
トと垂直方向Ｎビットの２の補数同士を加算し、Ｎ−１
ビットの２の補数出力を得るための加算器において、補
数同士の加算出力に応じて、水平および垂直方向のそれ
ぞれの最上位ビットと、水平および垂直方向のそれぞれ
の最上位ビットより１ビット下位の論理値に基づいて桁
あふれの有無を判定する桁あふれ有無判定手段と、桁あ
ふれ有無の判定出力に応じて、垂直方向の最上位ビット
および１ビット下位の値の論理値と、水平方向の最上位
ビットおよび１ビット下位の値の論理値とのいずれかを
出力予測値として出力する出力予測値生成手段を備えて
構成される。

【００２５】請求項１１に係る発明では、請求項１０の
桁あふれ有無判定手段は、水平方向の最上位ビットより
１ビット下位の値Ａと、垂直方向の最上位ビットより１
ビット下位の値Ｂとの論理積を求める第１の予測値出力
手段と、値Ａと値Ｂとの負論理和を求める第２の予測値
出力手段と、値Ａおよび値Ｂの論理積と垂直方向の最上
位ビットとの負の論理和を求める第３の予測値出力手段
と、値Ａおよび値Ｂの論理和と垂直方向の最上位ビット
との論理和を求める第４の予測値出力手段と、水平方向
および垂直方向のそれぞれの最上位ビットの排他的論理
和出力が第１の値のとき、第１の予測値出力手段の出力
を選択し、排他的論理和出力が第２の値のとき、第３の
予測値出力手段の出力を選択する第１の選択手段と、水
平方向および垂直方向のそれぞれの最上位ビットの排他
的論理和出力が第１の値のとき、第２の予測値出力手段
の出力を選択し、排他的論理和出力が第２の値のとき、
第４の予測値出力手段の出力を選択する第２の選択手段
と、補数同士の加算出力が第２レベルのとき、第１の選
択手段の出力を桁あふれ信号として出力し、補数同士の
加算出力が第１のレベルのとき、第２の選択信号の出力
を桁あふれ信号として出力する桁あふれ判定手段とによ
って構成される。

【００２６】請求項１２に係る発明では、請求項１０の
出力予測値生成手段は、垂直方向の最上位ビットと１ビ
ット下位のビットとの排他的論理和を出力する排他的論
理和ゲートと、排他的論理和ゲートが第１のレベルを出
力したことに応じて、垂直方向の最上位ビットを符号ビ
ットとし、垂直方向の最上位ビットの反転信号を符号ビ
ット以外の信号として出力し、排他的論理和ゲートが第
２のレベルを出力したことに応じて、水平方向の最上位
ビットを符号ビットとし、水平方向最上位ビットの反転
信号を符号ビット以外の信号として出力する選択手段と
を含んで構成される。

【００２７】

【作用】請求項１に係る発明は、加算器の入力信号で複
数の桁あふれ判定信号の候補となる信号を生成し、加算
器のキャリイ信号または和信号で候補となる信号のいず
れかを選択する。

【００２８】請求項２に係る発明では、桁あふれが生じ
たときの出力を入力の最上位ビットで生成する。

【００２９】請求項３に係る発明は、桁あふれの有無を
示す信号を複数のＮビットのデータの上位ビットを含む
信号で予め複数生成し、加算器のいずれかのキャリイ信
号または和信号を含む信号でそのうちのいずれか１つを
選択する。

【００３０】請求項４に係る発明は、複数のＮビットの
データの上位Ｎビットのデータの関数で桁あふれ判定信
号を生成する。

【００３１】請求項５に係る発明は、２の補数入力の最
上位ビットとキャリイアウト信号の排他的論理和により
桁あふれ判定信号を出力する。

【００３２】請求項６に係る発明では、桁あふれしたと
きの出力予測値を２の補数入力の最上位ビットまたはス
トレートバイナリ入力の最上位ビットで生成する。

【００３３】請求項７に係る発明は、３入力加算器にお
ける３入力のそれぞれの最上位ビットの和信号を３入力
のそれぞれの最上位ビットより１ビット下位の入力を加
算した桁上げ信号を加算した結果から得られるキャリイ
アウト信号と、２の補数信号の符号ビットとの排他的論
理和信号に基づいて桁あふれを判定する。

【００３４】請求項８に係る発明では、３入力のそれぞ
れの最上位ビットＡｎ，Ｂｎ，Ｃｎの和信号と１ビット
下位の入力を加算した桁上げ信号を加算する全加算器の
桁上げ信号をＣｏとしたときに、所定の論理で桁あふれ
を判定する。

【００３５】請求項９に係る発明では、桁上げ信号Ｃｏ
によって所定の論理のいずれかを選択することによって
桁あふれを判定する。

【００３６】請求項１０に係る発明では、補数同士の加
算出力に応じて水平および垂直方向の最上位ビットと１
ビット下位の論理値に基づいて桁あふれの有無を判定
し、その判定出力に応じて垂直方向の最上位ビットおよ
び１ビット下位の値の負の論理値と水平方向の最上位ビ
ットおよび１ビット下位の値の論理値とのいずれかを出
力予測値として出力する。

【００３７】請求項１１に係る発明では、水平方向およ
び垂直方向のその最上位ビットの排他的論理和出力が第
１の値のときに第１および第２の予測値を選択し、第２
の値のとき第３および第４の予測値を選択し、補数同士
の加算出力が第２のレベルのとき第１の予測値を選択
し、第１のレベルのとき第３の予測値を桁あふれとして
出力する。

【００３８】請求項１２に係る発明では、垂直方向の最
上位ビットと１ビット下位のビットとの排他的論理和ゲ
ートの出力が第１のレベルになったとき、垂直方向の最
上位ビットを符号ビットとし、その反転信号を符号ビッ
ト以外の信号として出力し、排他的論理和ゲートが第２
のレベルを出力したとき、水平方向の最上位ビットを符
号ビットとし、その反転信号を符号ビット以外の信号と
して出力する。

【００３９】

【実施例】図１はこの発明の一実施例の概念を説明する
ための図である。この発明の一実施例では、ストレート
バイナリ（ＳＴＢ）に２の補数を加えて同一ビット長の
ストレートバイナリにするための行あふれ処理が行なわ
れる。８ビットの場合を例にとると、ストレートバイナ
リは０〜２５５を表現でき、２の補数（２ｓＣ）は−１
２８〜１２７を表現できるので、その加算出力は−１２
８〜３８２の間の値をとる。この実施例では、この出力
を０〜２５５のストレートバイナリにリミットする。こ
の実施例でいう演算とは桁あふれを発生させない演算を
行なうのに必要な演算を示す。たとえば、８ビット同士
の加算の場合、図１に示すように、その出力は−１２８
〜３８２の値をとるので、１０ビットの出力が必要であ
り、２の補数の桁あふれ処理を用いるとしても９ビット
の加算器が必要となる。しかし、この実施例では、８ビ
ット同士の加算あるは２の補数の桁あふれ処理でも８ビ
ットで演算できる。

【００４０】図２は、この発明の一実施例における真理
値表を示す図である。ビット拡張は正しい和出力を得る
ために、元の２進数のＭＳＢの関数を生成するものにす
ぎない。実際には、ＭＳＢとキャリイイン信号が決まれ
ば、正しい和出力の符号と大きさが決まる。そこで、入
力のＭＳＢ（Ａ７，Ｂ７）とＭＳＢの全加算器へのキャ
リイイン信号Ｃｏ６の全組合わせについて桁あふれの有
無について図２に示すような真理値表を作成することが
できる。図２において、第１行にＣｏ６と示した第２列
はＡ７，Ｂ７，Ｃｏ６の３信号によるＯＦ，ＵＦの有無
を示している。Ａ７，Ｂ７，Ｃｏ６が決まると、ＭＳＢ
からの桁上げ信号であるＣｏ７は一意に決定されるが、
第１行にＣｏ７と示した第３列はＡ７，Ｂ７，Ｃｏ６の
３信号によって決定されるＣｏ７信号の状態を示す。ま
た、第１行にｅｘｏｒ（Ｂ７，Ｃｏ７）と示した第４列
はＢ７とＣｏ７の排他的論理和の値を示す。なお、図２
において、ＯＫは桁あふれが生じないことを示してお
り、ＵＦはアンダーフローであることを示し、ＯＦはオ
ーバフローであることを示している。

【００４１】この図から明らかなように、桁あふれの判
定は、パラメータＡ７，Ｂ７，Ｃｏ６でもＢ７，Ｃｏ７
でも判定できる。パラメータＡ７，Ｂ７，Ｃｏ６で判定
するほうが下位のキャリイ信号Ｃｏ６を用いる分だけ高
速な処理が期待できる。しかし、３入力の全組合せで桁
あふれを判定するので、論理は多少複雑となる。これに
対して、パラメータｅｘｏｒ（Ｂ７，Ｃｏ７）を用いる
と、パラメータＣｏ７を用いる分低速になるが、少ない
トランジスタ数で論理を構成できる。

【００４２】実際に使用する場合、動作速度に対して十
分な速度マージンが確保できるならば、トランジスタ数
が少ないほうがよい。

【００４３】図３はこの発明の一実施例における桁あふ
れ判定回路を示すブロック図であり、図２に示した真理
値表を実現したものである。図３において、桁あふれ判
定回路は全加算器１，２とＥＸＯＲゲート３とから構成
される。全加算器１には入力Ａ７とＢ７が与えられ、全
加算器２には入力Ａ６とＢ６とが与えられる。そして、
入力Ｂ７と全加算器１からのキャリイアウト信号Ｃｏ７
がＥＸＯＲゲート３に入力され、このＥＸＯＲゲートか
らオーバフローＯＦであるかあるいはアンダフローＵＦ
であることを示す信号が出力される。

【００４４】上述の方法では、正しい和出力を算出しな
いので、和出力を用いて桁あふれを生成することができ
ない。しかし、２の補数入力のＭＳＢは正負を示し、ス
トレートバイナリのＭＳＢはその大きさを示しており、
これらのＭＳＢとアンダフロー／オーバフローの発生と
は密接な関係がある。これを用いて桁あふれした時の出
力を予測することができる。

【００４５】図４は入力のＭＳＢと桁あふれ状態の関係
を示したものである。この図４では、２の補数入力Ｂの
ＭＳＢ（Ｂ７）を反転して桁あふれ時の出力を生成し
た。これは、桁あふれ時の出力はファンアウトが大きく
ドライバのインバータを挿入する必要があり、２の補数
入力のＭＳＢの反転を用いたほうがトランジスタ数が少
なくできるためである。

【００４６】図５はこの発明の一実施例の具体例を示す
回路図である。図５において、８個の全加算器４〜１１
が設けられ、それぞれの入力Ａと入力ＢにはデータＸ
（７〜０），Ｙ（７〜０）が入力される。各全加算器４
〜１１はそれぞれデータＸ（７）とＹ（７），…，Ｘ
（０）とＹ（０）の加算を行ない、その加算出力が個別
的にセレクタ１３の入力Ｂに与えられ、それぞれの桁上
げ信号が上位の全加算器に入力される。セレクタ１３の
入力ＡにはデータＹ（７）が入力されている。そして、
セレクタ１３はＥＸＯＲゲート１２の出力によって切換
えられ、ＥＸＯＲゲート１２の入力にはデータＹ（７）
と最上位の全加算器４から桁あふれ信号ＣＯが与えられ
る。ＥＸＯＲゲート１２のデータＹ（７）と桁あふれ信
号ＣＯとに基づいて、桁あふれの有無を判定し、このＥ
ＸＯＲゲート１２の出力に基づいてセレクタ１３はデー
タＡとデータＢを選択し、８ビットのストレートバイナ
リ信号を出力する。

【００４７】図６はこの発明の他の実施例を示す回路図
である。この実施例は、Ｙ＋ＢＹ＋ＢＹ／４の演算を行
なうものである。すなわち、この演算は、ストレートバ
イナリのＹ信号に５／４倍のＢＹ信号（２の補数）を加
算し、同じビット数のストレートバイナリのＢ信号を求
めるものである。全加算器２１〜２９は３入力の加算器
であって、それぞれにＹ（７），ＢＹ（７），ＢＹ
（７），…，Ｙ（０），ＢＹ（０），ＢＹ（０），ＢＹ
（２），ＸＬＳＢ，ＹＬＳＢが入力される。全加算器２
１〜２９のうち、全加算器２１〜２８のそれぞれの部分
加算出力は２入力の全加算器３１〜３８に与えられる。
また、全加算器２２〜２９の部分桁あふれ信号Ｃｏは全
加算器３１〜３８に与えられる。全加算器３１〜３８の
それぞれの桁あふれ信号Ｃｏは上位の全加算器に与えら
れる。最上位の全加算器３１の桁あふれ信号Ｃｏ′はデ
ータＢＹ（７）とともにＥＸＯＲゲート３９に入力され
る。全加算器３１〜３８の加算出力は、データＹ（７）
とともにセレクタ４０に与えられ、ＥＸＯＲゲート３９
の出力に応じていずれかが選択される。

【００４８】次に、図６に示した実施例の動作について
説明する。この実施例において、８ビットの３つの数を
加算するために、１０ビットにビット拡張される。Ｙ信
号がストレートバイナリであるため、８ビット目と９ビ
ット目に０が補われ、ＢＹ信号は２の補数であるため、
ＢＹ７で拡張したビットが補われる。これを次の第
（２）式に示す。

【００４９】

【数２】

【００５０】より具体的に示すと、（Ｙ７，ＢＹ７，Ｃ
ｏ′）＝（１，１，０）の場合の実際の拡張ビットは次
の第（３）式となる。

【００５１】

【数３】

【００５２】Ｃｏ′は図６に示したように、部分加算信
号と部分桁あふれ信号を加算する８ビット目の加算器３
１からのキャリイアウト信号であり、この信号が決まる
と、桁あふれ信号Ｃｏ′によって加算出力の上位２ビッ
トが一意に確定される。たとえば、上述の第（３）式で
は、和の上位２ビットは１１となる。また、他の例とし
て、（Ｙ７，ＢＹ７，Ｃｏ′）＝（１，０，１）の場合
は、次の第（４）式に示すように和の上位２ビットは０
１となる。この上位２ビットの第（２）式に示した和出
力（Ｓ９，Ｓ８）を見て和出力の大きさを判断できる。
たとえば、上位２ビットが０１であれば、和出力は２５
６〜５１１の範囲となる。また、００であれば０〜１２
７，１１ならば−２５６〜−１，１０であれば−５１２
〜−２５７となる。

【００５３】

【数４】

【００５４】図７はＹ＋５／４ＢＹ演算の真理値表とそ
の算出方法を示す図である。上述の計算方法を下に、
（Ｙ７，ＢＹ７，Ｃｏ′）の組合わせによる和出力の範
囲を示したのが図７のＥとＦ欄である。また、それとは
別に、ｅｘｏｒ（ＢＹ７，Ｃｏ′）を求めたのが図７の
ＧとＨ欄である。この演算では、８ビットのストレート
バイナリ出力にリミットするので、０〜２５５の範囲外
の出力をリミットの対象としているが、対象となる場合
はすべてｅｘｏｒ（ＢＹ７，Ｃｏ′）が１となる。そこ
で、ｅｘｏｒ（ＢＹ７，Ｃｏ′）でこの演算のリミット
判定が可能となることがわかる。

【００５５】図８はこの発明の他の実施例の演算式と入
出力を示す図であり、図９はこの発明の他の実施例にお
ける概念を説明するための図であり、図１０はこの発明
の他の実施例の真理値表を示す図である。

【００５６】図８に示した実施例は、日本の高品位テレ
ビの放送方式であるＭＵＳＥ伝送方式の逆マトリックス
Ｇ信号を演算する桁あふれ判定回路であって、逆マトリ
クスＧ信号（以下、ＸＴＭ−Ｇ信号と称する。）の演算
式が図８に示すように次式で表される。

【００５７】Ｙ−１／２・ＲＹ−１／４・ＢＹ このＸＴＭ−Ｇ演算は輝度Ｙ信号と色差ＲＹ・ＢＹ信号
から、ＲＧＢ信号のうちのＧ信号を生成する演算である
が、３入力の演算であることに加えて、ＲＹ・ＢＹをビ
ットシフトして減算するという特徴がある。

【００５８】この実施例における桁あふれ判定回路は、
３入力の加算器と判定を用いた減算を基礎として実現で
きる。この実施例では３入力の加算に、キャリイセーブ
アダー方式の加算器を用いることを前提としたキャリイ
の伝搬パスが１つしかないので配置配線において配線の
自由度が増し、反転を用いた減算はキャリイ入力の１が
不要であるという利点がある。

【００５９】ＸＴＭ−Ｇ信号演算の桁あふれ判定回路の
概念は図９に示される。図９において、３入力の全加算
器４１，４２…には、それぞれ／Ｙ７（／は反転信号を
示す）とＲＹ７とＢＹ７，／Ｙ６とＲＹ７とＢＹ７が入
力される。全加算器４１，４２の桁上げ信号は加算器４
３，４４に与えられ、全加算器４４の桁あふれ信号は上
位の全加算器４３に与えられ、全加算器４３から桁あふ
れ信号Ｃｏが出力される。

【００６０】この実施例における演算は２つの補数が２
つあり、しかもビットシフトとしており、減算であるの
で、図１に示した実施例と同様の判定方法を使用するこ
とができない。そこで、桁あふれ信号Ｃｏをパラメータ
として、ＲＹ７，ＢＹ７，Ｙ７の全状態について桁あふ
れの真理値表を作成した。真理値表の作成はあたっては
計算でビット拡張を行ない、出力がどうなるかを計算し
た。このようにして作成した真理値表を図１０に示す。
図１０において、Ｃｏ，／Ｃｏは桁あふれ信号がＣｏの
値で決定されることを意味しており、それぞれが１のと
きが桁あふれである。また、小さな文字で示した数値の
範囲はいずれも数値のとる範囲である。たとえば、ＲＹ
７＝１のとき、ＲＹ７／２は−６４〜−１／２の値であ
ることを示している。

【００６１】図１１は図１０に示した真理値表の論理を
実現するための回路の一例を示す図であり、図１２は桁
あふれフラグ判定回路の一例を示す図であり、図１３は
図１０に示した真理値表を展開して示した図である。

【００６２】図１０に示した真理値表のＣｏを展開して
論理回路で示すと、図１１に示すように、２入力ＮＡＮ
Ｄゲート６１，６２と３入力ＮＡＮＤゲート６３，６４
とインバータ６５，６６と２入力ＮＯＲゲート６７とに
よって構成される。ＮＡＮＤゲート６１とＮＯＲゲート
６７にはＲＹ７とＢＹ７が入力され、インバータ６５は
Ｃｏを反転してＮＡＮＤゲート６３に与える。ＮＡＮＤ
ゲート６３の他の入力にはＮＡＮＤゲート６１の出力と
Ｙ７が与えられ、ＮＡＮＤゲート６３の出力はＮＡＮＤ
ゲート６２の一方入力端に与えられる。ＮＡＮＤゲート
６４には前述のＮＯＲゲート６７の出力とＣｏとインバ
ータ６６で反転したＹ７とが与えられる。ＮＡＮＤゲー
ト６３と６４の出力はＮＡＮＤゲート６２に与えられ
る。

【００６３】この図１１に示した回路ではＮＡＮＤゲー
トまたはＮＯＲゲートが３段接続されており、ＮＡＮＤ
ゲートやＮＯＲゲートの入力容量を考えると高速性に問
題が残る。

【００６４】そこで、高速化を実現するために、図１２
に示すように、セレクタロジックで桁あふれが形成され
る。すなわち、図１２に示した例では、ＮＡＮＤゲート
７１とＯＲゲート７２にはＲＹ７とＢＹ７が与えられ、
ＡＮＤゲート７４にはＮＡＮＤゲート７１の出力とＹ７
が与えられ、ＡＮＤゲート７５にはＯＲゲート７２の出
力とインバータ７３で反転されたＹ７とが入力される。
ＡＮＤゲート７４と７５の出力はセレクタ７６に与えら
れ、セレクタ７６は桁あふれＣｏに応じてＡＮＤゲート
７４と７５の出力を切換える。この図１２に示した例で
は、桁あふれ信号Ｃｏが確定してから桁あふれフラグが
決定するまでのゲートは、ＮＡＮＤゲート７１，インバ
ータ７３およびＯＲゲート７２の段と、ＡＮＤゲート７
４，７５の段の２段で構成でき、高速化が可能となる。
この図１２に示した桁あふれフラグ決定回路の真理値表
を示すと図１３に示すようになる。

【００６５】図１４はこの発明の他の実施例の具体例を
示す図である。この図１４に示した例は、前述の図６と
同様にして、全加算器２１〜２９と３１〜３８を含むと
ともに、全加算器３１から出力された桁あふれ信号が図
１２に示した桁あふれフラグ判定回路に入力され、その
桁あふれフラグ判定回路に含まれるセレクタ７６の出力
がセレクタ５２に与えられる。セレクタ５２には、Ｙ
（７）が与えられるとともに、全加算器３１〜３８の出
力がインバータ５１で反転されて与えられる。そして、
セレクタ５２はセレクタ７６の出力に応じて、その入力
Ａ，Ｂを切換えて出力する。

【００６６】次に、この発明を平方向の輪郭補正量と垂
直方向の輪郭補正量を加算する演算（ＨＶＭＩＸ）の桁
あふれ判定回路に適用した実施例について説明する。

【００６７】図１５は９ビットの２の補数同士を加算し
て８ビットのレンジの２の補数を出力する演算式を示す
図である。この実施例での出力は８ビットであり、８ビ
ットの加算器で桁あふれ処理を行なうために、水平方向
最上位ビットＨ８，それよりも１ビット下位のビットＨ
７，垂直方向最上位ビットＶ８，それより１ビット下位
のビットＶ７および７ビット目の加算器へのキャリイイ
ン信号の全組合わせについて、桁あふれの有無を計算で
算出する。

【００６８】図１６はこの実施例における桁あふれ判定
信号の真理値表を示す図である。図１６に示した真理値
表は、Ｈ７，Ｈ８，Ｖ７，Ｖ８および７ビット目の加算
出力Ｓ７に関する真理値表であり、加算出力Ｓ７をパラ
メータとして、（Ｈ８，Ｖ８），（Ｈ７，Ｖ７）に着目
して整理したものである。ここでＨ８，Ｖ８は符号を示
しており、Ｈ７，Ｖ７はその大きさを示している。この
真理値表においても、ＯＫは桁あふれが生じないことを
示し、ＯＦはオーバフローを示し、ＵＦはアンダフロー
が発生することを示している。さらに、加算出力Ｓ７と
その反転はそれらが１のとき桁あふれであることを示し
ている。

【００６９】図１７は図１６に示した真理値表をＳ７＝
１，０の場合に分けて示した図である。この図１７に示
した真理値表から、Ｓ７＝１，Ｓ７＝０のそれぞれにつ
いて、Ｈ８とＶ８との排他的論理和を求めて、２入力の
符号の一致を判別することによって、さらに場合分けす
ることができる。図１７に示すように場合分けすること
によって、ｅｘｏｒ（Ｂ８，Ｈ８）がＳ７＝０とＳ７＝
１で共通に使うことができかつそれぞれの場合の論理を
簡単化できるという利点がある。

【００７０】図１８は図１７の論理を展開するための桁
あふれ有無判定回路８０を示す図である。回路は３個の
２入力１出力のセレクタ８１〜８３からなり、セレクタ
８１はｅｘｏｒ（Ｂ８，Ｈ８）の出力に応じてＡまたは
Ｂを選択し、セレクタ８２はｅｘｏｒ（Ｖ８，Ｈ８）の
出力に応じてＣまたはＤを選択し、セレクタ８３は加算
出力Ｓ７に応じて、セレクタ８１または８２の出力を桁
あふれ信号として選択する。Ａ〜ＤはＨ７，Ｖ７，Ｈ
８，Ｖ８によって予め桁あふれの候補値として生成され
る。その具体例については後述の図２２で説明で説明す
る。

【００７１】前述の図３に示した実施例では、桁あふれ
したときの出力を入力の最上位ビットで生成し、また図
６の実施例において、同一ビットの２の補数にリミット
する場合も桁あふれしたときの出力を入力の最上位ビッ
トだけで生成するようにした。ところが、この実施例で
は、２入力の上位２ビットの組合わせによって出力の範
囲が決まるため、入力の最上位ビットだけでは出力の予
測値を生成することができない。以下、この実施例にお
ける出力の予測値を生成する方法について説明する。図
１９は出力予測の論理図である。図１９には入力の上位
２ビットの組合わせとその数値の範囲および桁あふれ時
の出力の予測値として７Ｆ／８０を示している。７Ｆは
オーバフローが発生するので７Ｆを出力することを示
し、８０はアンダフローが発生するため８０を出力する
ことを意味している。この図１９に示した論理図におい
て、出力予測値は、Ｖ信号が１２８以上であればオー
バフローしか生じない、Ｖ信号が−１２９以下であれ
ばアンダフローしか生じない、Ｖ信号が−１２８〜１
２７の範囲であれば、Ｈ信号の正負でオーバフローであ
るかあるいはアンダフローであるかが決まる。なお、Ｖ
もＨも２の補数であるため、この性質はＶとＨを入れ替
えても成立する。したがって、Ｖ信号が−１２８〜１２
７であるか否かをｅｘｏｒ（Ｖ８，Ｖ７）で判定するこ
とによって、ととを分離できる。また、との
場合は、Ｖ信号の最上位ビットで桁あふれしたときの出
力予測を生成することで分離できる。さらにのときの
出力予測値はＨ信号の正負で決まるので、Ｈ信号の最上
位ビットで生成できる。

【００７２】図２０は上述の性質を用いて生成した出力
予測値を表に示した図であり、図２１は出力予測値生成
回路のブロック図である。図２１に示した出力予測値生
成回路は、セレクタ８４によって、ｅｘｏｒ（Ｖ８，Ｖ
７）により、上述のまたはを出力予測値として選
択する。

【００７３】図２２はこの発明の実施例のより具体的な
ブロック図であり、図１５〜図２１で説明した例をまと
めて示したものである。すなわち全加算器９１〜９８
は、８ビットの水平輪郭補正信号Ｈ７〜Ｈ０と、垂直輪
郭補正信号Ｖ７〜Ｖ０を加算し、加算出力Ｓ７〜Ｓ０を
出力する。

【００７４】桁あふれ有無判定回路８０は、図１８に示
したように３個の２入力１出力セレクタ８１〜８３を含
む。そして、セレクタ８１のＡ入力としてＮＡＮＤゲー
ト１０１からインバータ１０２を介してＶ７・Ｈ７の反
転信号が入力され、Ｂ入力として、インバータ１０３と
ＯＲゲート１０４を介してＶ８＋Ｖ７・Ｈ７の反転信号
が入力される。セレクタ８２のＡ入力にはＮＯＲゲート
１０５を介してＶ７＋Ｈ７の反転信号が入力され、Ｂ入
力にはＮＯＲゲート１０５とインバータ１０６とＯＲゲ
ート１０７とを介してＶ８＋（Ｖ７＋Ｈ７）が入力され
る。

【００７５】ＥＸＯＲゲート１０８にはＶ８，Ｈ８が入
力され、ＥＸＯＲゲート１０８の出力によってセレクタ
８１，８２はそれぞれの入力を切換える。すなわち、セ
レクタ８１，８２はＥＸＯＲゲート１０８の出力が
“１”のとき、それぞれＡ入力を選択し、ＥＸＯＲゲー
ト１０８の出力が“０”のとき、それぞれＢ入力を選択
してセレクタ８３に出力する。セレクタ８３は加算出力
の最上位ビットＳ７が“０”のときセレクタ８１の出力
を選択し、加算出力Ｓ７が“１”のときセレクタ８２の
出力を選択する。

【００７６】一方、出力予測値生成回路９０は、図２１
に示したセレクタ８４を含む。セレクタ８４のＡ入力に
は、Ｖ８としてＶ７ビットとＶ６〜Ｖ０の反転ビットと
が入力され、Ｂ入力にはＨ８としてＨ７ビットとＨ６〜
Ｈ０の反転ビットとが入力される。セレクタ８４のＡ，
Ｂ入力を切換えるためのＥＸＯＲゲート９１にはＶ８，
Ｖ７が入力される。そして、セレクタ８４はＥＸＯＲゲ
ート９１の出力が“１”のとき、Ａ入力を出力し、ＥＸ
ＯＲゲート９１の出力が“０”のとき、Ｂ入力を出力予
測値としてセレクタ８５に出力する。

【００７７】セレクタ８５は、桁あふれ判定回路８０の
セレクタ８３から“１”が出力されたとき、桁あふれと
してセレクタ８４の出力の予測値を選択し、セレクタ８
３から“０”が出力されたときには桁あふれ信号なしと
して、全加算器９１〜９８の加算出力を選択して出力す
る。

【００７８】

【発明の効果】請求項１に係る発明によれば、加算器の
入力信号で複数の桁あふれ判定信号の候補となる信号を
生成し、加算器のキャリイ信号または和信号で候補とな
る信号のいずれかを選択するようにしたので、少ない半
導体数で実現でき、消費電力を削減できるとともに、動
作速度の改善や速度マージンを改善できる。

【００７９】請求項３に係る発明は、桁あふれの有無を
示す信号を複数のＮビットのデータの上位ビットを含む
信号で予め複数生成し、加算器のいずれかのキャリイ信
号または和信号を含む信号でそのうちのいずれか１つを
選択できる。

【００８０】請求項５に係る発明によれば、２の補数入
力の最上位ビットとキャリイアウト信号の排他的論理和
により桁あふれ判定信号を出力することができる。

【００８１】請求項７に係る発明は、Ｎビットのストレ
ートバイナリ信号とＮビットの２の補数信号とそのＮビ
ットの２の補数信号に一定の係数を乗じた信号の３入力
を加算し、３入力のそれぞれの最上位ビットの和信号と
最上位ビットより１ビット下位の入力を加算した桁上げ
信号を加算した結果得られるキャリイアウト信号と、２
の補数信号の符号ビットとの排他的論理和信号に基づい
て桁あふれを判定することができる。

【図面の簡単な説明】

【図１】 この発明の一実施例の概念を説明するための
図である。

【図２】 この発明の一実施例における真理値表を示す
図である。

【図３】 この発明の一実施例における桁あふれ判定回
路を示すブロック図である。

【図４】 この発明の一実施例における入力のＭＳＢと
桁あふれ状態の関係を示す図である。

【図５】 この発明の一実施例の具体例を示す図であ
る。

【図６】 この発明の他の実施例を示す回路図である。

【図７】 この発明の他の実施例の演算式と入出力を示
す図である。

【図８】 この発明の他の実施例における概念を説明す
るための図である。

【図９】 図８に示した桁あふれ判定回路の真理値表を
示す図である。

【図１０】 図９に示した真理値表の論理を実現するた
めの回路の一例を示す図である。

【図１１】 この発明の他の実施例における桁あふれフ
ラグ判定回路の一例を示す図である。

【図１２】 図９に示した真理値表を展開した図であ
る。

【図１３】 この発明の他の実施例の具体例を示す図で
ある。

【図１４】 この発明のさらに他の実施例を示す図であ
る。

【図１５】 ９ビットの２の補数同士を加算して８ビッ
トレンジの２の補数を出力する演算式を示す図である。

【図１６】 桁あふれ判定信号の真理値表を示す図であ
る。

【図１７】 図１６に示した真理値表をＳ７＝１，０の
場合に分けて示した図である。

【図１８】 図１７の論理を展開するための選択回路を
示す図である。

【図１９】 出力予測の論理図である。

【図２０】 出力予測値を表に示した図である。

【図２１】 出力予測値生成回路のブロック図である。

【図２２】 この発明のさらに他の実施例のより具体的
なブロック図である。

【符号の説明】

１，２，４〜１１，２１〜２９，３１〜３８，９１〜９
８ 全加算器、３，１２，３９，９１，１０８ ＥＸＯ
Ｒゲート、１３，４０，５２，７６，８１〜８５ セレ
クタ、６１，６３，６４，７１，１０１ ＮＡＮＤゲー
ト、６５，６６，７３，１０３，１０６ インバータ、
６７，１０５ ＮＯＲゲート、７２，１０４，１０７
ＯＲゲート。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ２進数を加算器で加算したときの桁あふ
   れ信号を処理するためのオーバフロー，アンダフロー処
   理回路であって、 前記加算器の入力信号で複数の桁あふれ判定信号の候補
   となる信号を生成し、前記加算器のキャリイ信号または
   和信号で前記候補となる信号のいずれかを選択する桁あ
   ふれ判定信号生成手段を備えた、２進数加算器のオーバ
   フロー，アンダフロー処理回路。
2. 【請求項２】 前記桁あふれ判定信号を生成手段は、前
   記桁あふれが生じたときの出力を入力の最上位ビットで
   生成することを特徴とする、請求項１の２進数加算器の
   オーバフロー，アンダフロー処理回路。
3. 【請求項３】 複数のＮビットのデータを加算器で加算
   して、Ｎ−ｍビットに桁数を制限して桁あふれ処理する
   ためのオーバフロー，アンダフロー処理回路であって、 桁あふれの有無を示す信号を前記複数のＮビットのデー
   タの上位ビットを含む信号で予め複数生成し、前記加算
   器のいずれかのキャリイ信号または和信号を含む信号
   で、そのうちのいずれか１つを選択する桁あふれ判定信
   号生成手段を備えた、２進数加算器のオーバフロー，ア
   ンダフロー処理回路。
4. 【請求項４】 前記桁あふれ判定信号生成手段は、前記
   桁あふれが生じたとき、前記複数のＮビットのデータの
   上位ｎビットのデータの関数で生成することを特徴とす
   る、請求項３の２進数加算器のオーバフロー，アンダフ
   ロー処理回路。
5. 【請求項５】 Ｎビットのストレートバイナリのデータ
   とＮビットの２の補数を加算器で加算してＮビットのス
   トレートバイナリを得る２進数加算において、 前記２の補数入力の最上位ビットとキャリイアウト信号
   の排他的論理和により桁あふれ判定信号を出力する桁あ
   ふれ判定信号生成手段を備えた、２進数加算器のオーバ
   フロー，アンダフロー処理回路。
6. 【請求項６】 前記桁あふれ判定信号生成手段は、前記
   桁あふれしたときの出力予測値を２の補数入力の最上位
   ビットまたはストレートバイナリ入力の最上位ビットで
   生成することを特徴とする、請求項５の２進数加算器の
   オーバフロー，アンダフロー処理回路。
7. 【請求項７】 Ｎビットのストレートバイナリの信号
   と、Ｎビットの２の補数信号と、そのＮビットの２の補
   数信号に一定の係数を乗じた信号とを桁上げ保存型の３
   入力の加算器を用いて加算する２進加算において、 前記３入力のそれぞれの最上位ビットの和信号と、前記
   ３入力のそれぞれの最上位ビットより１ビット下位の入
   力を加算した桁上げ信号を加算した結果から得られるキ
   ャリイアウト信号と、２の補数信号の符号ビットとの排
   他的論理和信号に基づいて、桁あふれを判定する桁あふ
   れ判定手段を備えた、２進数加算器のオーバフロー，ア
   ンダフロー処理回路。
8. 【請求項８】 ＮビットのストレートバイナリＡと、
   （Ｎ−１）ビットの２の補数Ｂと、（Ｎ−２）ビットの
   ２の補数Ｃを加算し、ＮビットのストレートバイナリＤ
   を出力する桁上げ保存型の３入力加算器を用いて３入力
   の演算を行なう２進数加算器において、 前記３入力のそれぞれの最上位ビットＡｎ，Ｂｎ，Ｃｎ
   の和信号と、前記３入力のそれぞれの最上位ビットより
   １ビット下位の入力を加算した桁上げ信号を加算する全
   加算器の桁上げ信号をＣｏとしたとき、 ／Ｃｏ・Ａｎ・（Ｂｎ・Ｃｎ）＋Ｃｏ・／Ａｎ・（／Ｂ
   ｎ＋／Ｃｎ） の論理で桁あふれを判定する桁あふれ判定手段を備え
   た、２進数加算器のオーバフロー，アンダフロー処理回
   路。
9. 【請求項９】 ＮビットのストレートバイナリＡと、
   （Ｎ−１）ビットの２の補数Ｂと、（Ｎ−２）ビットの
   ２の補数Ｃを加算し、ＮビットのストレートバイナリＤ
   を出力する桁上げ保存型の３入力加算器を用いて３入力
   の演算を行なう２進数加算器において、 前記３入力のそれぞれの最上位ビットＡｎ，Ｂｎ，Ｃｎ
   の和信号と、前記３入力のそれぞれの最上位ビットより
   １ビット下位の入力を加算した桁上げ信号を加算する全
   加算器の桁上げ信号をＣｏとしたとき、 Ａｎ（Ｂｎ・Ｃｎ）と／Ａｎ・（／Ｂｎ＋／Ｃｎ）のい
   ずれかを選択することによって桁あふれを判定する桁あ
   ふれ判定手段を備えた、２進数加算器のオーバフロー，
   アンダフロー処理回路。
10. 【請求項１０】 水平方向Ｎビットと垂直方向Ｎビット
    の２の補数同士を加算し、Ｎ−１ビットの２の補数出力
    を得るための加算器において、 前記補数同士の加算出力に応じて、前記水平および垂直
    方向のそれぞれの最上位ビットと、前記水平および垂直
    方向のそれぞれの最上位ビットより１ビット下位の論理
    値に基づいて桁あふれの有無を判定する桁あふれ有無判
    定手段、および前記桁あふれ有無判定手段の判定出力に
    応じて、前記垂直方向の最上位ビットおよび１ビット下
    位の値の論理値と、前記水平方向の最上位ビットおよび
    １ビット下位の値の論理値とのいずれかを出力予測値と
    して出力する出力予測値生成手段を備えた、２進数加算
    器のオーバフロー，アンダフロー処理回路。
11. 【請求項１１】 前記桁あふれ有無判定手段は、 前記水平方向の最上位ビットより１ビット下位の値Ａ
    と、垂直方向の最上位ビットより下位の値Ｂとの論理積
    を求める第１の予測値出力手段、 前記値Ａと前記値Ｂとの負論理和を求める第２の予測値
    出力手段、 前記値Ａおよび前記値Ｂの論理積と垂直方向の最上位ビ
    ットとの負の論理和を求める第３の予測値出力手段、 前記値Ａおよび前記値Ｂの論理和と前記垂直方向の最上
    位ビットとの論理和を求める第４の予測値出力手段、 前記水平方向および垂直方向のそれぞれの最上位ビット
    の排他的論理和出力が第１の値のとき、前記第１の予測
    値出力手段の出力を選択し、前記排他的論理和出力が第
    ２の値のとき、前記第３の予測値出力手段の出力を選択
    する第１の選択手段、および前記水平方向および垂直方
    向のそれぞれの最上位ビットの排他的論理和出力が第１
    の値のとき、前記第２の予測値出力手段の出力を選択
    し、前記排他的論理和出力が第２の値のとき、前記第４
    の予測値出力手段の出力を選択する第２の選択手段、お
    よび前記補数同士の加算出力が第２レベルのとき、前記
    第１の選択手段の出力を桁あふれ信号として出力し、前
    記補数同士の加算出力が第１のレベルのとき、前記第２
    の選択手段の出力を桁あふれ信号として出力する桁あふ
    れ判定手段を含む、請求項１０の２進数加算器のオーバ
    フロー，アンダフロー処理回路。
12. 【請求項１２】 前記出力予測値生成手段は、 前記垂直方向の最上位ビットと１ビット下位のビットと
    の排他的論理和を出力する排他的論理和ゲート、および
    前記排他的論理和ゲートが第１のレベルを出力したこと
    に応じて、前記垂直方向の最上位ビットを符号ビットと
    して、該垂直方向の最上位ビットの反転信号を符号ビッ
    ト以外の信号として出力し、前記排他的論理和ゲートが
    第２のレベルを出力したことに応じて、前記水平方向に
    最上位ビットを符号ビットとし、該水平方向最上位ビッ
    トの反転信号を符号ビット以外の信号として出力する選
    択手段を含む、請求項１０の２進数加算器のオーバフロ
    ー，アンダフロー処理回路。