JPH0715790B2

JPH0715790B2 - Video storage

Info

Publication number: JPH0715790B2
Application number: JP61100044A
Authority: JP
Inventors: 規郎海老原; 高行佐々木; 宏之喜多; 洋仁大澤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-04-30
Filing date: 1986-04-30
Publication date: 1995-02-22
Anticipated expiration: 2010-02-22
Also published as: JPS62256587A; KR960000274B1; KR870010742A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばビデオテープレコーダやテレビジョ
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。The present invention relates to a video storage device suitable for use in, for example, image processing in a video tape recorder, a television receiver, or the like.

[Outline of Invention]

この発明は、ビデオテープレコーダやテレビジョン受像
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入出力側に書き込み用と読み出し用のバッフ
ァ手段を設け、書き込み用バッファ手段の出力を分割し
てメモリ手段に書き込むと共にメモリ手段の出力を分割
して取り出し読み出し用手段に供給するようにすること
により、バッファ手段とメモリ手段の間の配線面積を減
少するようにしたものである。According to the present invention, in a video storage device for performing image processing in a video tape recorder, a television receiver, etc., a buffer means for writing and reading is provided on the input / output side of the memory means, and the output of the buffer means for writing is divided. By writing the data in the memory means and dividing the output of the memory means and supplying the divided output to the reading means, the wiring area between the buffer means and the memory means is reduced.

[Conventional technology]

画像処理を行う映像記憶装置として非同期３ポートFIF0
型フィールドメモリと称せられる第５図に示す様なもの
が考えられる。すなわち、第５図において、（20）はセ
レクタであって、クリア信号CLR0が供給されるとその内
容がクリアされて０設定される。そしてライトイネーブ
ル信号WEによりセレクタ（20）が動作開始してクロック
信号CKWが供給されることにより実質的にアドレス信号
が形成される。（21），（22）は等容量のメモリとして
の書き込み用SAMであって、共に例えば256ビットの容量
を有する。入力端子（23）より１画素を４ビットとする
データがSAM（21）及び（22）に供給されると、このデ
ータがセレクタ（20）のアドレス信号で指定されるSAM
（21）及び（22）の所定位置に書き込まれる。すなわ
ち、SAM（21）及び（22）は256ビットの容量であるか
ら、64画素相当の０〜63番地を有し、この番地のうちセ
レクタ（20）のアドレス信号で指定された番地に順次入
力端子（23）からの４ビットのデータが書き込まれる。
SAM（21）及び（22）に書き込まれたデータはスイッチ
回路（24）で選択的に取り出されてセレクタ（42）を介
してメモリ手段としての例えばDRAM（25）に供給され
る。つまり、SAM（21）にデータを書き込んでいるとき
はSAM（22）のデータがDRAM（25）に転送され、逆にSAM
（22）にデータを書き込んでいるときはSAM（21）のデ
ータがDRAM（25）に転送される。なお、（20）〜（24）
により第１ポートである書き込み用バッファ手段を構成
している。Asynchronous 3-port FIF0 as a video storage device for image processing
A type field memory called as shown in FIG. 5 can be considered. That is, in FIG. 5, (20) is a selector, which is cleared and set to 0 when the clear signal CLR0 is supplied. Then, the write enable signal WE starts the operation of the selector (20) and the clock signal CKW is supplied to substantially form the address signal. Reference numerals (21) and (22) denote write SAMs as memories having an equal capacity, and both have a capacity of 256 bits, for example. When the data having 1 pixel as 4 bits is supplied from the input terminal (23) to the SAMs (21) and (22), this data is specified by the address signal of the selector (20).
It is written in the predetermined positions of (21) and (22). That is, since the SAMs (21) and (22) have a capacity of 256 bits, they have 0 to 63 addresses corresponding to 64 pixels, and sequentially input to the addresses specified by the address signal of the selector (20) among these addresses. 4-bit data is written from the terminal (23).
The data written in the SAMs (21) and (22) are selectively taken out by the switch circuit (24) and supplied to the memory means, for example, the DRAM (25) through the selector (42). In other words, when writing data to SAM (21), the data of SAM (22) is transferred to DRAM (25), and vice versa.
When writing data to (22), the data of SAM (21) is transferred to DRAM (25). In addition, (20) ~ (24)
This constitutes the write buffer means which is the first port.

DRAM（25）は例えば１ライン（1H相当であるが、必ずし
もこれに限定されない。）を4096ビットとして303ライ
ン（4096×303）の容量を有し、１ラインは例えば０〜1
5番の16ブロック（１ブロックは256ビット）に分割され
ている。（26）は書き込み用行アドレス回路、（27）は
書き込み用列アドレス回路であって、先ず行アドレス回
路（26）からのアドレス信号によりDRAM（25）の行（ラ
イン）が指定され、次に列アドレス回路（26）からのア
ドレス信号によりDRAM（25）の列が指定され、これによ
り特定された所定位置（ブロック）にSAM（21）または
（22）からの256ビットのデータが書き込まれる。The DRAM (25) has a capacity of 303 lines (4096 × 303), where 1 line (corresponding to 1H, but not limited to this) is 4096 bits, and one line is, for example, 0 to 1
It is divided into 16 blocks of number 5 (1 block is 256 bits). (26) is a write row address circuit, and (27) is a write column address circuit. First, a row (line) of the DRAM (25) is designated by an address signal from the row address circuit (26), and then, A column of the DRAM (25) is designated by an address signal from the column address circuit (26), and 256-bit data from the SAM (21) or (22) is written in a predetermined position (block) specified by this.

（28）は第１の読み出し用行アドレス回路、（29）は第
１の読み出し用列アドレス回路であって、先ず行アドレ
ス回路（28）からのアドレス信号によりDRAM（25）の行
（ライン）が指定され次に列アドレス回路（29）からの
アドレス信号によりDRAM（25）の列が指定され、これに
より特定された所定位置（ブロック）に書き込まれてい
る256ビットのデータが読み出される。(28) is a first read row address circuit, and (29) is a first read column address circuit. First, a row (line) of the DRAM (25) is received by an address signal from the row address circuit (28). Is designated and then the column of the DRAM (25) is designated by the address signal from the column address circuit (29), and the 256-bit data written in the specified position (block) specified by this is read.

同様に（30）は第２の読み出し用行アドレス回路、（3
1）は第２の読み出し用列アドレス回路であって、先ず
行アドレス回路（30）からのアドレス信号によりDRAM
（25）の行（ライン）が指定され、次に列アドレス回路
（31）からのアドレス信号によりDRAM（25）の列が指定
され、これにより特定された所定位置（ブロック）に書
き込まれている256ビットのデータが読み出される。Similarly, (30) is the second read row address circuit, (3
Reference numeral 1) is a second read column address circuit, which is a DRAM which is first driven by an address signal from the row address circuit (30).
The row (line) of (25) is specified, then the column of the DRAM (25) is specified by the address signal from the column address circuit (31), and the data is written in the specified position (block) specified by this. 256-bit data is read.

（32）はスイッチ回路、（33），（34）はSAM（21），
（22）と同等の容量を有する読み出し用SAM、（35）は
セレクタ（20）と同様の機能を有するセレクタ、（36）
は出力端子であって、これ等によって第２ポートである
第１の読み出し用バッファ手段を構成している。アドレ
ス回路（28）及び（29）からのアドレス信号が指定され
たDRAM（25）の所定位置（ブロック）の256ビットのデ
ータが読み出され、セレクタ（43）を介しスイッチ回路
（32）で選択的に取り出されてSAM（33）または（34）
に転送される。そして、DRAM（25）からのデータがSAM
（33）に転送されているときはSAM（34）に書き込まれ
ているデータが読み出され、逆にDRAM（25）からのデー
タがSAM（34）に転送されているときはSAM（33）に書き
込まれているデータが読み出される。つまり、セレクタ
（35）からのアドレス信号で指定されるSAM（33）また
は（34）の所定位置のデータが出力端子（36）に４ビッ
ト単位（１画素単位）で出力される。(32) is a switch circuit, (33), (34) are SAM (21),
A read SAM having the same capacity as (22), (35) a selector having the same function as the selector (20), (36)
Is an output terminal and constitutes a first read buffer means which is a second port. 256-bit data at a predetermined position (block) of the DRAM (25) specified by the address signals from the address circuits (28) and (29) is read and selected by the switch circuit (32) via the selector (43). SAM (33) or (34)
Transferred to. And the data from DRAM (25) is SAM
When transferred to (33), the data written in SAM (34) is read, and conversely, when data from DRAM (25) is transferred to SAM (34), SAM (33). The data written in is read. That is, data at a predetermined position of the SAM (33) or (34) designated by the address signal from the selector (35) is output to the output terminal (36) in 4-bit units (1-pixel units).

同様に（37）はスイッチ回路、（38），（39）はSAM（2
1），（22）と同等の容量を有する読み出し用SAM、（4
0）はセレクタ（20）と同様の機能を有するセレクタ、
（41）は出力端子であって、これ等によって第３ポート
である第２の読み出し用バッファ手段を構成している。
アドレス回路（30）及び（31）からのアドレス信号で指
定されたDRAM（25）の所定位置（ブロック）の256ビッ
トのデータが読み出され、スイッチ回路（37）で選択的
に取り出されてSAM（38）または（39）に転送される。
そしてDRAM（25）からのデータがSAM（38）に転送され
ているときはSAM（39）に書き込まれているデータが読
み出され、逆にDRAM（25）からのデータがSAM（39）に
転送されているときはSAM（38）に書き込まれているデ
ータが読み出される。つまりセレクタ（40）からのアド
レス信号で指定されるSAM（38）または（39）の所定位
置のデータが出力端子（41）に４ビット単位（１画素単
位）で出力される。Similarly, (37) is a switch circuit, (38) and (39) are SAM (2
Read SAM with the same capacity as 1) and (22), (4
0) is a selector having the same function as the selector (20),
Reference numeral (41) is an output terminal, which constitutes the second read buffer means which is the third port.
256-bit data at a predetermined position (block) of the DRAM (25) specified by the address signals from the address circuits (30) and (31) is read out and selectively taken out by the switch circuit (37) to obtain the SAM. Transferred to (38) or (39).
Then, when the data from the DRAM (25) is being transferred to the SAM (38), the data written in the SAM (39) is read, and conversely, the data from the DRAM (25) is transferred to the SAM (39). The data written in the SAM (38) is read during transfer. That is, data at a predetermined position of the SAM (38) or (39) designated by the address signal from the selector (40) is output to the output terminal (41) in 4-bit units (1-pixel units).

なお、SAM（21），（22）よりDRAM（25）への転送と、D
RAM（25）よりSAM（33），（34）または（38），（39）
への転送がかち合うときは優先順位をつけて互いに転送
のタイミングをずらすようにしている。In addition, transfer from SAM (21), (22) to DRAM (25)
From RAM (25) to SAM (33), (34) or (38), (39)
When there is a conflict in the transfer of data to each other, priorities are set and the transfer timings are shifted from each other.

[Problems to be solved by the invention]

ところが、第５図の如き構成の映像記憶装置の場合、第
６図に詳細に示すようにスイッチ回路（24）とセレクタ
（42）の間及びセレクタ（43）とスイッチ回路（32），
（37）の間が256ビット（256本）のデータ線で接続され
ている。つまりSAMの容量ビット数の数だけデータ線が
セレクタ（42），（43）を通してDRAM（25）の16個の各
ブロックに導かれるので、256本のデータ線がセレクタ
（42），（43）の水平方向に端から端まで走ることにな
り配線面積が膨大になる欠点があった。However, in the case of the video storage device having the configuration as shown in FIG. 5, as shown in detail in FIG. 6, between the switch circuit (24) and the selector (42) and between the selector (43) and the switch circuit (32),
Between (37) are connected by a 256-bit (256) data line. In other words, as many data lines as the number of SAM capacity bits are guided to each of the 16 blocks of the DRAM (25) through the selectors (42) and (43), 256 data lines are provided to the selectors (42) and (43). However, there is a drawback that the wiring area becomes enormous because it runs from end to end in the horizontal direction.

この発明は斯る点に鑑みてなされたもので、周辺コント
ロール回路を増やすことなく、配線面積を減少するよう
にした映像記憶装置を提供するものである。The present invention has been made in view of the above circumstances, and provides a video storage device capable of reducing the wiring area without increasing the number of peripheral control circuits.

[Means for solving problems]

この発明による映像記憶装置は、映像信号が供給される
書き込み用バッファ手段（20）〜（24）と、このバッフ
ァ手段の出力が供給されるメモリ手段（50）と、このメ
モリ手段の出力が供給される読み出し用バッファ手段
（32）〜（36）又は（37）〜（41）とを備え、上記書き
込み用バッファ手段の出力を分割して上記メモリ手段に
書き込むと共にこのメモリ手段の出力を分割して取り出
し上記読み出し用バッファ手段に供給するように構成し
ている。A video storage device according to the present invention is provided with write buffer means (20) to (24) to which a video signal is supplied, a memory means (50) to which an output of this buffer means is supplied, and an output of this memory means. Read buffer means (32) to (36) or (37) to (41) for dividing the output of the write buffer means into the memory means and dividing the output of the memory means. It is configured to be taken out and supplied to the reading buffer means.

[Action]

メモリ手段（50）の入力側に書き込み用バッファ手段
（20）〜（24）を設けると共に出力側に読み出し用バッ
ファ手段（32）〜（36）又は（37）〜（41）を設ける。
書き込みに際しては書き込み用バッファ手段の出力を分
割してメモリ手段に書き込むと共に読み出しに際しては
メモリ手段の出力を分割して読み出して読み出し用バッ
ファ手段に供給するようにする。これによりバッファ手
段とメモリ手段の間の配線面積が減少し、チップサイズ
が小さくなって低廉化が図かれる。Write buffer means (20) to (24) are provided on the input side of the memory means (50) and read buffer means (32) to (36) or (37) to (41) are provided on the output side.
When writing, the output of the writing buffer means is divided and written to the memory means, and when reading, the output of the memory means is divided and read and supplied to the reading buffer means. As a result, the wiring area between the buffer means and the memory means is reduced, the chip size is reduced, and the cost is reduced.

〔Example〕

以下、この発明の一実施例を第１図〜第４図に基づいて
詳しく説明する。An embodiment of the present invention will be described below in detail with reference to FIGS.

第１図は本実施例の回路構成を示すもので、同図におい
て、第５図と対応する部分には同一符号を付し、その詳
細説明は省略する。FIG. 1 shows a circuit configuration of this embodiment. In FIG. 1, parts corresponding to those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.

本実施例ではスイッチ回路（24）からの256ビットのデ
ータ線を16ビットずつDRAM（50）の０〜15番の各ブロッ
クに対応するセレクタ（42）の各ブロックに導くように
する。スイッチ回路（32），（37）とセレクタ（43）の
関係も同様に配線する。セレクタ（42）は列アドレス回
路（27）のアドレス信号により制御され、セレクタ（4
3）は列アドレス回路（29），（31）のアドレス信号に
より制御される。In the present embodiment, the 256-bit data line from the switch circuit (24) is led 16 bits at a time to each block of the selector (42) corresponding to each block 0 to 15 of the DRAM (50). The switch circuits (32) and (37) and the selector (43) are wired in the same manner. The selector (42) is controlled by the address signal of the column address circuit (27), and the selector (4
3) is controlled by the address signals of the column address circuits (29) and (31).

第２図はその詳細を示すもので、スイッチ（24），（3
2），（37）からの256ビットのデータ線を例えば丁度中
央付近より半分になるように左右に128本（８ブロック
分）ずつ水平方向に導出し、この128本よりDRAM（50）
の０〜15番の各ブロックに対応して16ビットのデータ線
をセレクタ（42），（43）の各ブロックに導く。第３図
はその具体的配線状態を示すもので、水平方向に延長さ
れた各128本より16本ずつが選択されて垂直方向に16ビ
ットのデータ線としてセレクタ（42），（43）の各ブロ
ックに導かれる。Fig. 2 shows the details of the switch (24), (3
2), 256-bit data lines from (37) are horizontally derived, for example, 128 lines (for 8 blocks) on the left and right so that the data lines are halved just around the center. From these 128 lines, DRAM (50)
A 16-bit data line is led to each block of selectors (42) and (43) corresponding to each of blocks 0 to 15. FIG. 3 shows the specific wiring state, in which 16 lines are selected from each of 128 lines extended in the horizontal direction and each of the selectors (42) and (43) is selected as a 16-bit data line in the vertical direction. Guided by a block.

また、本実施例ではDRAM（50）の０〜15番の16個のブロ
ックは更に第４図に示すように、各ブロックが０′〜1
5′番の16個のサブブロックに分割されており、各サブ
ブロックにはセレクタ（42）の各ブロックを通った16ビ
ットのデータが書き込まれ、或いは各サブブロックに書
き込まれている16ビットのデータがセレクタ（43）の各
ブロックを介して読み出される。Further, in this embodiment, the 16 blocks 0 to 15 of the DRAM (50) are 0'to 1 in each block as shown in FIG.
It is divided into 16 5'th sub-blocks, and 16-bit data that has passed through each block of the selector (42) is written in each sub-block, or 16-bit data written in each sub-block. Data is read via each block of the selector (43).

そして、例えばSAM（21）の256ビットのデータがDRAM
（50）に転送されるときは、スイッチ回路（24）の出力
側に得られた256ビットのデータは、DRAM（50）の０〜1
5番のブロックの例えば偶数番目のサブブロックすなわ
ち０′,2′,4′,6′,8′,10′,12′,14′番のサブブロ
ックの１つの夫々16ビットずつセレクタ（42）の各ブロ
ックを介して順次転送され、SAM（22）の256ビットのデ
ータがDRAM（50）に転送されるときは、スイッチ回路
（24）の出力側に得られた256ビットのデータは、DRAM
（50）の０〜15番のブロックの例えば奇数番目のサブブ
ロックすなわち１′,3′,5′,7′,9′,11′,13′,15′
番のサブブロックの１つの夫々16ビットずつセレクタ
（42）の各ブロックを介して順次転送される。換言すれ
ば先ずSAM（21）の256ビットのデータがDRAM（50）の０
〜15番の各ブロックの０′番のサブブロックにセレクタ
（42）の各ブロックを介して16ビットずつ同時に転送さ
れ、次にSAM（22）の256ビットのデータがDRAM（50）の
０〜15番の各ブロックの１′番のサブブロックにセレク
タ（42）の各ブロックを介して16ビットずつ同時に転送
され、以下同様に、この動作を繰り返す。And, for example, 256 bit data of SAM (21) is DRAM
When transferred to (50), the 256-bit data obtained at the output side of the switch circuit (24) is 0 to 1 in the DRAM (50).
Selector (42) for each 16 bits of the 5th block, for example, each of the even-numbered subblocks, that is, 0 ', 2', 4 ', 6', 8 ', 10', 12 ', 14' subblocks When the 256-bit data of the SAM (22) is transferred to the DRAM (50) sequentially through each block of, the 256-bit data obtained at the output side of the switch circuit (24) is the DRAM.
For example, odd-numbered sub-blocks of blocks 0 to 15 of (50), that is, 1 ', 3', 5 ', 7', 9 ', 11', 13 ', 15'
16-bit sub-blocks are sequentially transferred through each block of the selector (42) by 16 bits. In other words, first, the 256-bit data of SAM (21) is 0 of DRAM (50).
16 bits at a time are simultaneously transferred to the 0'th sub-block of each of the 15th blocks through each block of the selector (42), and then the 256-bit data of the SAM (22) is transferred to 16 bits are simultaneously transferred to each of the 1'th sub block of each of the 15 th block through each block of the selector (42), and the same operation is repeated thereafter.

逆にDRAM（50）に書き込まれているデータをSAM（3
3），（34）に転送する場合には、先ず、DRAM（50）の
０〜15番の各ブロックの偶数番目のサブブロックに書き
込まれている16ビットのデータがセレクタ（43）の各ブ
ロックを介して同時に読み出されて256（16×16）ビッ
トのデータとしてスイッチ（32）を介しSAM（33）に転
送され、次にDRAM（50）の０〜15番の各ブロックの奇数
番目のサブブロックに書き込まれている16ビットのデー
タがセレクタ（43）の各ブロックを介して同時に読み出
されて256（16×16）ビットのデータとしてスイッチ（3
2）を介しSAM（33）に転送される。換言すれば、先ずDR
AM（50）の０〜15番の各ブロックの０′番のサブブロッ
クに書き込まれている16ビットのデータがセレクタ（4
3）の各ブロックを介して同時に読み出されて256ビット
のデータとしてスイッチ（32）を介しSAM（33）に転送
され、次にDRAM（50）の０〜15番の各ブロックの１′番
のサブブロックに書き込まれている16ビットのデータが
セレクタ（43）の各ブロックを介して同時に読み出され
て256ビットのデータとしてスイッチ（32）を介しSAM
（34）に転送され、以下同様に、この動作を繰り返え
す。Conversely, the data written in the DRAM (50) is stored in the SAM (3
When transferring to 3) and (34), first, the 16-bit data written in the even-numbered sub blocks of the 0 to 15 blocks of the DRAM (50) is transferred to each block of the selector (43). Are simultaneously read out via the switch and transferred to the SAM (33) via the switch (32) as 256 (16 × 16) bit data, and then to the odd numbered blocks of the 0th to 15th blocks of the DRAM (50). The 16-bit data written in the sub-block is simultaneously read out through each block of the selector (43), and the switch (3
It is transferred to SAM (33) via 2). In other words, first DR
The 16-bit data written in the 0'th subblock of each 0 to 15th block of AM (50) is transferred to the selector (4
It is read simultaneously through each block of 3) and transferred to the SAM (33) through the switch (32) as 256-bit data, and then the 1'th of each block 0 to 15 of the DRAM (50). The 16-bit data written in the sub-block of the SAM is simultaneously read out through each block of the selector (43) and is stored as 256-bit data in the SAM through the switch (32).
It is transferred to (34), and the same operation is repeated thereafter.

また、DRAM（50）に書き込まれているデータをSAM（3
8），（39）に転送する場合にも上述同様にして行われ
る。In addition, the data written in the DRAM (50) is stored in the SAM (3
The same applies when transferring to 8) and (39).

このように本実施例では、SAM（21），（22）に対応し
て交互にスイッチ回路（24）の出力側に得られる256ビ
ットのデータを実質的に16ビットずつのデータに分割
し、これをDRAM（50）の０〜15番の各ブロックの同じ番
号のサブブロックに同時に転送すると共に、DRAM（50）
の０〜15番の各ブロックの同じ番号のサブブロックに書
き込まれている16ビットのデータを同時に読み出して25
6ビットのデータとしてSAM（33）と（34）またはSAM（3
8）と（39）に交互に転送するようにしたので、スイッ
チ回路（24）とセレクタ（42）間及びセレクタ（43）と
スイッチ回路（32），（37）間の配線面積を減少するこ
とができる。As described above, in this embodiment, the 256-bit data obtained at the output side of the switch circuit (24) alternately corresponding to the SAMs (21) and (22) is substantially divided into 16-bit data, This is transferred simultaneously to the sub blocks of the same number in each block of 0 to 15 of the DRAM (50), and the DRAM (50)
The 16-bit data written in the sub-blocks of the same number in each of blocks 0 to 15
SAM (33) and (34) or SAM (3
Since the data is transferred alternately to 8) and (39), the wiring area between the switch circuit (24) and the selector (42) and between the selector (43) and the switch circuits (32) and (37) should be reduced. You can

なお、上述の実施例ではSAMの全容量ビット数を256ビッ
ト、DRAMの水平方向のブロック数を16個とした場合であ
るが、これに限定されることなく、任意の値を取り得る
ものである。In the above embodiment, the total capacity bit number of the SAM is 256 bits and the number of blocks in the horizontal direction of the DRAM is 16, but the number is not limited to this, and any value can be taken. is there.

〔The invention's effect〕

上述の如くこの発明によれば、書き込み用バッファ手段
の出力を分割してメモリ手段に書き込むと共にメモリ手
段の出力を分割して取り出して読み出し用バッファ手段
に供給するようにしたので、周辺コントロール回路を増
やすことなくメモリ手段とバッファ手段の間の配線面積
を減少でき、チップサイズが小さくなって低廉化が図か
れる。As described above, according to the present invention, the output of the write buffer means is divided and written into the memory means, and the output of the memory means is divided and taken out and supplied to the read buffer means. The wiring area between the memory means and the buffer means can be reduced without increasing the number, and the chip size can be reduced to reduce the cost.

[Brief description of drawings]

第１図はこの発明の一実施例を示す回路構成図、第２図
〜第４図はこの発明の要部の説明に供するための線図、
第５図は従来装置の一例を示す回路構成図、第６図は従
来の配線関係を示す線図である。（20），（35），（40），（42），（43）はセレクタ、
（21），（22），（33），（34），（38），（39）はシ
リアルアクセスメモリ（SAM）、（24），（32），（3
7）はスイッチ回路、（26），（28），（30）は行アド
レス回路、（27），（29），（31）は列アドレス回路、
（50）はダイナミックランダムアクセスメモリ（DRAM）
である。FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, and FIGS. 2 to 4 are diagrams for explaining the main part of the present invention.
FIG. 5 is a circuit configuration diagram showing an example of a conventional device, and FIG. 6 is a diagram showing a conventional wiring relationship. (20), (35), (40), (42), (43) are selectors,
(21), (22), (33), (34), (38), (39) are serial access memories (SAM), (24), (32), (3)
7) is a switch circuit, (26), (28) and (30) are row address circuits, (27), (29) and (31) are column address circuits,
(50) is dynamic random access memory (DRAM)
Is.

Claims

[Claims]

1. A writing buffer means to which a video signal is supplied, a memory means to which an output of the buffer means is supplied, and a reading buffer means to which an output of the memory means is supplied. A video storage device characterized in that the output of the buffer means is divided and written in the memory means, and the output of the memory means is divided and taken out and supplied to the read buffer means.