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JPH0715674B2 - マイクロコンピユ−タ - Google Patents

マイクロコンピユ−タ

Info

Publication number
JPH0715674B2
JPH0715674B2 JP1162087A JP1162087A JPH0715674B2 JP H0715674 B2 JPH0715674 B2 JP H0715674B2 JP 1162087 A JP1162087 A JP 1162087A JP 1162087 A JP1162087 A JP 1162087A JP H0715674 B2 JPH0715674 B2 JP H0715674B2
Authority
JP
Japan
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signal
mode
circuit
read
low
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Application number
JP1162087A
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English (en)
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JPS63238649A (ja
Inventor
道也 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPS63238649A publication Critical patent/JPS63238649A/ja
Publication of JPH0715674B2 publication Critical patent/JPH0715674B2/ja
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Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路で形成されたマイクロコンピ
ュータに関し、特にメモリの読み出し回路に高速センス
アンプを使用したシングルチップマイクロコンピュータ
に関する。
〔従来の技術〕
高速動作を行なうシングルチップマイクロコンピュータ
では、命令実行スピードのみならずメモリ（例えばRO
M）からデータを読み出すスピードをも高速化する必要
がある。このため、読み出し回路として高速動作の可能
なカレントミラー型センスアンプ回路を用いることが提
案されている。しかし、カレントミラー型センスアンプ
回路を駆動するには大きな電流が必要であるため、消費
電力が大きいという問題がある。従って、メモリのアク
セス（読み出し）が不要な時は読み出しイネーブル信号
を非能動状態にしてセンスアンプ回路を非活性化し、読
み出し期間以外では、カレントミラー型センスアンプへ
の電流経路を遮断して電力消費を節約することが考えら
れる。なお、ここでいう読み出しイネーブル信号とは読
み出し回路を制御する信号のことであり、従来周知のメ
モリのプリチャージ、ディスチャージを制御するメモリ
イネーブル信号とは異質のものであることに留意された
い。事実、カレントミラー型センスアンプを用いれば、
メモリのプリチャージおよびディスチャージは不要であ
る。
しかしながら、高速動作を行なうシングルチップマイク
ロコンピュータでは、ROMの読み出し周期が非常に短か
いため、すなわち処理が高速化される分ROMアクセス間
隔が短くなるため、ROMへの読み出しイネーブル信号の
発生間隔を非常にせまくしなければならない。一方、RO
Mからのデータの読み出しを確実にしなければならない
ので、読み出しイネーブル信号にある程度の時間幅を持
たせなければならない。この結果、アクティブ期間が長
く非アクティブ期間の短い、すなわちデューティ比の大
きな読み出しイネーブル信号を用いなければならなくな
る。従って、高速処理用プロセッサでは、常時読み出し
イネーブル信号をアクティブにして、ROMを常に読み出
し状態におくようにしなければならなくなる。換言すれ
ば、読み出しイネーブル信号を用いずに、常時センスア
ンプが活性状態にあるように設計する必要がある。
〔発明が解決しようとする問題点〕
上述した様に、従来の高速動作モードをもつシングルチ
ップマイクロコンピュータでは、メモリの読み出し回路
にカレントミラー型センスアンプを使い、かつこれを常
時活性化状態におくか、あるいはアクティブ期間の非常
に長い読み出しイネーブル信号を用いるかしなければな
らない。しかし、汎用のシングルチップマイクロコンピ
ュータには常に高速モードが要求されるわけではなく、
動作スピードは低速でもよいができる限り低消費電力で
あってほしいという要求もある。かかる要求を満足する
ために低速動作用のシングルチップマイクロコンピュー
タを新たに開発するとすれば、高価な開発コストと長い
開発期間が必要となる。従って、１つのシングルチップ
マイクロコンピュータが高速モードと低速モードとの２
つのモードで動作できるように予め設計しておく方が有
利である。しかしながら、かかるマイクロコンピュータ
においては、低速モードで処理を実行する時にも、消費
電力の大きいカレントミラー型センスアンプが読み出し
回路として使用され、しかもほとんどの期間がアクティ
ブかもしくはアクティブ期間の非常に長い読み出しイネ
ーブル信号が用いられることになり、低消費電力化の要
求を満足できないという欠点がある。
上記欠点につき、より詳しく説明する。高速モードと低
速モードとの大きな違いは基本クロック信号の周波数で
ある。通常モードのプロセッサでは、高い周波数のクロ
ックが使用され、低速モードのプロセッサでは低い周波
数のクロックが使用される。しかるに、読み出しイネー
ブル信号は基本クロック信号を分周回路にして所望のデ
ューティ比をもつ信号に分周することによって作成され
る。従って、高速モードで動くプロセッサではアクティ
ブ期間の長い信号もしくはすべてアクティブ期間である
ような信号を作成して、これを読み出しイネーブル信号
とするか、あるいは全く読み出しイネーブル信号を用い
ずにセンスアンプを常に活性化しておくかのいずれかに
しなければならない。しかし、低速モードの時、この分
周回路に単に低周波クロックを入力しても、マイクロコ
ンピュータ全体の動作スピードは遅くなるが、読み出し
イネーブル信号のデューティ比は高速モードのそれと同
じである。従って、低速モードの時は高速読み出し回路
を用いているにもかかわらず、そのメリットは殺されて
しまい、却って必要以上長い期間読み出しイネーブル信
号が発生されてしまう。よって、低消費電力化が著しく
阻害されてしまう。さらに、読み出しイネーブル信号が
ない場合にはより大きな電力が消費されてしまうことに
なる。
〔問題点を解決するための手段〕
本発明はメモリ読み出し回路に高速動作の可能なセンス
アンプを有し、高速モードと低速モードとの切り替えが
可能なマイクロコンピュータにおいて、センスアンプの
活性期間を制御する読み出しイネーブル信号の発生回路
を設け、高速モード時にセンスアンプに加えられる読み
出しイネーブル信号のデューティ比と、低速モード時に
センスアンプに加えられる読み出しイネーブル信号のデ
ューティ比とを変える手段を設けたことを特徴とする。
〔実施例〕
次に本発明の実施例を図面を参照して詳しく説明する。
第１図は本発明の一実施例を示す要部回路図であり、第
２図は高速動作モード時のタイムチャート、第３図は低
速動作・低消費電力モード時のタイムチャートを示す。
なお、本実施例では、一命令サイクルがφ1,φ2,φ3,φ
４の４ステートからなっており、φ１の期間に確定した
ROM出力データ108がその命令サイクル中に実行されるも
のとする。信号102は、φ１とφ４の期間“H"レベルと
なりφ２とφ３の期間“L"レベルとなる信号で、これは
低速モードの時に読み出し操作信号として用いられる。
まず、高速動作モードの時、モード指定信号101はつね
に、“H"レベルとなり、イネーブル信号発生回路103は
信号102に関係なく常時“H"レベルの読み出しイネーブ
ル信号104を出力する。これにより、ROM106の出力段に
ある読み出し回路107のカレントミラー型センスアンプ
は常に活性化され、常時読み出し可能状態に設定され
る。なお、高速動作モードにおいては、次の命令サイク
ルで使用する命令をアクセスするためのROMアドレス信
号105を前の命令サイクルのφ２で予め作成しφ２〜φ
１の期間出力し続ける。この結果、各命令サイクルのφ
2,φ3,φ４の合計時間が、ROMデータ読み出し回路106の
必要とする最短読み出し時間となるまで、一命令サイク
ルを短縮する事が可能であり、シングルチップマイクロ
コンピュータの高速動作に適している。
つぎに、低速動作・低消費電流モードの時、モード指定
信号101は“L"レベルとなり、イネーブル信号発生回路1
03はφ４〜φ１期間アクティブとなる読み出し操作信号
102を読み出しイネーブル信号104として出力する。信号
102は低速モードで使用される低周波基本クロックをφ
４とφ１の期間だけアクティブになるように1/2分周し
た信号である。これにより、ROM106の読み出し回路107
は読み出しイネーブル信号104が“H"となるφ４とφ１
の期間のみ読み出し可能状態となり、ROMからデータ108
を読み出す。しかし、“L"となるφ2,φ３の期間は、非
読み出し動作状態となり、カレントミラー型センスアン
プの電流経路を遮断する事により消費電力を低減するこ
とができる。したがって、低速動作・低消費電流モード
においては、読み出し回路107を最小限必要な期間だけ
読み出し動作状態とし、他の期間はカレントミラー型セ
ンスアンプの電流経路を切断し非読み出し動作状態とす
る事が可能である。この例では高速モードの時の電力消
費の1/2にすることができる。なお、読み出し操作信号
のアクティブパルス幅を適宜変更することによって、こ
れに伴ってイネーブル信号のアクティブパルス幅も変化
し、センスアップの活性化期間を任意に変更することが
できる。この結果、シングルチップマイクロコンピュー
タの消費電力を最小限に抑えることができる。ここで、
モード指定信号101は外部からモード指定のために入力
されるものであってもよいし、またモード指定命令を実
行したりあるいはモードレジスタによって内部で発生さ
れるものであってもよい。第４図は本発明の他の実施例
である。この実施例は、モード指定信号101によって低
速モードでの読み出し操作信号402と高速モードでの読
み出し操作信号409の２つの信号のうちのいずれか一方
を指定されたモードによ属て選択し、選択された方を読
み出しイネーブル信号104として出力するマルチプレク
サをイネーブル信号発生回路403に設けた実施例であ
る。信号402は第１図と同様に低速モードで使用される
低周波基本クロックφLを分周回路410で分周して作成さ
れ、信号409は高速モードで使用される高周波基本クロ
ックφHを分周回路411で分周して作成される。高速動作
モードの時はモード指定信号101が“H"レベルとなる事
により、信号409が読み出しイネーブル信号104として選
択される。一方、低速モードの時はモード指定信号101
が“L"レベルとなる事により、信号102が読み出しイネ
ーブル信号104となる。第４図において、分周回路411か
ら出力される読み出し操作信号409は使用される高周波
基本クロックφHをφ4およびφ1の２つのステートの間
アクティブとなるように1/2の分周比で分周した信号で
ある。一方、低周波基本クロックφLをφHと同じ分周回
路で分周するとデューティ比は信号409と同じで、アク
ティブ期間の長い信号となる。しかるに、読み出し回路
107は高速動作の可能なカレントミラー型センスアンプ
を使用しているので、低速モード時においてもROMの読
み出しは高速に実行できる。従って、高周波基本クロッ
クφHと同じデューティ比で低周波基本クロックφLを分
周すると読み出し回路107は必要以上に長い期間活性化
されるので低消費電力化を著しく阻害してしまう。よっ
て、第４図の実施例では低速モードで用いる分周回路41
0を高速モードでの分周回路411とは別に独立して設け、
この分周回路410の分周比と分周回路411のそれよりも小
さくしている。すなわち、分周回路410は読み出し回路1
07にて十分な読み出しができる必要最小限の期間だけア
クティブとなるようなデューティ比でφLを分周するよ
うにその分周比が決定される。この結果、各モードに応
じてそれに適した信号を読み出しネーブル信号104とし
て読み出し回路107に供給する事が可能となる。
次に本発明の好適な実施例をより詳しく図面を参照して
説明する。
第５図はROM106および読み出し回路107の内部ブロック
図で、ROM106内の１ビット線およびこれに対応する１個
のカレントミラー型センスアンプの回路図が示されてい
る。ROM106において、アドレス信号をデコードした結
果、出力されるワード信号が印加される複数のワード線
とビット線との交点の任意の位置にトランジスタセルを
形成することにより複数の命令がプログラムされる。ビ
ット線の一端はVss端子に接続され、他端はROM出力とし
てセンスアンプの入力端に接続される。さらに、ROM106
はワード線の数と等しい数のダミーセルが継続接続され
たダミーのビット線を有しており、各ダミーセルのゲー
トはVDD端子に共通接続され、すべてのダミーセルが常
に導通している。センスアンプはROMの出力ビット線に
接続されたセンスアンプ（SA1）とダミーセルのビット
線に接続されたダミーセル用センスアンプ（SA2）とを
含み、両者は若干の部分を除いてCMOSトランジスタで構
成されたほぼ同一のカレントミラー型センスアンプ回路
からなる。各センスアンプ回路は読み出しイネーブル信
号（低アクティブ）104によって制御されるＮチャンネ
ルトランジスタQ1，Q1′およびＰチャンネルトランジス
タQ4，Q4′と読み出しイネーブル信号の反転信号によっ
て制御されるＰチャンネルトランジスタＱQ10，Q10′お
よびＮチャンネルトランジスタQ7′を有する。すなわ
ち、読み出しイネーブル信号104が高レベルの時、トラ
ンジスタQ4，Q4′およびQ7′はオフし、トランジスタ
Q1，Q1′，Q10およびQ10′はオンする。この結果、ビッ
ト線およびダミービット線に接続されているトランジス
タQ5およびQ5′はともにオフされ、トランジスタQ5〜Q9
およびQ5′〜Q9′からなるカレントミラー回路は非動作
状態になる。一方、読み出しイネーブル信号104が低レ
ベルになると、トランジスタQ4，Q4′，Q7′がオンす
る。さらに、ダミーセルビット線の出力はVssレベルで
あるから、トランジスタQ5′はＰチャンネルトランジス
タQ4′およびQ3′を介して印加されるVDD電圧によって
オンし、トランジスタQ6′，Q5′およびダミーセルに電
流が流れ、これに比例した電流がトランジスタQ9′，
Q8′，Q7′に流れる。このカレントミラー出力はトラン
ジスタQ9′とQ8′との接続点から取り出され、ROM用カ
レントミラー回路のトランジスタQ8のゲートに供給され
る。一方、ROM用カンレトミラー回路はトランジスタQ5
がオンするので、ROMのビット出力とダミーセルのビッ
ト出力とが比較され、その結果“0",“1"に対応したROM
出力がCMOSインバータ（Q11，Q12）およびインバータを
介して出力される。なお、カンレトミラー型センスアン
プであるが故に、ROMに対するプリチャージおよびディ
スチャージは不要である。
以上のように、カレントミラー型センスアンプは読み出
しイネーブル信号が低レベルの期間は活性化され、ROM
の内容の読み出しを行ない、高レベルの期間は非活性化
され、電流パスが遮断されて低消費電力モードとなる。
次に、第６図を参照して読み出しイネーブル信号（低ア
クティブ）104の発生回路を説明する。読み出しイネー
ブル信号104はマイクロコンピュータの外部から入力さ
れるもしくは内部の命令によって作成されるストップお
よびHALT信号によってマイクロコンピュータの動作を停
止する時に高レベルにすることができるように設計され
ている。すなわち、ストップ信号もしくはHALT信号の少
なくともいずれか一方が高レベルになると、NORゲート6
0の出力は低レベルに固定される。よって、次段のNORゲ
ート62はインバータ61によって反転された高レベルが入
力され、NORゲート64および65からなるフリップ・フロ
ップの出力のレベルに関らず、NORゲート62の出力は低
レベルに固定される。従って、この期間は読み出しイネ
ーブル信号104はインバータ63によって反転され、高レ
ベルとなる。すなわち、ストップもしくはHALT信号のよ
うにマイクロコンピュータの動作を停める信号が発生す
ると、読み出しイネーブル信号104は強制的に高レベル
となり、読み出し回路107は非活性化され、電力消費を
阻止できる。
一方、マイクロコンピュータが動作状態にある時にはス
トップおよびHALT信号はともに低レベルであるため、NO
Rゲート62はNORゲート64および65からなるフリップ・フ
ロップの出力をインバータ63に入力する。
NORゲート64および65からなるフリップ・フロップの出
力はモード指定信号101、低周波基本クロックφL（ここ
では32KHzとする）とφ4信号とを入力するNORゲート66
の出力およびφ1信号によって決定される。この実施例
では、１つの命令は互いにずれた位相で順次作成される
φ1〜φ4からなる４つのタイミング信号によって規定さ
れる４つのステートを１マシンサイクルとして実行され
るものとする。この例では、φ1〜φ4信号は夫々使用さ
れる基本クロックの１周期より若干短かい期間だけアク
ティブとなるパルス信号で、φ1〜φ4の順に順次くり返
し発生されるものである。モード指定信号101はモード
レジスタ84に“1"もしくは“0"を設定することによって
モードレジスタ84から出力される。モードレジスタ84か
ら出力されるモード指定信号101はレジスタからの書込
みを指示するφ4信号に同期してラッチ回路83に入力さ
れる。さらに、ノイズの発生を防止するために前記φ4
信号の次の次のステート（φ2）においてラッチ回路68
に入力される。そして、ゲート69〜82からなる同期制御
回路の同期信号85に同期してラッチ回路67から出力され
る。
本実施例では高速モードでは4HHzの基本クロックφ
Hが、低速モードでは32KHzの基本クロックφLが用いら
れるものとし、高速モードではモード指定信号は“1"、
低速モードでは“0"になるものとする。
今、モード指定信号101が“1"であるとすれば、同期信
号85に同期して高レベルのモード指定信号101′がNORゲ
ート64に印加される。この結果、NORゲート64および65
からなるフリップ・フロップはセットされ、その出力は
低レベルとなり、NORゲート62の出力は高レベル、イン
バータ63の出力は低レベルとなり、読み出しイネーブル
信号104は高速モード期間中常に低レベル（アクティ
ブ）となる（第７図のタイミングチャート参照）。
一方、モード指定信号101が低レベルの時、すなわち、
低速モードでは、NORゲート64および65からなるフリッ
プ・フロップはNORゲート66の出力でセットされ、φ1信
号でリセットされる。NORゲート66の出力が高レベルと
なるのは4信号が低レベルでかつφL（32KHz）が低レ
ベルの時であるから、φ4のステートでφLが低レベルに
なった時である。従って、第８図に示すように、読み出
しイネーブル信号104はφ4の期間のφ4の期間のφLの立
下りに同期して低レベルとなり、次のφ1信号によって
フリップ・フロップがリセットされるまで低レベルを維
持する。よって、低速モードでの読み出しイネーブル信
号104のアタテイブ期間はφ4期間におけるφLの立下り
から次のφ1の立上りまでとなる。この結果、低速モー
ドにおいても高速読み出し回路の高速性を利用し、さら
により低消費電力化を計ることが可能となる。
なお、第７図および第８図において、φ1〜φ4信号の各
々が基本クロックの１周期より短かく設定されているの
は、各信号φ1〜φ4が重なり合うことを避けるためであ
る。また、本実施例ではφ１の期間に前のマシンサイク
ルのφ4の期間に読み出したROM出力をデコードし、φ2
〜φ4の期間でデコード結果に従って処理を実行し、同
時にφ4の期間で次の命令を読み出しを並列に実行す
る。従って、低速モードでは前のサイクルで読み出され
たROM出力が消失されないように前サイクルの最終期間
にROM読み出しが行なわれるように読み出しイネーブル
信号が発生されている。また、高速モードから低速モー
ドへの切換えはφ1〜φ4のいずれの期間においても基本
クロックの立下りに同期して行なうことができるが、低
速モードから高速モードへの切換えはφ2期間における
基本クロックの立下りに同期して行なわれるようになっ
ている。
さらに、ゲート69〜82からなる同期制御回路は高周波ク
ロックφHの立下りに同期してラッチ信号85が発生され
るようになっており、これによりクロック切換え時にノ
イズが発生することを防止できるようになっている。
〔発明の効果〕
以上説明した様に、高周波基本クロックと低周波基本ク
ロックとのいずれによっても動作可能なシングルチップ
マイクロコンピュータにおいて、異なるデューティ比を
もつ複数の信号の中から最適のものをモードに応じて選
択し、これを読み出しイネーブル信号として使用できる
ので、高速動作モード及び低速動作・低消費電力モード
の夫々に対して最適のメモリ読み出しを行なうことがで
きる。従って、高速動作モードにおける高速化及び低速
動作・低消費電流モードにおける低消費電力化を何ら阻
害することがないという大きな利点がある。なお、メモ
リとしてはRAMあるいはPROM等マイクロコンピュータと
同じ半導体チップにより形成されたメモリであってもよ
いことは明らかである。
【図面の簡単な説明】
第１図は本発明の一実施例の要部ブロック図、第２図お
よび第３図は夫々タイミング図、第４図は本発明の他の
実施例のブロック図、第５図は本発明の好適な実施例の
ROMおよび読み出し回路のより詳細な回路図、第６図は
読み出しイネーブル信号発生回路図、第７図および第８
図は夫々高速モードおよび低速モードにおけるタイミン
グチャートである。 101……クロック制御信号、102……低速クロック信号、
103……イネーブル信号発生手段、104……読み出しイネ
ーブル信号、105……ROMアドレス信号、106……ROM、10
7……ROMデータ読み出しのためのカレントミラー型セン
スアンプ回路、108……ROM出力データ、409……高速ク
ロック信号、401……モード指定信号。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】内部メモリを有し第１及び第２のクロック
    によって動作するマイクロコンピュータにおいて、前記
    メモリからデータを読み出す読出し回路であって活性化
    時に所定の消費電力を有する読出し回路と、前記読み出
    し回路に対し、前記第１のクロックに応じて前記読出し
    回路の活性化期間と非活性化期間とが第１の比をなす第
    １の活性化信号を供給し、前記第２のクロックに応じて
    前記読出し回路の活性化期間と非活性化期間とが前記第
    １の比よりも小さな第２の比をなす第２の活性化信号を
    供給する制御回路とを備えたことを特徴とするマイクロ
    コンピュータ。
JP1162087A 1986-01-20 1987-01-20 マイクロコンピユ−タ Expired - Lifetime JPH0715674B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61-10419 1986-01-20
JP1041986 1986-01-20

Publications (2)

Publication Number Publication Date
JPS63238649A JPS63238649A (ja) 1988-10-04
JPH0715674B2 true JPH0715674B2 (ja) 1995-02-22

Family

ID=11749626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1162087A Expired - Lifetime JPH0715674B2 (ja) 1986-01-20 1987-01-20 マイクロコンピユ−タ

Country Status (4)

Country Link
US (2) US4862348A (ja)
EP (1) EP0230960B1 (ja)
JP (1) JPH0715674B2 (ja)
DE (1) DE3778920D1 (ja)

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