JPH0713191A - アクティブマトリックス液晶表示素子 - Google Patents

Abstract

(57)【要約】 【目的】コントラストが良好で視野角も広いアクティブ
マトリックス液晶表示素子を提供する。 【構成】画素電極を２分割し、その各分割電極３ａ，３
ｂごとに、各々が同じゲートラインＧＬと同じデータラ
インＤＬにつながる薄膜トランジスタ１０ａ，１０ｂを
設けて、これら薄膜トランジスタ１０ａ，１０ｂを各分
割電極３ａ，３ｂにそれぞれ接続するとともに、ストレ
ージキャパシタＣs1，Ｃs2を各分割電極３ａ，３ｂごと
に設け、前記分割電極と対向電極およびその間の液晶と
で構成される画素容量の容量値と、前記ストレージキャ
パシタの容量値とのトータルの値を、各分割電極３ａ，
３ｂごとに異ならせた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタを能
動素子とするアクティブマトリックス液晶表示素子に関
するものである。

【０００２】

【従来の技術】アクティブマトリックス液晶表示素子と
しては、一般に、画素電極にデータ信号を供給する能動
素子に薄膜トランジスタを用いたものが利用されてい
る。

【０００３】図１０は薄膜トランジスタを能動素子とす
るアクティブマトリックス液晶表示素子の断面図であ
る。この液晶表示素子は、液晶層をはさんで対向する一
対の透明基板（ガラス基板等）１，２のうち、一方の基
板１に、複数の画素電極（透明電極）３とこれら各画素
電極３にデータ信号を供給する複数の薄膜トランジスタ
１０とを形成し、他方の基板２に前記一方の基板１の各
画素電極３と対向する透明な対向電極４を形成したもの
で、両基板１、２は枠状のシール材７を介して接合され
ており、液晶ＬＣは両基板１、２間の前記シール材７で
囲まれた領域に封入されている。

【０００４】なお、アクティブマトリックス液晶表示素
子は、一般にＴＮ型とされており、液晶ＬＣの分子は、
両基板１，２の電極形成面上に形成した配向膜５，６に
よって配向され、両基板１，２間においてほぼ９０°の
ツイスト角でツイスト配列している。また、図示しない
が、この液晶表示素子の両面にはそれぞれ偏光板が配置
されている。

【０００５】図１１は従来のアクティブマトリックス液
晶表示素子の一方の基板１の１つの画素部の平面図であ
り、画素電極３は行方向および列方向に配列され、薄膜
トランジスタ１０は各画素電極３にそれぞれ接続されて
いる。また、この基板１上には、各画素電極行それぞれ
対応させて、その行の薄膜トランジスタ１０にゲート信
号を供給する複数のゲートラインＧＬが形成されるとと
もに、各画素電極列にそれぞれ対応させて、その列の薄
膜トランジスタ１０にデータ信号を供給する複数のデー
タラインＤＬとが形成されている。

【０００６】なお、上記ゲートラインＧＬは各画素電極
行の一側に沿わせて配線され、データラインＤＬは各画
素電極列の一側に沿わせて配線されており、上記薄膜ト
ランジスタ１０は、前記ゲートラインＧＬとデータライ
ンＤＬとの交差部にそれぞれ形成されている。

【０００７】上記薄膜トランジスタ１０は、一般に逆ス
タガー構造とされており、この薄膜トランジスタ１０
は、基板１上に形成されたゲート電極Ｇと、このゲート
電極Ｇを覆うゲート絶縁膜１１と、このゲート絶縁膜１
１の上に前記ゲート電極Ｇと対向させて形成されたａ−
Ｓi （アモルファス・シリコン）からなるｉ型半導体膜
１２と、このｉ型半導体膜１２の上に不純物をドープし
たａ−Ｓi からなるｎ型半導体膜（図示せず）を介して
形成されたソース電極Ｓおよびドレイン電極Ｄとで構成
されている。なお、前記ゲート電極Ｇは基板１上に配線
したゲートラインＧＬに一体に形成されている。

【０００８】この薄膜トランジスタ１０のゲート絶縁膜
１１は、基板１上に配列形成する全ての薄膜トランジス
タ１０に共用されており、このゲート絶縁膜１１は、画
素電極３および薄膜トランジスタ１０の配列領域にその
全域にわたって形成されている。なお、このゲート絶縁
膜１１は、Ｓi Ｎ（窒化シリコン）等からなる透明な絶
縁膜とされている。

【０００９】そして、画素電極３とデータラインＤＬ
は、上記ゲート絶縁膜１１の上に形成されており、上記
薄膜トランジスタ１０のソース電極Ｓは画素電極３に接
続され、ドレイン電極ＤはデータラインＤＬにつながっ
ている。

【００１０】なお、図１１には、薄膜トランジスタ１０
のドレイン電極ＤをデータラインＤＬに一体に形成した
例を示したが、データラインＤＬは、薄膜トランジスタ
１０を図示しない層間絶縁膜で覆ってその上に配線され
ることもあり、その場合は、データラインＤＬを、前記
層間絶縁膜に設けたコンタクト孔において薄膜トランジ
スタ１０のドレイン電極Ｄに接続している。

【００１１】上記アクティブマトリックス液晶表示素子
は、各行の画素の選択期間にその行の薄膜トランジスタ
１０にゲート信号を印加し、それに同期させて各列の薄
膜トランジスタ１０にデータ信号を印加して表示駆動さ
れており、選択期間にゲート信号の印加によって薄膜ト
ランジスタ１０がＯＮすると、この薄膜トランジスタ１
０を介して画素電極３と対向電極４との間に前記データ
信号に応じた電圧が印加され、その電荷が画素電極３と
対向電極４およびその間の液晶ＬＣとで構成される画素
容量に蓄積される。

【００１２】そして、非選択期間になると、上記画素容
量に蓄積された電荷が薄膜トランジスタ１０のＯＦＦに
よって画素容量に保持され、その電荷量に対応する電圧
が画素容量の保持電圧となって、この画素容量の保持電
圧に応じて液晶ＬＣが動作する。

【００１３】しかし、この場合、薄膜トランジスタ１０
がＯＦＦすると、画素電極３と対向電極４との間にデー
タ信号に応じて充電された電圧が、ゲート信号の電圧変
化分のうち画素容量と薄膜トランジスタ１０のゲート・
ソース間容量（ゲート電極Ｇとソース電極Ｓとの間の容
量）との容量比に応じた電圧だけ低下する。この電圧低
下分は、ゲート・ソース間容量が画素容量に比べて大き
いほど大きい。

【００１４】このため、アクティブマトリックス液晶表
示素子では、各画素電極３にそれぞれ、上記画素容量に
保持される電圧の低下を補償するためのストレージキャ
パシタＣs を設けて、画素電極３と対向電極４との間の
保持電圧を十分に確保するようにしている。

【００１５】図１１において、ＣＬは上記ストレージキ
ャパシタＣs を形成するために設けられたキャパシタラ
インであり、このキャパシタラインＣＬは、基板１上
に、各画素電極行にそれぞれ対応させて配線されてい
る。なお、このキャパシタラインＣＬは、ゲートライン
ＧＬと同じ金属膜で形成されており、ゲート絶縁膜１１
で覆われている。

【００１６】そして、上記キャパシタラインＣＬは、画
素電極３の一部（ゲートラインＧＬを配線した側とは反
対側の縁部）に対向させて形成されており、ストレージ
キャパシタＣs は、前記キャパシタラインＣＬと、この
キャパシタラインＣＬを覆うゲート絶縁膜１１と、この
ゲート絶縁膜１１の上に形成された画素電極３とで形成
されている。なお、上記キャパシタラインＣＬを設けて
形成されたストレージキャパシタＣs は、一般に“付加
容量”と呼ばれている。

【００１７】図１２は上記１つの画素部の等価回路図で
ある。図１２において、Ｃgsは薄膜トランジスタ１０の
ゲート・ソース間容量、ＣLCは画素電極３と対向電極４
とその間の液晶ＬＣとによって構成される画素容量であ
り、上記ストレージキャパシタＣs は、前記画素容量Ｃ
LCに対して並列的に接続されている。

【００１８】このストレージキャパシタＣs を設けてお
けば、画素容量ＣLCとストレージキャパシタＣs とを合
成した容量が、薄膜トランジスタ１０のゲート・ソース
間容量Ｃgsより十分大きくなり、非選択期間になって薄
膜トランジスタ１０がＯＦＦしたときの、ゲート信号の
電圧変化に応じた画素容量ＣLCの電圧変化が小さくな
る。したがって、ゲート信号が低電位に変化した後の非
選択期間での画素容量ＣLCに保持される電圧（保持電
圧）を高く維持することができるので、液晶ＬＣを、選
択期間に印加された電圧（データ信号に応じた電圧）に
近い電圧で動作させることができる。

【００１９】

【発明が解決しようとする課題】ところで、液晶表示素
子としては、高コントラストでしかも広視野角のものが
望まれるが、従来の液晶表示素子は、正面から見たとき
のコントラストが高くても広視野角が狭く、コントラス
トと視野角との両方を良くすることはできなかった。

【００２０】本発明は、コントラストが良好で視野角も
広いアクティブマトリックス液晶表示素子を提供するこ
とを目的としたものである。

【００２１】

【課題を解決するための手段】本発明は、液晶層をはさ
んで対向する一対の透明基板の一方に、行方向および列
方向に配列された複数の画素電極と、これら各画素電極
にそれぞれ接続された複数の薄膜トランジスタと、各画
素電極行にそれぞれ対応させて配線されその行の薄膜ト
ランジスタにゲート信号を供給する複数のゲートライン
と、各画素電極列にそれぞれ対応させて配線されその列
の薄膜トランジスタにデータ信号を供給する複数のデー
タラインと、前記各画素電極にそれぞれ設けられたスト
レージキャパシタとを形成し、他方の基板に前記各画素
電極と対向する対向電極を形成したアクティブマトリッ
クス液晶表示素子において、前記各画素電極をそれぞれ
複数の電極に分割し、その各分割電極ごとに、各々が同
じゲートラインと同じデータラインにつながる薄膜トラ
ンジスタを設けて、これら薄膜トランジスタを前記各分
割電極にそれぞれ接続するとともに、前記ストレージキ
ャパシタを前記各分割電極ごとに設け、前記分割電極と
前記対向電極およびその間の液晶とで構成される画素容
量の容量値と、前記分割電極のストレージキャパシタの
容量値とのトータルの値を、各分割電極ごとに異ならせ
たことを特徴とするものである。

【００２２】なお、各分割電極に対応する画素容量の容
量値と、各分割電極に設けたストレージキャパシタの容
量値とは、そのトータルの値が各分割電極ごとに異なっ
ていればよく、したがって、前記画素容量の容量値とス
トレージキャパシタの容量値とのうちいずれか一方の容
量値が各分割電極ごとに異なっていれば他方の容量値は
等しくてもよいし、また前記画素容量の容量値とストレ
ージキャパシタの容量値との両方を各分割電極ごとに異
ならせてもよい。

【００２３】また、画素電極の分割例としては、画素電
極を行方向に沿う分割線を境にして列方向に２分割する
か、あるいは画素電極を列方向に沿う分割線を境にして
行方向に２分割することが考えられる。

【００２４】上記のように画素電極を行方向に沿う分割
線を境にして列方向に２分割する場合は、ゲートライン
を２つの分割電極の間に配線し、データラインを両分割
電極の一側縁に沿わせて配線するとともに、各分割電極
にそれぞれ接続される２つの薄膜トランジスタを、前記
ゲートラインと前記データラインとの交差部に、前記ゲ
ートラインをはさんでその両側に設ければよい。

【００２５】また、画素電極を列方向に沿う分割線を境
にして行方向に２分割する場合は、ゲートラインを両分
割電極の一側縁に沿わせて配線し、データラインを２つ
の分割電極の間に配線するとともに、各分割電極にそれ
ぞれ接続される２つの薄膜トランジスタを、前記ゲート
ラインと前記データラインとの交差部に、前記データラ
インをはさんでその両側に設ければよい。

【００２６】上記いずれの画素電極分割例においても、
各分割電極に設けられるストレージキャパシタは、基板
上に前記分割電極の一部に対向させて形成したキャパシ
タラインと、このキャパシタラインを覆う絶縁膜と、こ
の絶縁膜の上に形成された前記分割電極とで形成するこ
とができ、さらに画素電極を行方向に沿う分割線を境に
して列方向に２分割する場合は、前記キャパシタライン
を、隣合う画素電極行の行間部に配線し、その一側を一
方の行の画素電極の１つの分割電極に対向させ、他側を
他方の行の画素電極の１つの分割電極に対向させてもよ
い。

【００２７】また、画素電極を行方向に２分割してゲー
トラインを両分割画素電極の一側縁に沿わせて配線する
場合は、各分割電極に設けられるストレージキャパシタ
を、隣の画素電極行に対応するゲートラインに形成した
キャパシタ用電極と、このキャパシタ用電極を覆う絶縁
膜と、この絶縁膜の上に形成された前記分割電極とで形
成してもよい。

【００２８】

【作用】すなわち、本発明のアクティブマトリックス液
晶表示素子は、各画素電極をそれぞれ複数の電極に分割
することにより、画素電極と対向電極およびその間の液
晶とで構成される画素を複数の小画素に分割したもので
あり、この液晶表示素子は、各分割電極にそれぞれ対応
させて設けた各薄膜トランジスタに同じゲート信号と同
じデータ信号とを供給することにより、前記各分割電極
と対向電極との間に前記データ信号に応じた電圧を同時
に印加して表示駆動される。

【００２９】そして、この液晶表示素子では、前記各分
割電極ごとにストレージキャパシタを設けるとともに、
前記分割電極と前記対向電極およびその間の液晶とで構
成される画素容量の容量値と、前記分割電極のストレー
ジキャパシタの容量値とのトータルの値を、各分割電極
ごとに異ならせているため、各薄膜トランジスタに供給
されるデータ信号が同じ信号であっても、各分割電極と
対向電極との間には前記画素容量とストレージキャパシ
タとのトータルの容量値に応じた互いに異なる電圧が保
持される。

【００３０】このため、この液晶表示素子によれば、上
記各分割電極に対応する各小画素のうち、ある小画素に
はコントラストが高くなる電気光学的特性をもたせ、他
の小画素には視野角が広くなる電気光学的特性をもたせ
ることができ、このようにすれば、各画素の表示がその
各小画素の表示を平均化した表示になるため、良好なコ
ントラストの表示が得られるとともに視野角も広くな
る。

【００３１】

【実施例】以下、本発明の第１の実施例を図１〜図５を
参照して説明する。

【００３２】この実施例のアクティブマトリックス液晶
表示素子は、液晶層をはさんで対向する一対の透明基板
のうち、一方の基板に、複数の画素電極とこれら各画素
電極にデータ信号を供給する複数の薄膜トランジスタと
を形成し、他方の基板に前記一方の基板の各画素電極と
対向する対向電極を形成したものであり、概略的には図
１０に示したような構成となっている。なお、この実施
例の液晶表示素子は、ＴＮ型のものである。

【００３３】図１は上記液晶表示素子の一方の基板の１
つの画素部の平面図である。なお、図１において、図１
１に示したものと対応するものについては、図に同符号
を付して重複する説明を省略する。

【００３４】この液晶表示素子は、図１に示すように、
その一方の基板１上に形成する各画素電極をそれぞれ複
数の電極３ａ，３ｂに分割し、その各分割電極（以下、
分割画素電極という）３ａ，３ｂごとに、各々が同じゲ
ートラインＧＬと同じデータラインＤＬにつながる薄膜
トランジスタ１０ａ，１０ｂを設けて、これら薄膜トラ
ンジスタ１０ａ，１０ｂを各分割画素電極３ａ，３ｂに
それぞれ接続するとともに、前記各分割画素電極３ａ，
３ｂごとにストレージキャパシタＣs1，Ｃs2を設けたも
のである。

【００３５】なお、この実施例では、画素電極を行方向
に沿う分割線を境にして列方向に２分割（図１において
左右に２分割）し、上記薄膜トランジスタ１０ａ，１０
ｂにゲート信号を供給するゲートラインＧＬを２つの分
割画素電極３ａ，３ｂの間に配線するとともに、薄膜ト
ランジスタ１０ａ，１０ｂにデータ信号を供給するデー
タラインＤＬを両分割画素電極３ａ，３ｂの一側縁（図
１において左側縁）に沿わせて配線して、各分割画素電
極３ａ，３ｂにそれぞれ接続される２つの薄膜トランジ
スタ１０ａ，１０ｂを、ゲートラインＧＬとデータライ
ンＤＬとの交差部に、ゲートラインＤＬをはさんでその
両側に設けている。

【００３６】上記薄膜トランジスタ１０ａ，１０ｂは、
いずれも逆スタガー型と呼ばれる構造のものであり、こ
れら薄膜トランジスタ１０ａ，１０ｂは、図２に示すよ
うに、基板１上に形成されたゲート電極Ｇと、このゲー
ト電極Ｇを覆うゲート絶縁膜１１と、このゲート絶縁膜
１１の上に前記ゲート電極Ｇと対向させて形成されたａ
−Ｓi からなるｉ型半導体膜１２と、このｉ型半導体膜
１２の上に不純物をドープしたａ−Ｓi からなるｎ型半
導体膜１３を介して形成されたソース電極Ｓおよびドレ
イン電極Ｄとで構成されている。

【００３７】これら薄膜トランジスタ１０ａ，１０ｂ
は、その各構成膜をほぼ等しい面積および厚さに形成し
た、電気的特性がほぼ等しいものとされており、それぞ
れのゲート電極Ｇは、上記２つの分割画素電極３ａ，３
ｂ間に対応させて基板１上に配線したゲートラインＧＬ
に一体に形成されている。

【００３８】また、上記薄膜トランジスタ１０ａ，１０
ｂのゲート絶縁膜１１は同じ絶縁膜（例えばＳi Ｎ膜）
とされており、このゲート絶縁膜１１は、画素電極およ
び薄膜トランジスタの配列領域にその全域にわたって形
成され、上記分割画素電極３ａ，３ｂは前記ゲート絶縁
膜１１の上に形成されている。

【００３９】さらに、上記ゲート絶縁膜１１の上には、
上記データラインＤＬが配線されており、２つの薄膜ト
ランジスタ１０ａ，１０ｂのドレイン電極Ｄは、前記デ
ータラインＤＬに一体に形成されている。なお、このデ
ータラインＤＬは、薄膜トランジスタ１０ａ，１０ｂを
図示しない層間絶縁膜で覆ってその上に配線してもよ
く、その場合は、データラインＤＬを、前記層間絶縁膜
に設けたコンタクト孔において薄膜トランジスタ１０
ａ，１０ｂのドレイン電極Ｄに接続すればよい。

【００４０】そして、上記２つの薄膜トランジスタ１０
ａ，１０ｂのうち、一方の薄膜トランジスタ１０ａのソ
ース電極Ｓは、この薄膜トランジスタ１０ａが対応する
第１の分割画素電極３ａに接続されており、他方の薄膜
トランジスタ１０ｂのソース電極Ｓは、この薄膜トラン
ジスタ１０ｂが対応する第２の分割画素電極３ｂに接続
されている。

【００４１】また、図１において、ＣＬは上記ストレー
ジキャパシタＣs1，Ｃs2を形成するために設けられたキ
ャパシタラインであり、このキャパシタラインＣＬは、
各分割画素電極３ａ，３ｂごとにその外端縁（ゲートラ
インＧＬを配線した側とは反対側の縁部）に対向させて
基板１上に配線され、上記ゲート絶縁膜１１で覆われて
いる。

【００４２】そして、各分割画素電極３ａ，３ｂに設け
られるストレージキャパシタＣs1，Ｃs2はそれぞれ、図
１および図３に示すように、上記キャパシタラインＣＬ
と、このキャパシタラインを覆うゲート絶縁膜１１と、
このゲート絶縁膜１１の上に形成された分割画素電極３
ａ，３ｂとで形成されている。

【００４３】なお、この実施例では、上記キャパシタラ
インＣＬを、隣合う画素電極行の行間部に配線し、この
キャパシタラインＣＬの一側を一方の行の画素電極の第
１の分割画素電極３ａに対向させ、他側を他方の行の画
素電極の第２の分割画素電極３ｂに対向させることによ
り、１本のキャパシタラインＣＬを、隣合う一方の行の
画素電極の１つの分割画素電極３ａに設けるストレージ
キャパシタＣs1と他方の行の画素電極の１つの分割画素
電極３ｂに設けるストレージキャパシタＣs2とに共用し
ている。

【００４４】図４は上記１つの画素部の等価回路図であ
る。この図４において、ＣLC1 は第１の分割画素電極３
ａと他方の基板の対向電極とその間の液晶とによって構
成される第１の画素容量、ＣLC2 は第２の分割画素電極
３ｂと前記対向電極およびその間の液晶とによって構成
される第２の画素容量であり、第１の分割画素電極３ａ
に設けたストレージキャパシタＣs1は、前記第１の画素
容量ＣLC1 に対して並列的に接続され、第２の分割画素
電極３ｂに設けたストレージキャパシタＣs2は、前記第
２の画素容量ＣLC2 に対して並列的に接続されている。

【００４５】なお、図４において、Ｃgs1 は第１の分割
画素電極３ａに接続した薄膜トランジスタ１０ａのゲー
ト・ソース間容量、Ｃgs2 は第２の分割画素電極３ｂに
接続した薄膜トランジスタ１０ｂのゲート・ソース間容
量である。

【００４６】そして、この液晶表示素子では、第１の分
割画素電極３ａのストレージキャパシタＣs1の容量値
と、第２の分割画素電極３ｂのストレージキャパシタＣ
s2の容量値とを異ならせて、第１の分割画素電極３ａに
対応する第１の画素容量ＣLC1の容量値とこの第１の分
割画素電極３ａのストレージキャパシタＣs1の容量値と
のトータルの値と、上記第２の分割画素電極３ｂに対応
する第１の画素容量ＣLC2 の容量値とこの第２の分割画
素電極３ｂのストレージキャパシタＣs2の容量値とのト
ータルの値とを互いに異ならせている。

【００４７】すなわち、この液晶表示素子では、画素電
極を均等に２分割して第１の分割画素電極３ａと第２の
分割画素電極３ｂとをほぼ同じ面積に形成しており、し
たがって、各分割画素電極３ａ，３ｂに対応する画素容
量ＣLC1 ，ＣLC2 の容量値はほぼ等しいが、上記キャパ
シタラインＣＬは、図１および図３に示すように、第１
の分割画素電極３ａとの重なり幅ｄ1 が小さく、第２の
分割画素電極３ｂとの重なり幅ｄ2 が大きいライン幅に
形成されており、したがって、第１の分割画素電極３ａ
のストレージキャパシタＣs1の容量値は小さく、第２の
分割画素電極３ｂのストレージキャパシタＣs2の容量値
は大きい。

【００４８】なお、薄膜トランジスタ１０ａ，１０ｂ
は、上述したように、その各構成膜をほぼ等しい面積お
よび厚さに形成したものであるため、第１の分割画素電
極３ａに接続した薄膜トランジスタ１０ａのゲート・ソ
ース間容量Ｃgs1 の容量値と、第２の分割画素電極３ｂ
に接続した薄膜トランジスタ１０ｂのゲート・ソース間
容量Ｃgs2 の容量値とはほぼ等しくなっている。

【００４９】上記のように、この実施例のアクティブマ
トリックス液晶表示素子は、各画素電極をそれぞれ２つ
の電極３ａ，３ｂに分割することにより、画素電極と対
向電極およびその間の液晶とで構成される画素を２つの
小画素に分割したものであり、この液晶表示素子は、各
分割画素電極３ａ，３ｂにそれぞれ対応させて設けた各
薄膜トランジスタ１０ａ，１０ｂに同じゲートラインＧ
ＬおよびデータラインＤＬから同じゲート信号と同じデ
ータ信号とを供給することにより、前記各分割画素電極
３ａ，３ｂと対向電極との間に前記データ信号に応じた
電圧を同時に印加して表示駆動される。

【００５０】そして、この液晶表示素子では、上記のよ
うに、第１の分割画素電極３ａに対応する画素容量ＣLC
1 とこの第１の分割画素電極３ａのストレージキャパシ
タＣs1とのトータルの容量値は、第２の分割画素電極３
ｂに対応する画素容量ＣLC2とこの第２の分割画素電極
３ｂのストレージキャパシタＣs2とのトータルの容量値
とを互いに異ならせているため、各薄膜トランジスタ１
０ａ，１０ｂに供給されるデータ信号が同じ信号であっ
ても、各分割画素電極３ａ，３ｂと対向電極との間には
互いに異なる電圧が保持される。

【００５１】すなわち、薄膜トランジスタを能動素子と
するアクティブマトリックス液晶表示素子は、各行の画
素の選択期間にその行の薄膜トランジスタにゲート信号
を印加し、それに同期させて各列の薄膜トランジスタに
画像データに応じたデータ信号を印加して表示駆動され
ており、選択期間にゲート信号の印加によって薄膜トラ
ンジスタがＯＮすると、この薄膜トランジスタを介して
画素電極と対向電極との間に前記データ信号に応じた電
圧が印加され、その電荷が画素容量とストレージキャパ
シタに蓄積される。

【００５２】また、非選択期間になると、ゲート信号の
電圧が低い電圧に変化して薄膜トランジスタがＯＦＦ
し、上記画素容量とストレージキャパシタに蓄積された
電荷に対応する電圧が画素の保持電圧となるが、この場
合、ゲート信号の電圧が低い電圧に変化すると、そのゲ
ート信号の電圧の低下分のうち、画素容量とストレージ
キャパシタとのトータルの容量と薄膜トランジスタのゲ
ート・ソース間容量との容量比に応じて分割された電圧
分が、選択期間に画素容量およびストレージキャパシタ
に蓄積された電圧から低下し、このときの電圧が非選択
期間における画素の保持電圧となって、この保持電圧に
より液晶が動作する。

【００５３】そして、上記液晶表示素子においては、第
１の分割画素電極３ａに対応する画素容量ＣLC1 とこの
第１の分割画素電極３ａのストレージキャパシタＣs1と
のトータルの容量値が小さく、第２の分割画素電極３ｂ
に対応する画素容量ＣLC2 とこの第２の分割画素電極３
ｂのストレージキャパシタＣs2とのトータルの容量値が
大きいため、第１の分割画素電極３ａで構成される第１
の小画素の非選択期間における保持電圧ＶLC1 と、第２
の分割画素電極３ａで構成される第２の小画素の非選択
期間における保持電圧ＶLC2 とは、ＶLC1 ＜ＶLC2 とな
る。

【００５４】このため、上記液晶表示素子では、第１の
分割画素電極３ａで構成される第１の小画素の電気光学
的特性と、第２の分割画素電極３ａで構成される第２の
小画素の電気光学的特性が異なっており、したがって、
各薄膜トランジスタ１０ａ，１０ｂに供給されるデータ
信号が同じ信号であっても、第１の小画素と第２の小画
素での液晶分子の動作が異なる。

【００５５】すなわち、同じデータ信号に対して、非選
択期間における保持電圧ＶLC2 が高い第２の小画素では
液晶分子が大きな立上り角で立上り配向し、非選択期間
における保持電圧ＶLC1 が低い第２の小画素では液晶分
子がある程度小さな立上り角で立上り配向する。

【００５６】そして、液晶表示素子の表示のコントラス
トは、液晶分子の立上り角が大きく（垂直に近く）なる
のにともなって高くなり、逆に視野角は、液晶分子の立
上り角が大きくなるのにともなって狭くなるが、上記液
晶表示素子によれば、上記各小画素のうち第１の小画素
は視野角が広くなる電圧（液晶分子が小さな立上り角で
立上り配向する電圧）で駆動し、第２の小画素はコント
ラストが高くなる電圧（液晶分子が大きな立上り角で立
上り配向する電圧）で駆動することができるため、各画
素の表示が、その各小画素の表示を平均化した表示にな
る。

【００５７】図５は上記液晶表示素子のコントラスト−
視野角特性を示しており、Ａは第１の小画素の特性、Ｂ
は第２の小画素の特性、Ｃは前記２つの小画素で構成さ
れる画素の特性であり、この画素のコントラスト−視野
角特性は、第１と第２の小画素の特性を平均化した特性
である。

【００５８】したがって、上記液晶表示素子によれば、
良好なコントラストの表示が得られるとともに、視野角
も広くすることができる。

【００５９】しかも、上記液晶表示素子は、各分割画素
電極３ａ，３ｂに対応する薄膜トランジスタ１０ａ，１
０ｂに、同じゲートラインＧＬおよびデータラインＤＬ
から同じゲート信号と同じデータ信号を供給して表示駆
動できるため、駆動回路が複雑化することはない。

【００６０】また、上記液晶表示素子は、印加電圧の制
御により光の透過率を変化させて階調のある表示を行な
わせることも可能である。

【００６１】すなわち、液晶表示素子の階調表示は、液
晶表示素子の電圧−透過率特性を利用して行なわれる
が、液晶表示素子のγ特性（電圧の変化に対する透過率
変化の急峻性）が急峻であると、僅かな電圧変化によっ
ても透過率が大きく変化するため、所望の階調を得るた
めの電圧制御が難しくなる。

【００６２】しかし、上記実施例の液晶表示素子では、
上述したように、第１の小画素の部分と第２の小画素の
部分の見掛け上のγ特性は、第２の小画素では急峻であ
るが第１の小画素では緩やかであり、したがって、この
各小画素のγ特性を合成した液晶表示素子のγ特性は、
比較的緩やかな特性であるから、所望の階調を得るため
の電圧制御が容易になる。

【００６３】なお、上記実施例では、第１の分割画素電
極３ａのストレージキャパシタＣs1の容量値と、第２の
分割画素電極３ｂのストレージキャパシタＣs2の容量値
とを異ならせ、各分割画素電極３ａ，３ｂに対応する画
素容量ＣLC1 ，ＣLC2 の容量値はほぼ等しくしている
が、これと逆に、各分割画素電極３ａ，３ｂに対応する
画素容量ＣLC1 ，ＣLC2 の容量値を異ならせ、各分割画
素電極３ａ，３ｂのストレージキャパシタＣs1，Ｃs2の
容量値はほぼ等しくしてもよいし、さらに、画素容量Ｃ
LC1 ，ＣLC2 の容量値とストレージキャパシタＣs1，Ｃ
s2の容量値との両方を各分割画素電極３ａ，３ｂごとに
異ならせてもよい。

【００６４】図６は本発明の第２の実施例を示す液晶表
示素子の一方の基板の１つの画素部の平面図である。な
お、図６において、図１に示したものと対応するものに
ついては、図に同符号を付して重複する説明を省略す
る。

【００６５】この実施例の液晶表示素子は、各分割画素
電極３ａ，３ｂとキャパシタラインＣＬとの重なり幅ｄ
1 ，ｄ2 を異ならせて各分割画素電極３ａ，３ｂのスト
レージキャパシタＣs1，Ｃs2の容量値を互いに異ならせ
るとともに、第１の分割画素電極３ａと第２の分割画素
電極３ｂとを異なる幅Ｗ1 ，Ｗ2 に形成して、各分割画
素電極３ａ，３ｂに対応する画素容量ＣLC1 ，ＣLC2 の
容量値も互いに異ならせたものであり、この実施例で
は、第１の分割画素電極３ａの幅Ｗ1 と第２の分割画素
電極３ｂの幅Ｗ2 とをＷ1 ＞Ｗ2 とし、各分割画素電極
３ａ，３ｂとキャパシタラインＣＬとの重なり幅ｄ1 ，
ｄ2 をｄ1 ＞ｄ2 として、第１の分割画素電極３ａに対
応する画素容量ＣLC1 とストレージキャパシタＣs1との
両方の容量値を大きくし、第２の分割画素電極３ｂに対
応する画素容量ＣLC2 とストレージキャパシタＣs2との
両方の容量値を小さくしている。

【００６６】なお、この実施例では、各分割画素電極３
ａ，３ｂの幅Ｗ1 ，幅Ｗ2 をＷ1 ＞Ｗ2 とし、各分割画
素電極３ａ，３ｂとキャパシタラインＣＬとの重なり幅
ｄ1，ｄ2 をｄ1 ＞ｄ2 としているが、これらの幅は、
Ｗ1 ＞Ｗ2 ，ｄ1 ＜ｄ2 またはＷ1 ＜Ｗ2 ，ｄ1 ＞ｄ2
であってもよく、その場合でも、Ｗ1 −ｄ1 の値と、Ｗ
2 −ｄ2 の値とを異ならせれば、第１の分割画素電極３
ａに対応する第１の画素容量ＣLC1 の容量値とこの第１
の分割画素電極３ａのストレージキャパシタＣs1の容量
値とのトータルの値と、上記第２の分割画素電極３ｂに
対応する第１の画素容量ＣLC2 の容量値とこの第２の分
割画素電極３ｂのストレージキャパシタＣs2の容量値と
のトータルの値とを互いに異ならせることができる。

【００６７】また、上記第１の実施例では、画素電極を
行方向に沿う分割線を境にして列方向に分割したが、こ
の画素電極は、列方向に沿う分割線を境にして行方向に
分割してもよい。

【００６８】図７は本発明の第３の実施例を示す液晶表
示素子の一方の基板の１つの画素部の平面図である。な
お、図７において、図１に示したものと対応するものに
ついては、図に同符号を付して重複する説明を省略す
る。

【００６９】この実施例は、画素電極を列方向に沿う分
割線を境にして行方向に２分割（図７において上下に２
分割）したものであり、ゲートラインＧＬは両分割画素
電極３ａ，３ｂの一側縁（図において下側縁）に沿わせ
て配線され、データラインＤＬを２つの分割画素電極３
ａ，３ｂの間に配線されるとともに、各分割画素電極３
ａ，３ｂにそれぞれ接続される２つの薄膜トランジスタ
１０ａ，１０ｂは、前記ゲートラインＧＬとデータライ
ンＤＬとの交差部に、データラインＤＬをはさんでその
両側に設けられている。

【００７０】そして、この実施例では、各画素電極行ご
とにキャパシタラインＣＬを配線し、このキャパシタラ
インＣＬを各分割画素電極３ａ，３ｂのゲートライン配
線側とは反対側の縁部に対向させて、分割画素電極３
ａ，３ｂに設けるストレージキャパシタＣs1，Ｃs2を形
成するとともに、キャパシタラインＣＬの各分割画素電
極３ａ，３ｂと対向する部分のライン幅を異ならせるこ
とによって各ストレージキャパシタＣs1，Ｃs2の容量値
を異ならせ、第１の分割画素電極３ａに対応する第１の
画素容量ＣLC1 の容量値とこの第１の分割画素電極３ａ
のストレージキャパシタＣs1の容量値とのトータルの値
と、上記第２の分割画素電極３ｂに対応する第１の画素
容量ＣLC2 の容量値とこの第２の分割画素電極３ｂのス
トレージキャパシタＣs2の容量値とのトータルの値とを
互いに異ならせている。

【００７１】また、上記第１〜第３の実施例では、各分
割画素電極３ａ，３ｂのストレージキャパシタＣs1，Ｃ
s2をキャパシタラインＣＬを設けて形成しているが、図
７に示した第３の実施例のようにゲートラインＧＬを両
分割画素電極３ａ，３ｂの一側縁に沿わせて配線する場
合は、前記ストレージキャパシタＣs1，Ｃs2を、隣の画
素電極行に対応するゲートラインＧＬを利用して形成し
てもよい。

【００７２】図８は本発明の第４の実施例を示す液晶表
示素子の一方の基板の１つの画素部の平面図である。こ
の実施例は、図７に示した第３の実施例からキャパシタ
ラインＣＬをなくし、各分割画素電極３ａ，３ｂに設け
るストレージキャパシタＣs1，Ｃs2を、隣の画素電極行
に対応するゲートライン（隣の行の分割画素電極３ａ，
３ｂに対応する薄膜トランジスタ１０ａ，１０ｂにつな
がっているゲートライン）ＧＬを利用して形成したもの
であり、その他の構成は前記第３の実施例と同じであ
る。なお、隣の画素電極行に対応するゲートラインを利
用して形成されたストレージキャパシタは、一般に“補
償容量”と呼ばれている。

【００７３】この実施例において、各分割画素電極３
ａ，３ｂに設けるストレージキャパシタＣs1，Ｃs2は、
上記隣の画素電極行に対応するゲートラインＧＬに前記
各分割画素電極３ａ，３ｂにそれぞれ対応させて張出し
形成されたキャパシタ用電極ＧＬａ，ＧＬｂと、このキ
ャパシタ用電極ＧＬａ，ＧＬｂを覆うゲート絶縁膜１１
と、このゲート絶縁膜１１の上に形成された前記分割画
素電極３ａ，３ｂとで形成されている。

【００７４】図９は上記第４の実施例における１つの画
素部の等価回路図であり、各分割画素電極３ａ，３ｂの
ストレージキャパシタＣs1，Ｃs2は隣の画素電極行に対
応するゲートラインＧＬとの間に形成されており、第１
の分割画素電極３ａのストレージキャパシタＣs1は、第
１の分割画素電極３ａに対応する第１の画素容量ＣLC1
に対して並列的に接続され、第２の分割画素電極３ｂの
ストレージキャパシタＣs2は、第２の分割画素電極３ｂ
に対応する第２の画素容量ＣLC2 に対して並列的に接続
されている。

【００７５】そして、この実施例では、上記隣の画素電
極行に対応するゲートラインＧＬに張出し形成したキャ
パシタ用電極ＧＬａ，ＧＬｂの張出し幅を異ならせるこ
とによって各ストレージキャパシタＣs1，Ｃs2の容量値
を異ならせ、第１の分割画素電極３ａに対応する第１の
画素容量ＣLC1 の容量値とこの第１の分割画素電極３ａ
のストレージキャパシタＣs1の容量値とのトータルの値
と、上記第２の分割画素電極３ｂに対応する第１の画素
容量ＣLC2 の容量値とこの第２の分割画素電極３ｂのス
トレージキャパシタＣs2の容量値とのトータルの値とを
互いに異ならせている。

【００７６】なお、この実施例においても、第１の分割
画素電極３ａに接続した薄膜トランジスタ１０ａのゲー
ト・ソース間容量Ｃgs1 の容量値と、第２の分割画素電
極３ｂに接続した薄膜トランジスタ１０ｂのゲート・ソ
ース間容量Ｃgs2 の容量値とはほぼ等しくなっている。

【００７７】そして、この実施例の液晶表示素子でも、
第１の分割画素電極３ａに対応する画素容量ＣLC1 とこ
の第１の分割画素電極３ａのストレージキャパシタＣs1
とのトータルの容量値と、第２の分割画素電極３ｂに対
応する画素容量ＣLC2 とこの第２の分割画素電極３ｂの
ストレージキャパシタＣs2とのトータルの容量値とを異
ならせているため、各分割画素電極３ａ．３ｂで構成さ
れる各小画素の非選択期間における保持電圧が互いに異
なる。

【００７８】そのため、これら小画素が異なる電気光学
的特性を示し、各薄膜トランジスタ１０ａ，１０ｂに供
給されるデータ信号が同じ信号であっても、第１の小画
素と第２の小画素での液晶分子の動作が異なるから、２
つの小画素からなる画素の表示が、その各小画素の表示
を平均化した表示になり、したがって、良好なコントラ
ストの表示が得られるとともに、視野角も広くすること
ができる。

【００７９】また、この実施例の液晶表示素子も、２つ
の小画素の部分の見掛け上のγ特性が、一方の小画素で
は急峻で、他方の小画素では緩やかであるため、各小画
素のγ特性を合成した液晶表示素子のγ特性は、比較的
緩やかな特性であり、したがって、所望の階調を得るた
めの電圧制御が容易である。

【００８０】なお、上記第４の実施例および図７に示し
た第３の実施例では、各分割画素電極３ａ，３ｂをほぼ
同じ面積に形成して、各分割画素電極３ａ，３ｂに対応
する画素容量ＣLC1 ，ＣLC2 の容量値はほぼ等しくして
いるが、これら実施例においても、各分割画素電極３
ａ，３ｂに対応する画素容量ＣLC1 ，ＣLC2 の容量値を
異ならせ、各分割画素電極３ａ，３ｂのストレージキャ
パシタＣs1，Ｃs2の容量値はほぼ等しくしてもよく、ま
た、画素容量ＣLC1 ，ＣLC2 の容量値とストレージキャ
パシタＣs1，Ｃs2の容量値との両方を各分割画素電極３
ａ，３ｂごとに異ならせてもよい。

【００８１】さらに、上記第１〜第４の実施例において
は、第１の分割画素電極３ａに接続した薄膜トランジス
タ１０ａと、第２の分割画素電極３ｂに接続した薄膜ト
ランジスタ１０ｂとのゲート・ソース間容量Ｃgs1 ，Ｃ
gs2 をほぼ等しくしたが、これら薄膜トランジスタ１０
ａ，１０ｂのゲート・ソース間容量Ｃgs1 ，Ｃgs2 は互
いに異ならせてもよく、その場合は、非選択期間になっ
たときのゲート信号の電圧の低下分の分割率、つまり画
素容量とストレージキャパシタとのトータルの容量と薄
膜トランジスタのゲート・ソース間容量との容量比に応
じて分割される電圧分が、第１の分割画素電極３ａ側と
第２の分割画素電極３ｂ側とで異なるため、各薄膜トラ
ンジスタ１０ａ，１０ｂのゲート・ソース間容量Ｃgs1
，Ｃgs2の差も、第１の小画素の非選択期間における保
持電圧と、第２小画素の非選択期間における保持電圧と
を異ならせるのに利用することができる。

【００８２】また、上記第１〜第４の実施例では、各画
素電極を２つの電極３ａ，３ｂに分割しているが、この
画素電極は３つ以上の電極に分割してもよく、その場合
も、各分割電極ごとに各々が同じゲートラインと同じデ
ータラインにつながる薄膜トランジスタを設けて、これ
ら薄膜トランジスタを前記各分割電極にそれぞれ接続す
るとともに、ストレージキャパシタを各分割電極ごとに
設け、前記分割電極に対応する画素容量の容量値と、前
記分割電極のストレージキャパシタの容量値とのトータ
ルの値を、各分割電極ごとに異ならせればよい。

【００８３】さらに、本発明は、ＴＮ型の液晶表示素子
に限らず、液晶分子を１８０〜２７０°のツイスト角で
ツイスト配向させたＳＴＮ型のアクティブマトリックス
液晶表示素子にも適用することができる。

【００８４】

【発明の効果】本発明のアクティブマトリックス液晶表
示素子は、各画素電極をそれぞれ複数の電極に分割し、
その各分割電極ごとに、各々が同じゲートラインと同じ
データラインにつながる薄膜トランジスタを設けて、こ
れら薄膜トランジスタを前記各分割電極にそれぞれ接続
するとともに、ストレージキャパシタを各分割電極ごと
に設け、前記分割電極と対向電極およびその間の液晶と
で構成される画素容量の容量値と、前記分割電極のスト
レージキャパシタの容量値とのトータルの値を、各分割
電極ごとに異ならせたものであるから、良好なコントラ
ストの表示が得られるとともに、視野角も広くすること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す液晶表示素子の一
方の基板の１つの画素部の平面図。

【図２】図１のII−II線に沿う拡大断面図。

【図３】図１の III−III 線に沿う拡大断面図。

【図４】図１に示した画素部の等価回路図。

【図５】本発明の第１の実施例による液晶表示素子のコ
ントラスト−視野角特性図。

【図６】本発明の第２の実施例を示す液晶表示素子の一
方の基板の１つの画素部の平面図。

【図７】本発明の第３の実施例を示す液晶表示素子の一
方の基板の１つの画素部の平面図。

【図８】本発明の第４の実施例を示す液晶表示素子の一
方の基板の１つの画素部の平面図。

【図９】図８に示した画素部の等価回路図。

【図１０】アクティブマトリックス液晶表示素子の断面
図。

【図１１】従来のアクティブマトリックス液晶表示素子
の一方の基板の１つの画素部の平面図。

【図１２】図１１に示した画素部の等価回路図。

【符号の説明】

１…基板 ３ａ，３ｂ…分割画素電極 １０ａ，１０ｂ…薄膜トランジスタ Ｇ…ゲート電極 Ｄ…ドレイン電極 Ｓ…ソース電極 ＧＬ…ゲートライン ＤＬ…データライン ＣＬ…キャパシタライン ＧＬａ，ＧＬｂ…キャパシタ用電極 ＣLC1 ，ＣLC2 …画素容量 Ｃs1，Ｃs2…ストレージキャパシタ Ｃgs1 ，Ｃgs2 …ゲート・ソース電極間容量

Claims (8)

【特許請求の範囲】
1. 【請求項１】液晶層をはさんで対向する一対の透明基板
   の一方に、行方向および列方向に配列された複数の画素
   電極と、これら各画素電極にそれぞれ接続された複数の
   薄膜トランジスタと、各画素電極行にそれぞれ対応させ
   て配線されその行の薄膜トランジスタにゲート信号を供
   給する複数のゲートラインと、各画素電極列にそれぞれ
   対応させて配線されその列の薄膜トランジスタにデータ
   信号を供給する複数のデータラインと、前記各画素電極
   にそれぞれ設けられたストレージキャパシタとを形成
   し、他方の基板に前記各画素電極と対向する対向電極を
   形成したアクティブマトリックス液晶表示素子におい
   て、 前記各画素電極はそれぞれ複数分割された複数の分割電
   極からなっており、その各分割電極ごとに、各々が同じ
   ゲートラインと同じデータラインにつながる薄膜トラン
   ジスタを設けて、これら薄膜トランジスタを前記各分割
   電極にそれぞれ接続するとともに、前記ストレージキャ
   パシタを前記各分割電極ごとに設け、前記分割電極と前
   記対向電極およびその間の液晶とで構成される画素容量
   の容量値と、前記分割電極のストレージキャパシタの容
   量値とのトータルの値を、各分割電極ごとに異ならせた
   ことを特徴とするアクティブマトリックス液晶表示素
   子。
2. 【請求項２】各分割電極に対応する画素容量の容量値
   と、各分割電極に設けたストレージキャパシタの容量値
   とのうち、いずれか一方の容量値が各分割電極ごとに異
   なっており、他方の容量値はほぼ等しいことを特徴とす
   る請求項１に記載のアクティブマトリックス液晶表示素
   子。
3. 【請求項３】各分割電極に対応する画素容量の容量値
   と、各分割電極に設けたストレージキャパシタの容量値
   とは、その両方が各分割電極ごとに異なっていることを
   特徴とする請求項１に記載のアクティブマトリックス液
   晶表示素子。
4. 【請求項４】画素電極は行方向に沿う分割線を境にして
   列方向に２分割された２つの分割電極からなっており、
   ゲートラインは２つの分割電極の間に配線され、データ
   ラインは両分割電極の一側縁に沿わせて配線されるとと
   もに、各分割電極にそれぞれ接続される２つの薄膜トラ
   ンジスタは、前記ゲートラインと前記データラインとの
   交差部に、前記ゲートラインをはさんでその両側に設け
   られていることを特徴とする請求項１に記載のアクティ
   ブマトリックス液晶表示素子。
5. 【請求項５】画素電極は列方向に沿う分割線を境にして
   行方向に２分割された２つの分割電極からなっており、
   ゲートラインは両分割電極の一側縁に沿わせて配線さ
   れ、データラインは２つの分割電極の間に配線されると
   ともに、各分割電極にそれぞれ接続される２つの薄膜ト
   ランジスタは、前記ゲートラインと前記データラインと
   の交差部に、前記データラインをはさんでその両側に設
   けられていることを特徴とする請求項１に記載のアクテ
   ィブマトリックス液晶表示素子。
6. 【請求項６】各分割電極に設けられるストレージキャパ
   シタは、基板上に前記分割電極の一部に対向させて形成
   したキャパシタラインと、このキャパシタラインを覆う
   絶縁膜と、この絶縁膜の上に形成された前記分割電極と
   で形成されていることを特徴とする請求項１〜５のいず
   れか１つに記載のアクティブマトリックス液晶表示素
   子。
7. 【請求項７】各分割電極に設けられるストレージキャパ
   シタは、基板上に前記分割電極の一部に対向させて形成
   したキャパシタラインと、このキャパシタラインを覆う
   絶縁膜と、この絶縁膜の上に形成された前記分割電極と
   で形成されており、前記キャパシタラインは、隣合う画
   素電極行の行間部に配線され、その一側が一方の行の画
   素電極の１つの分割電極に対向し、他側が他方の行の画
   素電極の１つの分割電極に対向していることを特徴とす
   る請求項４に記載のアクティブマトリックス液晶表示素
   子。
8. 【請求項８】各分割電極に設けられるストレージキャパ
   シタは、隣の画素電極行に対応するゲートラインに形成
   されたキャパシタ用電極と、このキャパシタ用電極を覆
   う絶縁膜と、この絶縁膜の上に形成された前記分割電極
   とで形成されていることを特徴とする請求項５に記載の
   アクティブマトリックス液晶表示素子。