JPH0713864B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0713864B2 JPH0713864B2 JP1249087A JP24908789A JPH0713864B2 JP H0713864 B2 JPH0713864 B2 JP H0713864B2 JP 1249087 A JP1249087 A JP 1249087A JP 24908789 A JP24908789 A JP 24908789A JP H0713864 B2 JPH0713864 B2 JP H0713864B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- line drive
- drive circuit
- lines
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に1/4ピッチ方式
のダイナミック型ランダムアクセスメモリ（以下、DRAM
と記す）におけるメモリセルアレイのワード線配列に関
する。
のダイナミック型ランダムアクセスメモリ（以下、DRAM
と記す）におけるメモリセルアレイのワード線配列に関
する。
（従来の技術） 従来のDRAMにおけるメモリセルアレイは、高集積化、大
容量化に向けて様々なセル配列パターンが提案されてお
り、その一例としてフォールデッドビッド線方式の1/2
ピッチ方式のセル配列パターンの一部を第４図に概略的
に示している。
容量化に向けて様々なセル配列パターンが提案されてお
り、その一例としてフォールデッドビッド線方式の1/2
ピッチ方式のセル配列パターンの一部を第４図に概略的
に示している。
第４図において、BL1〜BL4はそれぞれ平行に形成された
ビット線、MC…は１トランジスタ・１キャパシタ型のメ
モリセル、DC…はダミーセル、WL1〜WL4およびDWL14、D
WL23はビット線BL1〜BL4とクロスする向きに形成された
ワード線およびはダミーワード線、SA1およびSA2はビッ
ト線BL1〜BL4の一端側に配置されたビット線センスアン
プであり、隣り合う２本のビット線（BL1、BL2）、（BL
3、BL4）が相補的な一対となってビット線センスアンプ
SA1、SA2のうちの１個に接続されている。
ビット線、MC…は１トランジスタ・１キャパシタ型のメ
モリセル、DC…はダミーセル、WL1〜WL4およびDWL14、D
WL23はビット線BL1〜BL4とクロスする向きに形成された
ワード線およびはダミーワード線、SA1およびSA2はビッ
ト線BL1〜BL4の一端側に配置されたビット線センスアン
プであり、隣り合う２本のビット線（BL1、BL2）、（BL
3、BL4）が相補的な一対となってビット線センスアンプ
SA1、SA2のうちの１個に接続されている。
しかし、第４図に示すしたようなセル配列では、微細化
に伴ってメモリセルが小さくなると、セルプレート電極
（キャパシタプレート電極）の開口部相互間の距離が短
くなり、セルプレート電極が切断されるという問題が生
じる。そこで、この問題を回避するために、メモリセル
をセルトランジスタ（電荷転送用トランジスタ）のチャ
ネル長方向に1/2n（但し、ｎは２以上の自然数）ピッチ
ずらして配置する方式が提案されている（例えば特開昭
61−274357号公報）。
に伴ってメモリセルが小さくなると、セルプレート電極
（キャパシタプレート電極）の開口部相互間の距離が短
くなり、セルプレート電極が切断されるという問題が生
じる。そこで、この問題を回避するために、メモリセル
をセルトランジスタ（電荷転送用トランジスタ）のチャ
ネル長方向に1/2n（但し、ｎは２以上の自然数）ピッチ
ずらして配置する方式が提案されている（例えば特開昭
61−274357号公報）。
第５図は、1/4ピッチ方式のセル配列パターンを概略的
に示している。第５図において、BL1〜BL4はそれぞれ平
行に形成されたビット線、MC…は１トランジスタ・１キ
ャパシタ型のメモリセル、DC…はダミーセル、WL1〜WL4
およびDWL1〜DWL4はビット線BL1〜BL4とクロスする向き
に形成されたワード線およびダミーワード線、SA1およ
びSA2はビット線BL1〜BL4の両端側に配置されたビット
線センスアンプであり、１本のビット線を挾んで隣り合
う２本のビット線（BL1、BL3）、（BL2、BL4）が相補的
な一対となってビット線センスアンプSA1、SA2のうちの
１個に接続されている。
に示している。第５図において、BL1〜BL4はそれぞれ平
行に形成されたビット線、MC…は１トランジスタ・１キ
ャパシタ型のメモリセル、DC…はダミーセル、WL1〜WL4
およびDWL1〜DWL4はビット線BL1〜BL4とクロスする向き
に形成されたワード線およびダミーワード線、SA1およ
びSA2はビット線BL1〜BL4の両端側に配置されたビット
線センスアンプであり、１本のビット線を挾んで隣り合
う２本のビット線（BL1、BL3）、（BL2、BL4）が相補的
な一対となってビット線センスアンプSA1、SA2のうちの
１個に接続されている。
この場合、１本のビット線および隣り合う２本のワード
線をそれぞれ横切るようにセルトランジスタ２個分の素
子領域が形成され、この素子領域の２個のセルトランジ
スタの各ドレイン（または、各ソース）とビット線とが
クロスする部分でコンタクトがとられており、隣り合う
任意の２本のビット線（例えばBL1、BL2）に着目する
と、一方のビット線BL1のメモリセルコンタクト部が隣
りのビット線BL2のメモリセルコンタクト部に対してビ
ット線長さ方向に1/4ピッチずれるように配置されてい
る。
線をそれぞれ横切るようにセルトランジスタ２個分の素
子領域が形成され、この素子領域の２個のセルトランジ
スタの各ドレイン（または、各ソース）とビット線とが
クロスする部分でコンタクトがとられており、隣り合う
任意の２本のビット線（例えばBL1、BL2）に着目する
と、一方のビット線BL1のメモリセルコンタクト部が隣
りのビット線BL2のメモリセルコンタクト部に対してビ
ット線長さ方向に1/4ピッチずれるように配置されてい
る。
第６図は、上記したような1/4ピッチ方式のDRAMにおけ
る従来のワード線駆動系の一部を示している。第６図に
おいて、61は電源電位以上の所定値に昇圧されたワード
線信号WDRVを発生する昇圧ワード線電位発生回路、62は
ロー（行）アドレス信号のうちの２ビットの信号X0、X1
をプリデコードし、４つの昇圧ワード線信号WDRV1〜WDR
V4を選択的に出力するプリデコーダであり、プリデコー
ド用のゲート回路63群と、このゲート回路群63の出力に
応じてオン状態に制御されて昇圧ワード線電位発生回路
61からの昇圧ワード線信号WDRVを通過させるMOSトラン
ジスタ64群とからなる。65はローアドレス信号のうちの
残りのビットの信号X2〜Xnをデコードするローデコー
ダ、66はローデコーダ65の出力に応じて昇圧ワード線信
号WDRV1〜WDRV4を各対応してワード線WL1〜WL4に出力す
るワード線駆動回路であり、ローデコーダ65の出力に応
じてオン状態に制御されてプリデコーダ62のMOSトラン
ジスタ64群からの昇圧ワード線信号WDRV1〜WDRV4を通過
させるMOSトランジスタ67群からなる。
る従来のワード線駆動系の一部を示している。第６図に
おいて、61は電源電位以上の所定値に昇圧されたワード
線信号WDRVを発生する昇圧ワード線電位発生回路、62は
ロー（行）アドレス信号のうちの２ビットの信号X0、X1
をプリデコードし、４つの昇圧ワード線信号WDRV1〜WDR
V4を選択的に出力するプリデコーダであり、プリデコー
ド用のゲート回路63群と、このゲート回路群63の出力に
応じてオン状態に制御されて昇圧ワード線電位発生回路
61からの昇圧ワード線信号WDRVを通過させるMOSトラン
ジスタ64群とからなる。65はローアドレス信号のうちの
残りのビットの信号X2〜Xnをデコードするローデコー
ダ、66はローデコーダ65の出力に応じて昇圧ワード線信
号WDRV1〜WDRV4を各対応してワード線WL1〜WL4に出力す
るワード線駆動回路であり、ローデコーダ65の出力に応
じてオン状態に制御されてプリデコーダ62のMOSトラン
ジスタ64群からの昇圧ワード線信号WDRV1〜WDRV4を通過
させるMOSトランジスタ67群からなる。
なお、昇圧ワード線信号WDRV1〜WDRV4を使用する理由
は、ワード線WL1〜WL4の寄生容量が大きいとワード線電
位の立上がりが遅くなるのを防ぐためである。
は、ワード線WL1〜WL4の寄生容量が大きいとワード線電
位の立上がりが遅くなるのを防ぐためである。
ところで、セルサイズが縮小されていくにつれて、ワー
ド線WL1〜WL4のピッチは小さくなり、ワード線WL1〜WL4
を選択するためのローデコーダ65、ワード線駆動回路66
のパターンピッチは厳しくなるばかりである。このよう
な状況下でのローデコーダ65群、ワード線駆動回路66群
の配列に際して、ワード線駆動回路66のパターンを配列
方向に同じ繰返し（正転繰返し）で配置しようとする
と、ワード線駆動回路66のトランジスタ同士を素子分離
により電気的に分離しなくてはならないので、ワード線
駆動回路66のパターンが非常に大きくなり、チップサイ
ズが増大する。
ド線WL1〜WL4のピッチは小さくなり、ワード線WL1〜WL4
を選択するためのローデコーダ65、ワード線駆動回路66
のパターンピッチは厳しくなるばかりである。このよう
な状況下でのローデコーダ65群、ワード線駆動回路66群
の配列に際して、ワード線駆動回路66のパターンを配列
方向に同じ繰返し（正転繰返し）で配置しようとする
と、ワード線駆動回路66のトランジスタ同士を素子分離
により電気的に分離しなくてはならないので、ワード線
駆動回路66のパターンが非常に大きくなり、チップサイ
ズが増大する。
そこで、第７図に示すように、ワード線駆動回路のパタ
ーンを配列方向に１つ置きに反転させる反転繰返しで配
置せざるを得ない（通常のワード線駆動回路を66a、パ
ターンが反転されたワード線駆動回路を66bで表わす）
のが現状である。この反転繰返しのパターンでは、ある
ワード線駆動回路66aあるいは66bによって選択されるワ
ード線駆動トランジスタのソースを、隣りのワード線駆
動回路66bあるいは66aによって選択されるワード線駆動
トランジスタのソースと共用している。即ち、各ワード
線駆動回路66a、66bにおける４個のMOSトランジスタN1
〜N4をパターン面内で上下左右に１個づつ配置し、この
各MOSトランジスタとこれに隣接する隣りのワード線駆
動回路の各MOSトランジスタとのソースを共通に形成し
て昇圧ワード線信号WDRV1〜WDRV4のいずれかに共通に接
続している。
ーンを配列方向に１つ置きに反転させる反転繰返しで配
置せざるを得ない（通常のワード線駆動回路を66a、パ
ターンが反転されたワード線駆動回路を66bで表わす）
のが現状である。この反転繰返しのパターンでは、ある
ワード線駆動回路66aあるいは66bによって選択されるワ
ード線駆動トランジスタのソースを、隣りのワード線駆
動回路66bあるいは66aによって選択されるワード線駆動
トランジスタのソースと共用している。即ち、各ワード
線駆動回路66a、66bにおける４個のMOSトランジスタN1
〜N4をパターン面内で上下左右に１個づつ配置し、この
各MOSトランジスタとこれに隣接する隣りのワード線駆
動回路の各MOSトランジスタとのソースを共通に形成し
て昇圧ワード線信号WDRV1〜WDRV4のいずれかに共通に接
続している。
このような反転繰返しのパターンを用いると、昇圧ワー
ド線信号WDRV1〜WDRV4によって規定されるワード線WL1
〜WL4の並びが隣り合わせたワード線駆動回路毎に反転
して繰り返され、例えばWL1→２→３→４→４→３→２
→１の順序の繰り返しで配列される。
ド線信号WDRV1〜WDRV4によって規定されるワード線WL1
〜WL4の並びが隣り合わせたワード線駆動回路毎に反転
して繰り返され、例えばWL1→２→３→４→４→３→２
→１の順序の繰り返しで配列される。
この場合、隣り合う２個のワード線駆動回路66a、66bに
それぞれ接続されているワード線群WL1〜WL4と隣り合う
２対のビット線１に接続されているメモリセルMC…との
接続関係は、1/4ピッチ方式の場合と1/2ピッチ方式とで
は異なる。即ち、1/4ピッチ方式の場合は、一方のワー
ド線駆動回路66aに接続されているワード線（WL1、WL
2）および他方のワード線駆動回路66bに接続されている
ワード線（WL4、WL3）が、一方のビット線対の一方のビ
ット線BL3に接続されているメモリセルMC…に接続さ
れ、一方のワード線駆動回路66aに接続されているワー
ド線（WL3、WL4）および他方のワード線駆動回路66bに
接続されているワード線（WL2、WL1）が、一方のビット
線対の他方のビット線BL1に接続されているメモリセルM
C…に接続されている。また、一方のワード線駆動回路6
6aに接続されているワード線（WL2、WL3）および他方の
ワード線駆動回路66bに接続されているワード線（WL3、
WL2）が、他方のビット線対の一方のビット線BL2に接続
されているメモリセルMC…に接続され、一方のワード線
駆動回路66aに接続されているワード線（WL1、WL4）お
よび他方のワード線駆動回路66bに接続されているワー
ド線（WL4、WL1）が、他方のビット線対の他方のビット
線BL4に接続されているメモリセルMC…に接続されてい
る。
それぞれ接続されているワード線群WL1〜WL4と隣り合う
２対のビット線１に接続されているメモリセルMC…との
接続関係は、1/4ピッチ方式の場合と1/2ピッチ方式とで
は異なる。即ち、1/4ピッチ方式の場合は、一方のワー
ド線駆動回路66aに接続されているワード線（WL1、WL
2）および他方のワード線駆動回路66bに接続されている
ワード線（WL4、WL3）が、一方のビット線対の一方のビ
ット線BL3に接続されているメモリセルMC…に接続さ
れ、一方のワード線駆動回路66aに接続されているワー
ド線（WL3、WL4）および他方のワード線駆動回路66bに
接続されているワード線（WL2、WL1）が、一方のビット
線対の他方のビット線BL1に接続されているメモリセルM
C…に接続されている。また、一方のワード線駆動回路6
6aに接続されているワード線（WL2、WL3）および他方の
ワード線駆動回路66bに接続されているワード線（WL3、
WL2）が、他方のビット線対の一方のビット線BL2に接続
されているメモリセルMC…に接続され、一方のワード線
駆動回路66aに接続されているワード線（WL1、WL4）お
よび他方のワード線駆動回路66bに接続されているワー
ド線（WL4、WL1）が、他方のビット線対の他方のビット
線BL4に接続されているメモリセルMC…に接続されてい
る。
これに対して、1/2ピッチ方式の場合は、第４図に示す
ように、各ワード線駆動回路に接続されているワード線
（WL1、WL4）が各ビット線対の一方のビット線BL1また
はBL3に接続されているメモリセルMC…に接続され、各
ワード線駆動回路に接続されているワード線（WL2、WL
3）が各ビット線対の他方のビット線BL2またはBL4に接
続されているメモリセルMC…に接続されている。つま
り、各ワード線駆動回路のワード線群WL1〜WL4が同じパ
ターンで繰り返されて同じパターンでメモリセルMC…に
接続されている。
ように、各ワード線駆動回路に接続されているワード線
（WL1、WL4）が各ビット線対の一方のビット線BL1また
はBL3に接続されているメモリセルMC…に接続され、各
ワード線駆動回路に接続されているワード線（WL2、WL
3）が各ビット線対の他方のビット線BL2またはBL4に接
続されているメモリセルMC…に接続されている。つま
り、各ワード線駆動回路のワード線群WL1〜WL4が同じパ
ターンで繰り返されて同じパターンでメモリセルMC…に
接続されている。
上記したようなワード線の並びを採用した場合、選択ワ
ード線により選択されるメモリセルが接続されている一
方のビット線と対をなす他方のビット線に接続されてい
るダミーセルDC…を選択するためのダミーワード線駆動
回路としては、1/2ピッチ方式のDRAMでは第８図に示す
ように構成され、1/4ピッチ方式のDRAMでは第９図に示
すように構成される。
ード線により選択されるメモリセルが接続されている一
方のビット線と対をなす他方のビット線に接続されてい
るダミーセルDC…を選択するためのダミーワード線駆動
回路としては、1/2ピッチ方式のDRAMでは第８図に示す
ように構成され、1/4ピッチ方式のDRAMでは第９図に示
すように構成される。
即ち、1/2ピッチ方式のDRAMのダミーワード線駆動回路
は、第８図に示すように、ローアドレス信号のうちの１
ビットの信号X0と昇圧ワード線信号WDRVとを論理回路81
により論理処理し、ワード線WL1またはWL4の選択時にダ
ミーワード線駆動信号DWL14を出力し、ワード線WL2また
はWL3の選択時にダミーワード線駆動信号DWL23を出力す
るように構成されている。
は、第８図に示すように、ローアドレス信号のうちの１
ビットの信号X0と昇圧ワード線信号WDRVとを論理回路81
により論理処理し、ワード線WL1またはWL4の選択時にダ
ミーワード線駆動信号DWL14を出力し、ワード線WL2また
はWL3の選択時にダミーワード線駆動信号DWL23を出力す
るように構成されている。
また、1/4ピッチ方式のDRAMのダミーワード線駆動回路
は、第９図に示すように、ローアドレス信号のうちの２
ビットの信号X0、X1をプリデコードし、４つの昇圧ワー
ド線信号WDRV1〜WDRV4を選択的に出力するプリデコーダ
（図示せず）と、ワード線を選択するために使用されて
いるワード線駆動回路のパターンが反転しているか否か
を判断するためのローアドレス信号（前記ローデコーダ
65に入力する信号X2〜Xnのうちの１ビットXi）により４
つのダミーワード線駆動信号DWLa〜DWLdを選択的に出力
する論理回路91とからなる。この論理回路91は、４つの
昇圧ワード線信号WDRV1〜WDRV4のうちの所定の２つの信
号のオアをとる８個のゲート回路921〜928と、前記１ビ
ットのローアドレス信号Xiによりオン状態に制御されて
上記８個のゲート回路921〜928のうちの４個のゲート回
路の出力を通過させる４個のMOSトランジスタ931〜934
と、前記１ビットのローアドレス信号Xiの反転信号Xiに
よりオン状態に制御されて上記８個のゲート回路921〜9
28のうちの残りの４個のゲート回路の出力を通過させる
４個のMOSトランジスタ935〜938とからなり、この４個
のMOSトランジスタ935〜938の各出力端と前記４個のMOS
トランジスタ931〜934の各出力端とはそれぞれ対応して
ワイアードオア接続されている。
は、第９図に示すように、ローアドレス信号のうちの２
ビットの信号X0、X1をプリデコードし、４つの昇圧ワー
ド線信号WDRV1〜WDRV4を選択的に出力するプリデコーダ
（図示せず）と、ワード線を選択するために使用されて
いるワード線駆動回路のパターンが反転しているか否か
を判断するためのローアドレス信号（前記ローデコーダ
65に入力する信号X2〜Xnのうちの１ビットXi）により４
つのダミーワード線駆動信号DWLa〜DWLdを選択的に出力
する論理回路91とからなる。この論理回路91は、４つの
昇圧ワード線信号WDRV1〜WDRV4のうちの所定の２つの信
号のオアをとる８個のゲート回路921〜928と、前記１ビ
ットのローアドレス信号Xiによりオン状態に制御されて
上記８個のゲート回路921〜928のうちの４個のゲート回
路の出力を通過させる４個のMOSトランジスタ931〜934
と、前記１ビットのローアドレス信号Xiの反転信号Xiに
よりオン状態に制御されて上記８個のゲート回路921〜9
28のうちの残りの４個のゲート回路の出力を通過させる
４個のMOSトランジスタ935〜938とからなり、この４個
のMOSトランジスタ935〜938の各出力端と前記４個のMOS
トランジスタ931〜934の各出力端とはそれぞれ対応して
ワイアードオア接続されている。
しかし、上記した1/2ピッチ方式のDRAMにおけるダミー
ワード線駆動回路（第８図）は構成は簡易であるが、1/
4ピッチ方式のDRAMにおけるダミーワード線駆動回路
（第９図）は非常に多くの回路素子が必要となり、メモ
リセルアレイの数に比例してパターンが繰り返されるダ
ミーワード線駆動回路群のパターン面積が膨大になり、
チップサイズの増大を招く。また、ダミーワード線選択
ロジックが複雑になることにより、メモリの動作速度に
も支障をきたす。
ワード線駆動回路（第８図）は構成は簡易であるが、1/
4ピッチ方式のDRAMにおけるダミーワード線駆動回路
（第９図）は非常に多くの回路素子が必要となり、メモ
リセルアレイの数に比例してパターンが繰り返されるダ
ミーワード線駆動回路群のパターン面積が膨大になり、
チップサイズの増大を招く。また、ダミーワード線選択
ロジックが複雑になることにより、メモリの動作速度に
も支障をきたす。
（発明が解決しようとする課題） 上記したように従来の1/4ピッチ方式のDRAMは、ワード
線駆動回路のパターンを配列方向に１つ置きに反転させ
る反転繰返しで配置した場合、ワード線を選択するため
に使用されているワード線駆動回路のパターンが反転し
ているか否かを判断するための論理処理をダミーワード
線駆動回路で行う必要があり、ダミーワード線駆動回路
は非常に多くの回路素子が必要となってチップサイズの
増大を招いたり、ダミーワード線選択ロジックが複雑に
なってメモリの動作速度にも支障をきたすという問題が
ある。
線駆動回路のパターンを配列方向に１つ置きに反転させ
る反転繰返しで配置した場合、ワード線を選択するため
に使用されているワード線駆動回路のパターンが反転し
ているか否かを判断するための論理処理をダミーワード
線駆動回路で行う必要があり、ダミーワード線駆動回路
は非常に多くの回路素子が必要となってチップサイズの
増大を招いたり、ダミーワード線選択ロジックが複雑に
なってメモリの動作速度にも支障をきたすという問題が
ある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ダミーワード線駆動回路の構成を簡易化する
ことが可能になり、チップサイズの増大を抑制できると
共にメモリの動作速度を高速化できる半導体記憶処理を
提供することにある。
の目的は、ダミーワード線駆動回路の構成を簡易化する
ことが可能になり、チップサイズの増大を抑制できると
共にメモリの動作速度を高速化できる半導体記憶処理を
提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、１トランジスタ・１キャパシタ型のダイナミ
ック型メモリセルをビット線とのコンタクト部が隣りの
ビット線のメモリセルコンタクト部に対してビット線長
さ方向に1/4ピッチずれるように配置したメモリセルア
レイを有し、ローアドレス信号のうちの２つのビットの
組合わせにより４通りに選択される４本のワード線が隣
接して配列される半導体記憶装置において、上記２つの
ビットの同じ組合わせによりそれぞれ選択されるワード
線が４本毎に繰り返されて配列されていることを特徴と
する。
ック型メモリセルをビット線とのコンタクト部が隣りの
ビット線のメモリセルコンタクト部に対してビット線長
さ方向に1/4ピッチずれるように配置したメモリセルア
レイを有し、ローアドレス信号のうちの２つのビットの
組合わせにより４通りに選択される４本のワード線が隣
接して配列される半導体記憶装置において、上記２つの
ビットの同じ組合わせによりそれぞれ選択されるワード
線が４本毎に繰り返されて配列されていることを特徴と
する。
（作用） ワード線駆動回路のパターンを配列方向に１つ置きに反
転させる反転繰返しで配置した場合でも、ワード線の並
びはワード線駆動回路のパターンを配列方向に同じ繰返
し（正転繰返し）で配置した場合と同様になり、各ワー
ド線駆動回路のワード線群が同じパターンで繰り返され
て同じパターンでメモリセル群に接続されるようになる
ので、ダミーワード線駆動回路は、構成が簡易化され、
ダミーワード線選択ロジックが単純になる。
転させる反転繰返しで配置した場合でも、ワード線の並
びはワード線駆動回路のパターンを配列方向に同じ繰返
し（正転繰返し）で配置した場合と同様になり、各ワー
ド線駆動回路のワード線群が同じパターンで繰り返され
て同じパターンでメモリセル群に接続されるようになる
ので、ダミーワード線駆動回路は、構成が簡易化され、
ダミーワード線選択ロジックが単純になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、1/4ピッチ方式のDRAMにおけるメモリセルア
レイの一部およびワード線駆動系の一部を示しており、
第７図を参照して前述した従来の1/4ピッチ方式のDRAM
におけるワード線駆動系と比べて、パターンが反転され
たワード線駆動回路66bの出口からメモリセルアレイま
での間でワード線WL4〜WL1のうちのWL4とWL1とが立体的
にクロスすると共にWL3とWL2とが立体的にクロスするよ
うに形成されることにより、ワード線の並びがWL1→２
→３→４→１→２→３→４の順序で繰り返されて配列さ
れている点が異なり、その他は同じであるので第８図中
と同一符号を付している。
レイの一部およびワード線駆動系の一部を示しており、
第７図を参照して前述した従来の1/4ピッチ方式のDRAM
におけるワード線駆動系と比べて、パターンが反転され
たワード線駆動回路66bの出口からメモリセルアレイま
での間でワード線WL4〜WL1のうちのWL4とWL1とが立体的
にクロスすると共にWL3とWL2とが立体的にクロスするよ
うに形成されることにより、ワード線の並びがWL1→２
→３→４→１→２→３→４の順序で繰り返されて配列さ
れている点が異なり、その他は同じであるので第８図中
と同一符号を付している。
即ち、第１図のDRAMは、１トランジスタ・１キャパシタ
型のメモリセルをビット線とのコンタクト部が隣りのビ
ット線のメモリセルコンタクト部に対してビット線長さ
方向に1/4ピッチずれるように配置したメモリセルアレ
イを有し、ローアドレス信号のうちの２つのビットX0、
X1の組合わせにより４通りに選択される４本のワード線
WL1〜WL4が隣接して配列される1/4ピッチ方式のDRAMに
おいて、上記２つのビットX0、X1の同じ組合わせにより
それぞれ選択されるワード線が４本毎に繰り返されて配
列されている。
型のメモリセルをビット線とのコンタクト部が隣りのビ
ット線のメモリセルコンタクト部に対してビット線長さ
方向に1/4ピッチずれるように配置したメモリセルアレ
イを有し、ローアドレス信号のうちの２つのビットX0、
X1の組合わせにより４通りに選択される４本のワード線
WL1〜WL4が隣接して配列される1/4ピッチ方式のDRAMに
おいて、上記２つのビットX0、X1の同じ組合わせにより
それぞれ選択されるワード線が４本毎に繰り返されて配
列されている。
上記DRAMによれば、ワード線駆動回路のパターンを配列
方向に１つ置きに反転させる反転繰返しで配置した場合
でも、ワード線WL1〜WL4の並びはワード線駆動回路のパ
ターンを配列方向に同じ繰返し（正転繰返し）で配置し
た場合と同様になり、各ワード線駆動回路66a、66bのワ
ード線群WL1〜WL4が同じパターンで繰り返されて同じパ
ターンでメモリセルMC…に接続されるようになるので、
ダミーワード線駆動回路は、例えば第２図に示すように
構成が簡易化され、ダミーワード線選択ロジックが単純
になる。
方向に１つ置きに反転させる反転繰返しで配置した場合
でも、ワード線WL1〜WL4の並びはワード線駆動回路のパ
ターンを配列方向に同じ繰返し（正転繰返し）で配置し
た場合と同様になり、各ワード線駆動回路66a、66bのワ
ード線群WL1〜WL4が同じパターンで繰り返されて同じパ
ターンでメモリセルMC…に接続されるようになるので、
ダミーワード線駆動回路は、例えば第２図に示すように
構成が簡易化され、ダミーワード線選択ロジックが単純
になる。
即ち、第２図に示すダミーワード線駆動回路は、４つの
昇圧ワード線信号WDRV1〜WDRV4を４個のオア回路21〜24
により論理処理し、ワード線WL1またはWL2の選択時に対
応してダミーワード線駆動信号DWL12を出力し、ワード
線WL2またはWL3の選択時に対応してダミーワード線駆動
信号DWL23を出力し、ワード線WL3またはWL4の選択時に
対応してダミーワード線駆動信号DWL34を出力し、ワー
ド線WL1またはWL4の選択時に対応してダミーワード線駆
動信号DWL14を出力するように構成されている。
昇圧ワード線信号WDRV1〜WDRV4を４個のオア回路21〜24
により論理処理し、ワード線WL1またはWL2の選択時に対
応してダミーワード線駆動信号DWL12を出力し、ワード
線WL2またはWL3の選択時に対応してダミーワード線駆動
信号DWL23を出力し、ワード線WL3またはWL4の選択時に
対応してダミーワード線駆動信号DWL34を出力し、ワー
ド線WL1またはWL4の選択時に対応してダミーワード線駆
動信号DWL14を出力するように構成されている。
なお、上記実施例では、パターンが反転されたワード線
駆動回路66bに接続されているワード線WL4〜WL1のうち
のWL4とWL1とを立体的にクロスさせると共にWL3とWL2と
を立体的にクロスさせるように形成しているが、これに
限らず、第３図に示すように、ワード線駆動回路に対す
る昇圧ワード線信号WDRV2とWDRV3との入力を入換え、パ
ターンが反転されていなワード線駆動回路66aに接続さ
れているワード線WL2とWL3とを立体的にクロスさせると
共に、パターンが反転されたワード線駆動回路66bに接
続されているワード線WL4とWL1とを立体的にクロスさせ
るようにしてもよい。この場合には、ワード線駆動回路
66a、66bの出口でのワード線の並びがWL1→３→２→４
→１→３→２→４の順序で繰り返された配列となるが、
クロス後のワード線の並びは、WL1→２→３→４→１→
２→３→４の順序で繰り返された配列となる。第３図に
おいて、第１図中と同一部分には第１図中と同一符号を
付している。
駆動回路66bに接続されているワード線WL4〜WL1のうち
のWL4とWL1とを立体的にクロスさせると共にWL3とWL2と
を立体的にクロスさせるように形成しているが、これに
限らず、第３図に示すように、ワード線駆動回路に対す
る昇圧ワード線信号WDRV2とWDRV3との入力を入換え、パ
ターンが反転されていなワード線駆動回路66aに接続さ
れているワード線WL2とWL3とを立体的にクロスさせると
共に、パターンが反転されたワード線駆動回路66bに接
続されているワード線WL4とWL1とを立体的にクロスさせ
るようにしてもよい。この場合には、ワード線駆動回路
66a、66bの出口でのワード線の並びがWL1→３→２→４
→１→３→２→４の順序で繰り返された配列となるが、
クロス後のワード線の並びは、WL1→２→３→４→１→
２→３→４の順序で繰り返された配列となる。第３図に
おいて、第１図中と同一部分には第１図中と同一符号を
付している。
また、上記実施例では、ワード線の並びがWL1→２→３
→４→１→２→３→４の順序で繰り返された配列となる
ようにワード線群の一部を立体的にクロスさせている
が、ワード線群WL1〜WL4の一部を立体的にクロスさせる
ことなく、別の方法によりワード線の並びがWL1→２→
３→４→１→２→３→４の順序で繰り返された配列とな
るように構成しても、上記実施例と同様の効果が得られ
る。
→４→１→２→３→４の順序で繰り返された配列となる
ようにワード線群の一部を立体的にクロスさせている
が、ワード線群WL1〜WL4の一部を立体的にクロスさせる
ことなく、別の方法によりワード線の並びがWL1→２→
３→４→１→２→３→４の順序で繰り返された配列とな
るように構成しても、上記実施例と同様の効果が得られ
る。
［発明の効果］ 上述したように本発明の半導体記憶装置によれば、ダミ
ーワード線駆動回路の構成を簡易化することが可能にな
り、チップサイズの増大を抑制できると共にメモリの動
作速度を高速化できる。
ーワード線駆動回路の構成を簡易化することが可能にな
り、チップサイズの増大を抑制できると共にメモリの動
作速度を高速化できる。
第１図は本発明の一実施例に係る1/4ピッチ方式のDRAM
におけるメモリセルアレイの一部およびワード線駆動系
の一部を示す回路図、第２図は第１図のDRAMに用いられ
るダミーワード線駆動回路の一例を示す回路図、第３図
は第１図のDRAMの変形例を示す回路図、第４図は従来の
1/2ピッチ方式のDRAMにおけるメモリセルアレイの一部
を示す構成説明図、第５図は従来の1/4ピッチ方式のDRA
Mにおけるメモリセルアレイの一部を示す構成説明図、
第６図は第５図のDRAMに用いられるワード線駆動系の一
部を示す回路図、第７図は第５図のDRAMにおけるメモリ
セルアレイの一部および反転繰返しで配置されたワード
線駆動回路の一部を示す回路図、第８図は第４図のDRAM
に用いられるダミーワード線駆動回路を示す回路図、第
９図は第５図のDRAMに用いられるダミーワード線駆動回
路を示す回路図である。 BL1〜BL4……ビット線、MC……メモリセル、WL1〜WL4…
…ワード線、DWL1〜DWL4……ダミーワード線、SA1,SA2
……ビット線センスアンプ、WDRV,WDRV1〜WDRV4……昇
圧ワード線信号、DWL12〜DWL34……ダミーワード線駆動
信号、61……昇圧ワード線信号発生回路、62……プリデ
コーダ、65……ローデコーダ、66a,66b……ワード線駆
動回路。
におけるメモリセルアレイの一部およびワード線駆動系
の一部を示す回路図、第２図は第１図のDRAMに用いられ
るダミーワード線駆動回路の一例を示す回路図、第３図
は第１図のDRAMの変形例を示す回路図、第４図は従来の
1/2ピッチ方式のDRAMにおけるメモリセルアレイの一部
を示す構成説明図、第５図は従来の1/4ピッチ方式のDRA
Mにおけるメモリセルアレイの一部を示す構成説明図、
第６図は第５図のDRAMに用いられるワード線駆動系の一
部を示す回路図、第７図は第５図のDRAMにおけるメモリ
セルアレイの一部および反転繰返しで配置されたワード
線駆動回路の一部を示す回路図、第８図は第４図のDRAM
に用いられるダミーワード線駆動回路を示す回路図、第
９図は第５図のDRAMに用いられるダミーワード線駆動回
路を示す回路図である。 BL1〜BL4……ビット線、MC……メモリセル、WL1〜WL4…
…ワード線、DWL1〜DWL4……ダミーワード線、SA1,SA2
……ビット線センスアンプ、WDRV,WDRV1〜WDRV4……昇
圧ワード線信号、DWL12〜DWL34……ダミーワード線駆動
信号、61……昇圧ワード線信号発生回路、62……プリデ
コーダ、65……ローデコーダ、66a,66b……ワード線駆
動回路。
Claims (2)
- 【請求項１】１トランジスタ・１キャパシタ型のダイナ
ミック型メモリセルをビット線とのコンタクト部が隣り
のビット線のメモリセルコンタクト部に対してビット線
長さ方向に1/4ピッチずれるように配置したメモリセル
アレイを有し、ローアドレス信号のうちの２つのビット
の組合わせにより４通りに選択される４本のワード線が
隣接して配列される半導体記憶装置において、 前記２つのビットの同じ組合わせによりそれぞれ選択さ
れるワード線が４本毎に繰り返されて配列されているこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記４本のワード線の一部が立体的にクロ
スしていることを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249087A JPH0713864B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
| EP90118467A EP0420185B1 (en) | 1989-09-27 | 1990-09-26 | Semiconductor memory apparatus |
| DE69023594T DE69023594T2 (de) | 1989-09-27 | 1990-09-26 | Halbleiterspeicheranordnung. |
| KR1019900015370A KR940006996B1 (ko) | 1989-09-27 | 1990-09-27 | 반도체 기억장치 |
| US08/299,086 US5420816A (en) | 1989-09-27 | 1994-08-31 | Semiconductor memory apparatus with configured word lines to reduce noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249087A JPH0713864B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113890A JPH03113890A (ja) | 1991-05-15 |
| JPH0713864B2 true JPH0713864B2 (ja) | 1995-02-15 |
Family
ID=17187800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249087A Expired - Lifetime JPH0713864B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5420816A (ja) |
| EP (1) | EP0420185B1 (ja) |
| JP (1) | JPH0713864B2 (ja) |
| KR (1) | KR940006996B1 (ja) |
| DE (1) | DE69023594T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010344B1 (ko) * | 1989-12-29 | 1992-11-27 | 삼성전자주식회사 | 반도체 메모리 어레이의 구성방법 |
| JP2630059B2 (ja) * | 1990-11-09 | 1997-07-16 | 日本電気株式会社 | 半導体メモリ装置 |
| US6356485B1 (en) | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
| US6163475A (en) * | 1999-02-13 | 2000-12-19 | Proebsting; Robert J. | Bit line cross-over layout arrangement |
| US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6201272B1 (en) | 1999-04-28 | 2001-03-13 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| JP2000340766A (ja) * | 1999-05-31 | 2000-12-08 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| US6243308B1 (en) * | 2000-02-22 | 2001-06-05 | United Microelectronics Corp. | Method for testing dynamic random access memory under wafer-level-burn-in |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4125854A (en) * | 1976-12-02 | 1978-11-14 | Mostek Corporation | Symmetrical cell layout for static RAM |
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| US4733374A (en) * | 1985-03-30 | 1988-03-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
| JPH0714006B2 (ja) * | 1985-05-29 | 1995-02-15 | 株式会社東芝 | ダイナミツク型メモリ |
| US4700328A (en) * | 1985-07-11 | 1987-10-13 | Intel Corporation | High speed and high efficiency layout for dram circuits |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| US4916334A (en) * | 1987-07-29 | 1990-04-10 | Kabushiki Kaisha Toshiba | High voltage booster circuit for use in EEPROMs |
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH02137364A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体記憶装置 |
| KR920010344B1 (ko) * | 1989-12-29 | 1992-11-27 | 삼성전자주식회사 | 반도체 메모리 어레이의 구성방법 |
| KR930001737B1 (ko) * | 1989-12-29 | 1993-03-12 | 삼성전자 주식회사 | 반도체 메모리 어레이의 워드라인 배열방법 |
-
1989
- 1989-09-27 JP JP1249087A patent/JPH0713864B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-26 DE DE69023594T patent/DE69023594T2/de not_active Expired - Fee Related
- 1990-09-26 EP EP90118467A patent/EP0420185B1/en not_active Expired - Lifetime
- 1990-09-27 KR KR1019900015370A patent/KR940006996B1/ko not_active Expired - Lifetime
-
1994
- 1994-08-31 US US08/299,086 patent/US5420816A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69023594T2 (de) | 1996-05-02 |
| EP0420185A3 (en) | 1992-11-04 |
| EP0420185A2 (en) | 1991-04-03 |
| US5420816A (en) | 1995-05-30 |
| JPH03113890A (ja) | 1991-05-15 |
| DE69023594D1 (de) | 1995-12-21 |
| EP0420185B1 (en) | 1995-11-15 |
| KR940006996B1 (ko) | 1994-08-03 |
| KR910006987A (ko) | 1991-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0068645B1 (en) | A semiconductor device | |
| KR100820294B1 (ko) | 반도체기억장치 | |
| US6545933B2 (en) | Semiconductor memory | |
| US5708620A (en) | Memory device having a plurality of bitlines between adjacent columns of sub-wordline drivers | |
| US20080112253A1 (en) | Semiconductor memory device having split word line driver circuit with layout patterns that provide increased integration density | |
| KR20010051254A (ko) | 다이나믹형 램과 반도체장치 | |
| KR920001328B1 (ko) | 오픈비트라인구조를 가지는 다이내믹 랜덤액세스메모리 | |
| JPH1031887A (ja) | 半導体メモリ装置 | |
| JPH0772991B2 (ja) | 半導体記憶装置 | |
| KR20000011850A (ko) | 반도체장치 | |
| US5848012A (en) | Semiconductor memory device having hierarchical bit line structure employing improved bit line precharging system | |
| US5761149A (en) | Dynamic RAM | |
| US5448516A (en) | Semiconductor memory device suitable for high integration | |
| JP3938803B2 (ja) | ダイナミック型ｒａｍ | |
| JPH0713864B2 (ja) | 半導体記憶装置 | |
| KR100512212B1 (ko) | 반도체메모리장치 | |
| GB2300737A (en) | Semiconductor memory device having hiearchical column select line structure | |
| JP3636233B2 (ja) | ワードドライバ回路及びそれを利用したメモリ回路 | |
| US6469947B2 (en) | Semiconductor memory device having regions with independent word lines alternately selected for refresh operation | |
| US6504747B2 (en) | Integrated memory with plate line segments | |
| JP3102302B2 (ja) | 半導体記憶装置 | |
| KR102872020B1 (ko) | 펌핑 캐패시터 및 이를 포함하는 반도체 메모리 장치 | |
| US6160751A (en) | Semiconductor memory device allowing efficient column selection | |
| US20010007540A1 (en) | Input/output line structure of a semiconductor memory device | |
| JPH07296589A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080215 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090215 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 15 |