JPH07120638B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07120638B2 JPH07120638B2 JP1191886A JP19188689A JPH07120638B2 JP H07120638 B2 JPH07120638 B2 JP H07120638B2 JP 1191886 A JP1191886 A JP 1191886A JP 19188689 A JP19188689 A JP 19188689A JP H07120638 B2 JPH07120638 B2 JP H07120638B2
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-
- H—ELECTRICITY
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- H10D30/6743—Silicon
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- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特に絶縁体上
の半導体層に設けた回路素子を配線するための配線層を
形成する方法の改良に関するものである。
の半導体層に設けた回路素子を配線するための配線層を
形成する方法の改良に関するものである。
半導体装置の高性能化のため、絶縁体上に厚さ1000Å
（＝0.1μｍ）程度の半導体単結晶層を設け、この半導
体単結晶層にMOSトランジスタ（以下、薄膜トランジス
タと称する）等で構成された回路素子を製造する試みが
なされている。
（＝0.1μｍ）程度の半導体単結晶層を設け、この半導
体単結晶層にMOSトランジスタ（以下、薄膜トランジス
タと称する）等で構成された回路素子を製造する試みが
なされている。
また、この薄膜トランジスタに耐熱配線等の要請があ
り、チタン（Ti）をはじめとする高融点金属又は半導体
との化合物による配線が開発されている。
り、チタン（Ti）をはじめとする高融点金属又は半導体
との化合物による配線が開発されている。
第２図（ａ）〜（ｅ）は従来の薄膜トランジスタの耐熱
配線の形成方法を示す工程別段面図であり、以下、図に
従って形成方法を説明する。
配線の形成方法を示す工程別段面図であり、以下、図に
従って形成方法を説明する。
第２図（ａ）において、１は単結晶シリコン基板、２は
二酸化シリコン膜（SiO2、以下酸化膜と称す）で厚さは
0.5μｍ〜１μｍである。３は厚さ1000Åの単結晶シリ
コン膜である。１〜３の構造はいわゆるSOI（Silicon O
n Insulator）構造と呼ばれるもので、SIMOX（Separati
on by IMplanted OXygen）法やレーザ再結晶化法によっ
て形成される。４は燐を多量にドープした多結晶シリコ
ンからなるゲート電極、５は酸化膜、６は酸化膜５上に
開けられ、単結晶シリコン３にまで達するコンタクトで
ある。
二酸化シリコン膜（SiO2、以下酸化膜と称す）で厚さは
0.5μｍ〜１μｍである。３は厚さ1000Åの単結晶シリ
コン膜である。１〜３の構造はいわゆるSOI（Silicon O
n Insulator）構造と呼ばれるもので、SIMOX（Separati
on by IMplanted OXygen）法やレーザ再結晶化法によっ
て形成される。４は燐を多量にドープした多結晶シリコ
ンからなるゲート電極、５は酸化膜、６は酸化膜５上に
開けられ、単結晶シリコン３にまで達するコンタクトで
ある。
次に第２図（ｂ）に示すように、コンタクト６を含む耐
熱配線を行う領域に多結晶シリコン７を1000Å堆積す
る。そして、第２図（ｃ）に示すように、この上にチタ
ン８をスパッタ法により厚さ700Åで全面に堆積する。
この後、700℃,N2雰囲気中でランプアニールを１分間行
い、チタン８と多結晶シリコン７を反応させて、チタン
シリサイド（TiSi2）を形成する。
熱配線を行う領域に多結晶シリコン７を1000Å堆積す
る。そして、第２図（ｃ）に示すように、この上にチタ
ン８をスパッタ法により厚さ700Åで全面に堆積する。
この後、700℃,N2雰囲気中でランプアニールを１分間行
い、チタン８と多結晶シリコン７を反応させて、チタン
シリサイド（TiSi2）を形成する。
次に硫酸溶液に浸潤させて未反応のチタン（酸化膜５上
のチタン）を除去する。さらに、多結晶シリコン７とチ
タン８を完全に反応，化合させるため、800℃,N2雰囲気
中で１分間ランプアニールを行ってチタンシリサイド９
を形成したのが第２図（ｄ）である。
のチタン）を除去する。さらに、多結晶シリコン７とチ
タン８を完全に反応，化合させるため、800℃,N2雰囲気
中で１分間ランプアニールを行ってチタンシリサイド９
を形成したのが第２図（ｄ）である。
そして最初的に第２図（ｅ）に示すように、層間絶縁膜
10,アルミニウム配線11を形成し、耐熱配線を使用したM
OSトランジスタを絶縁体上に形成する。ここで耐熱配線
は、MOS型記憶素子のビット線、あるいはこの薄膜トラ
ンジスタを多層にわたって積層化した三次元回路素子の
配線として用いられる。
10,アルミニウム配線11を形成し、耐熱配線を使用したM
OSトランジスタを絶縁体上に形成する。ここで耐熱配線
は、MOS型記憶素子のビット線、あるいはこの薄膜トラ
ンジスタを多層にわたって積層化した三次元回路素子の
配線として用いられる。
このような薄膜トランジスタの耐熱配線においては、多
結晶シリコン３の比抵抗が非常に大きいことから、配線
９と単結晶シリコン層３とのコンタクト抵抗を低減する
ためには、多結晶シリコン層３を完全にシリサイド化し
なければならず、チタンの量が少ない場合には低抵抗化
を図ることができない。
結晶シリコン３の比抵抗が非常に大きいことから、配線
９と単結晶シリコン層３とのコンタクト抵抗を低減する
ためには、多結晶シリコン層３を完全にシリサイド化し
なければならず、チタンの量が少ない場合には低抵抗化
を図ることができない。
一方、このような要求から、チタン８の膜厚をチタンシ
リサイドを形成するための化学当量分の多結晶シリコン
７の膜厚よりも厚く形成し、チタンの量を多くすると、
チタンはシリサイド化反応において供給過剰となり単結
晶シリコン３とのコンタクト部分でシリコン原子を吸い
上げてしまうという現象が生じる。単結晶シリコン３は
絶縁体上に形成され、その膜厚も1000Åと薄く形成され
ていることから、チタンシリサイド形成のため無限にシ
リコン原子を供給することはできず、この場合、第３図
のコンタクト部分の拡大断面図に示すように、コンタク
ト部に密度の小さいシリコン原子からなる高抵抗領域12
が生じてしまうことになる。
リサイドを形成するための化学当量分の多結晶シリコン
７の膜厚よりも厚く形成し、チタンの量を多くすると、
チタンはシリサイド化反応において供給過剰となり単結
晶シリコン３とのコンタクト部分でシリコン原子を吸い
上げてしまうという現象が生じる。単結晶シリコン３は
絶縁体上に形成され、その膜厚も1000Åと薄く形成され
ていることから、チタンシリサイド形成のため無限にシ
リコン原子を供給することはできず、この場合、第３図
のコンタクト部分の拡大断面図に示すように、コンタク
ト部に密度の小さいシリコン原子からなる高抵抗領域12
が生じてしまうことになる。
従って、従来の製造方法において、低抵抗のコンタクト
部を形成するためには、チタンの量と多結晶シリコンの
量を化学当量的に合わせて堆積することが必要とされる
が、これは実用上不可能なことであり、上述のようにチ
タンの量が多くても少なくてもコンタクト部は高抵抗に
なってしまうという問題点があった。
部を形成するためには、チタンの量と多結晶シリコンの
量を化学当量的に合わせて堆積することが必要とされる
が、これは実用上不可能なことであり、上述のようにチ
タンの量が多くても少なくてもコンタクト部は高抵抗に
なってしまうという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高抵抗領域を含まない耐熱配線を薄膜トラン
ジスタ上に形成することができる半導体装置の製造方法
を得ることを目的とする。
たもので、高抵抗領域を含まない耐熱配線を薄膜トラン
ジスタ上に形成することができる半導体装置の製造方法
を得ることを目的とする。
この発明に係る半導体装置の製造方法は、絶縁体上に形
成された半導体活性層上の配線形成領域に、第１の非単
結晶半導体層，高融点金属層，及び第２の非単結晶半導
体層を順次形成した後、上記第1,第２の半導体層と上記
高融点金属層とを化合させて配線層を形成するように
し、かつ、上記第１の半導体層，高融点金属層，及び第
２の半導体層を順次形成する際に各層の層厚を、第1,第
２の半導体層と上記高融点金属層とを化合させる工程に
おいて、上記第１の半導体層が完全に上記高融点金属層
と化合し、かつ、上記半導体活性層が上記高融点金属層
と化合しないような層厚としたものである。
成された半導体活性層上の配線形成領域に、第１の非単
結晶半導体層，高融点金属層，及び第２の非単結晶半導
体層を順次形成した後、上記第1,第２の半導体層と上記
高融点金属層とを化合させて配線層を形成するように
し、かつ、上記第１の半導体層，高融点金属層，及び第
２の半導体層を順次形成する際に各層の層厚を、第1,第
２の半導体層と上記高融点金属層とを化合させる工程に
おいて、上記第１の半導体層が完全に上記高融点金属層
と化合し、かつ、上記半導体活性層が上記高融点金属層
と化合しないような層厚としたものである。
この発明においては、絶縁体上に形成された半導体活性
層上の配線形成領域に、第１の非単結晶半導体層，高融
点金属層，及び第２の非単結晶半導体層を順次形成した
後、上記第1,第２の半導体層と上記高融点金属層とを化
合させて配線層を形成するようにし、かつ、上記第１の
半導体層，高融点金属層，及び第２の半導体層を順次形
成する際に各層の層厚を、第1,第２の半導体層と上記高
融点金属層とを化合させる工程において、上記第１の半
導体層が完全に上記高融点金属層と化合し、かつ、上記
半導体活性層が上記高融点金属層と化合しないような層
厚としたから、活性層に接する非単結晶半導体層が完全
に高融点金属と化合されており、かつ活性層を構成する
原子が高融点金属と化合することが抑制された、低抵抗
の耐熱配線を実現できる。
層上の配線形成領域に、第１の非単結晶半導体層，高融
点金属層，及び第２の非単結晶半導体層を順次形成した
後、上記第1,第２の半導体層と上記高融点金属層とを化
合させて配線層を形成するようにし、かつ、上記第１の
半導体層，高融点金属層，及び第２の半導体層を順次形
成する際に各層の層厚を、第1,第２の半導体層と上記高
融点金属層とを化合させる工程において、上記第１の半
導体層が完全に上記高融点金属層と化合し、かつ、上記
半導体活性層が上記高融点金属層と化合しないような層
厚としたから、活性層に接する非単結晶半導体層が完全
に高融点金属と化合されており、かつ活性層を構成する
原子が高融点金属と化合することが抑制された、低抵抗
の耐熱配線を実現できる。
以下、この発明の一実施例を図について説明する。な
お、この実施例の説明において従来技術の説明と重複す
る部分については適宜その説明を省略する。
お、この実施例の説明において従来技術の説明と重複す
る部分については適宜その説明を省略する。
第１図（ａ）は第２図（ａ）に示されている構造上に厚
さ300Åの多結晶シリコン71と厚さ700Åのチタン81,及
び厚さ1000Åの多結晶シリコン72を全面に順次堆積した
ものである。
さ300Åの多結晶シリコン71と厚さ700Åのチタン81,及
び厚さ1000Åの多結晶シリコン72を全面に順次堆積した
ものである。
その後、第１図（ｂ）に示すように、この多結晶シリコ
ン71,72とチタン81を配線領域を残してエッチングして
除去する。このエッチングはCF4をエッチングガスの主
成分とする反応性イオンエッチング法で行う。
ン71,72とチタン81を配線領域を残してエッチングして
除去する。このエッチングはCF4をエッチングガスの主
成分とする反応性イオンエッチング法で行う。
この後、シリサイド化反応のため、800℃,N2雰囲気中で
１分間ランプアニールを行ってチタンとシリコンを反応
させ、第１図（ｃ）に示すようなチタンシリサイド91の
上に未反応の多結晶シリコン73が残った構造を得る。そ
の後、未反応の多結晶シリコン層73を除去し、第２図
（ｄ）に示す従来の方法と同様の方法でその上層に絶縁
膜10を介してアルミニウム配線を形成して回路素子を完
成する。
１分間ランプアニールを行ってチタンとシリコンを反応
させ、第１図（ｃ）に示すようなチタンシリサイド91の
上に未反応の多結晶シリコン73が残った構造を得る。そ
の後、未反応の多結晶シリコン層73を除去し、第２図
（ｄ）に示す従来の方法と同様の方法でその上層に絶縁
膜10を介してアルミニウム配線を形成して回路素子を完
成する。
このような本実施例においては、チタン81の下の多結晶
シリコン71の膜厚をチタンシリサイド形成のために必要
な膜厚（1000Å）の半分以下としたために、単結晶シリ
コン３とチタンシリサイド91のコンタクト部分６に多結
晶シリコンが残留することがなく、さらには、シリサイ
ド化反応は単結晶シリコン３より内部に原子移動速度が
速い結晶粒界を含む多結晶シリコン72の存在する上部へ
迅速に進むため、単結晶シリコン３中のシリコン原子が
シリサイド化反応のため吸い上げられることがなくな
り、高抵抗領域が形成されず、コンタクト部分の低抵抗
化を図ることができる。また、従来のようにチタンの量
と多結晶シリコンの量とを化学当量的に合わせて堆積す
る必要もなくなるので、工程を簡略化することができ
る。
シリコン71の膜厚をチタンシリサイド形成のために必要
な膜厚（1000Å）の半分以下としたために、単結晶シリ
コン３とチタンシリサイド91のコンタクト部分６に多結
晶シリコンが残留することがなく、さらには、シリサイ
ド化反応は単結晶シリコン３より内部に原子移動速度が
速い結晶粒界を含む多結晶シリコン72の存在する上部へ
迅速に進むため、単結晶シリコン３中のシリコン原子が
シリサイド化反応のため吸い上げられることがなくな
り、高抵抗領域が形成されず、コンタクト部分の低抵抗
化を図ることができる。また、従来のようにチタンの量
と多結晶シリコンの量とを化学当量的に合わせて堆積す
る必要もなくなるので、工程を簡略化することができ
る。
なお、上記実施例においては非単結晶の半導体層として
多結晶シリコンを使用したが、これは非晶質の半導体層
を使用してもよい。
多結晶シリコンを使用したが、これは非晶質の半導体層
を使用してもよい。
また、さらに高融点金属としてはチタンを使用したが、
これは半導体と安定な化合物をつくることができる高融
点金属であればチタン以外のものでもよく、この場合に
おいても上記実施例と同様の効果を奏する。
これは半導体と安定な化合物をつくることができる高融
点金属であればチタン以外のものでもよく、この場合に
おいても上記実施例と同様の効果を奏する。
以上のように、この発明によれば、絶縁体上に形成され
た半導体活性層上の配線形成領域に、第１の非単結晶半
導体層，高融点金属層，及び第２の非単結晶半導体層を
順次形成した後、上記第1,第２の半導体層と上記高融点
金属層とを化合させて配線層を形成するようにし、か
つ、上記第１の半導体層，高融点金属層，及び第２の半
導体層を順次形成する際に各層の層厚を、第1,第２の半
導体層と上記高融点金属層とを化合させる工程におい
て、上記第１の半導体層が完全に上記高融点金属層と化
合し、かつ、上記半導体活性層が上記高融点金属層と化
合しないような層厚としたから、活性層に接する非単結
晶半導体層が完全に高融点金属と化合されており、かつ
活性層を構成する原子が高融点金属と化合することが抑
制された、低抵抗の耐熱配線を実現できる効果がある。
た半導体活性層上の配線形成領域に、第１の非単結晶半
導体層，高融点金属層，及び第２の非単結晶半導体層を
順次形成した後、上記第1,第２の半導体層と上記高融点
金属層とを化合させて配線層を形成するようにし、か
つ、上記第１の半導体層，高融点金属層，及び第２の半
導体層を順次形成する際に各層の層厚を、第1,第２の半
導体層と上記高融点金属層とを化合させる工程におい
て、上記第１の半導体層が完全に上記高融点金属層と化
合し、かつ、上記半導体活性層が上記高融点金属層と化
合しないような層厚としたから、活性層に接する非単結
晶半導体層が完全に高融点金属と化合されており、かつ
活性層を構成する原子が高融点金属と化合することが抑
制された、低抵抗の耐熱配線を実現できる効果がある。
第１図（ａ）〜（ｃ）はこの発明の一実施例による半導
体装置の製造方法を説明するための工程別断面図、第２
図（ａ）〜（ｅ）は従来の半導体装置の製造方法を示す
工程別断面図、第３図は従来の半導体装置のコンタクト
部の拡大断面図である。 図において、１は単結晶シリコン基板、２は酸化膜、３
は単結晶シリコン層、４はゲート電極、５は酸化膜、６
はコンタクト、71,72,73は多結晶シリコン、81はチタ
ン、91はチタンシリサイド。 なお図中同一符号は同一又は相当部分を示す。
体装置の製造方法を説明するための工程別断面図、第２
図（ａ）〜（ｅ）は従来の半導体装置の製造方法を示す
工程別断面図、第３図は従来の半導体装置のコンタクト
部の拡大断面図である。 図において、１は単結晶シリコン基板、２は酸化膜、３
は単結晶シリコン層、４はゲート電極、５は酸化膜、６
はコンタクト、71,72,73は多結晶シリコン、81はチタ
ン、91はチタンシリサイド。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 靖朗 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 西村 正 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−230373（ＪＰ，Ａ) 特開 昭62−166568（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁体上に形成された半導体活性層を有す
る半導体装置の製造方法において、 上記半導体活性層上の配線形成領域に非単結晶の第１の
半導体層を形成する第１の工程と、 該第１の半導体層上に高融点金属層を形成する第２の工
程と、 該高融点金属層上に非単結晶の第２の半導体層を形成す
る第３の工程と、 上記第1,第２の半導体層と上記高融点金属層とを化合さ
せ、配線層を形成する第４の工程とを含み、 かつ、上記第１〜第３の工程で形成される第１の半導体
層，高融点金属層，及び第２の半導体層の層厚を、上記
第４の工程において、上記第１の半導体層が完全に上記
高融点金属層と化合し、かつ、上記半導体活性層が上記
高融点金属層と化合しないような層厚としたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191886A JPH07120638B2 (ja) | 1989-07-25 | 1989-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191886A JPH07120638B2 (ja) | 1989-07-25 | 1989-07-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355829A JPH0355829A (ja) | 1991-03-11 |
| JPH07120638B2 true JPH07120638B2 (ja) | 1995-12-20 |
Family
ID=16282094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191886A Expired - Fee Related JPH07120638B2 (ja) | 1989-07-25 | 1989-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120638B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726081A (en) * | 1995-10-18 | 1998-03-10 | United Microelectronics Corp. | Method of fabricating metal contact of ultra-large-scale integration metal-oxide semiconductor field effect transistor with silicon-on-insulator structure |
| JP4383841B2 (ja) | 2003-12-12 | 2009-12-16 | キヤノン株式会社 | 交換レンズ |
| JP4636227B2 (ja) * | 2004-01-19 | 2011-02-23 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| CN101523581A (zh) | 2007-01-10 | 2009-09-02 | 夏普株式会社 | 半导体装置的制造方法、显示装置的制造方法、半导体装置、半导体元件的制造方法以及半导体元件 |
| KR101602251B1 (ko) * | 2009-10-16 | 2016-03-11 | 삼성전자주식회사 | 배선 구조물 및 이의 형성 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715997B2 (ja) * | 1985-04-05 | 1995-02-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS62166568A (ja) * | 1986-01-20 | 1987-07-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置および製造方法 |
-
1989
- 1989-07-25 JP JP1191886A patent/JPH07120638B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0355829A (ja) | 1991-03-11 |
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