JPH07111972B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH07111972B2 JPH07111972B2 JP62117722A JP11772287A JPH07111972B2 JP H07111972 B2 JPH07111972 B2 JP H07111972B2 JP 62117722 A JP62117722 A JP 62117722A JP 11772287 A JP11772287 A JP 11772287A JP H07111972 B2 JPH07111972 B2 JP H07111972B2
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- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔概要〕 層間絶縁膜のコンタクトホールを形成した後、アルミニ
ウム等の膜を形成し、これをポリッシュして、第１層金
属配線と第２層金属配線との接続領域にアルミニウム等
の層を介在させる多層配線を有する半導体装置の製造方
法において、下記いずれかの工程が付加されており、こ
の付加工程をもって製造されたマークを、第２層金属配
線のパターニングに使用することとされている半導体装
置の製造方法である。付加される工程は、層間絶縁膜を
形成し、このとき、前記マークも層間絶縁膜をもってカ
バーし、該層間絶縁膜にコンタクトホールを形成し、ア
ルミニウム等を垂直蒸着等してアルミニウム等の膜を形
成し、該アルミニウム等の膜をポリッシュして該アルミ
ニウム等の膜をコンタクトホール中に残留し、このと
き、前記マークをカバーしている層間絶縁膜上に堆積し
た前記アルミニウム等の膜も除去し、さらに、前記マー
ク領域の層間絶縁膜を除去する工程、または、層間絶縁
膜を形成した後、コンタクトホールを形成するとき、ダ
イシング領域等において前記層間絶縁膜を一部除去し
て、層間絶縁膜の凹凸よりなるマークを形成し、アルミ
ニウム等を垂直蒸着等してアルミニウム等の膜を形成
し、該アルミニウム等の膜をポリッシュして該アルミニ
ウム等の膜をコンタクトホール中に残留し、前記マーク
をなす層間絶縁膜の凹部を埋めたアルミニウム等の膜を
除去して層間絶縁膜の凹凸よりなるマークを再現する工
程である。DETAILED DESCRIPTION [Overview] After forming a contact hole of an interlayer insulating film, a film of aluminum or the like is formed, and this is polished to form a connection region between a first-layer metal wiring and a second-layer metal wiring. In the method of manufacturing a semiconductor device having a multilayer wiring in which a layer such as aluminum is interposed, any one of the following steps is added, and the mark manufactured in this additional step is used for patterning the second layer metal wiring. This is a method of manufacturing a semiconductor device. An additional step is to form an interlayer insulating film, at this time, the mark is also covered with the interlayer insulating film, a contact hole is formed in the interlayer insulating film, and aluminum or the like is vertically deposited to form a film of aluminum or the like. Forming, and polishing the film of aluminum or the like to leave the film of aluminum or the like in the contact hole. At this time, the film of aluminum or the like deposited on the interlayer insulating film covering the mark is also removed. Further, a step of removing the interlayer insulating film in the mark area, or when forming a contact hole after forming the interlayer insulating film, partially removing the interlayer insulating film in the dicing area, etc. Forming a mark made of unevenness of aluminum, forming a film of aluminum or the like by vertical vapor deposition of aluminum or the like, and polishing the film of aluminum or the like. The membrane remains in contact holes, such as aluminum, is a process to reproduce a mark consisting of unevenness of the interlayer insulating film by removing the film of aluminum or the like to fill the recess of the interlayer insulating film forming the mark.
本発明は、半導体装置の製造方法の改良に関する。特
に、位置合わせに使用されるマークの形成方法の改良に
関する。The present invention relates to an improvement in a method for manufacturing a semiconductor device. In particular, it relates to improvements in the method of forming marks used for alignment.
半導体装置の製造方法においては、単一の半導体ウェー
ハに、複数回の工程を繰返し実施する必要がある。そし
て、各回の工程が半導体ウェーハの同一の領域に実施さ
れる必要があるから、毎回の工程において、半導体ウェ
ーハは同一の位置に合わせられなければならない。In the method of manufacturing a semiconductor device, it is necessary to repeatedly perform a plurality of steps on a single semiconductor wafer. Since each process needs to be performed on the same region of the semiconductor wafer, the semiconductor wafer must be aligned at the same position in each process.
この位置合わせを可能にするため、半導体ウェーハには
マークが付されている必要がある。To allow this alignment, the semiconductor wafer must be marked.
例えば、第１層配線を形成するとき、アルミニウム膜の
凹凸よりなるマークを形成しておく。その上に層間絶縁
膜を形成すると、上記のアルミニウム膜の凹凸よりなる
マークは層間絶縁膜によって埋められるが、アルミニウ
ムを溶解することなく層間絶縁膜のみを溶解することは
容易に可能であるから、層間絶縁膜のみを溶解して上記
のアルミニウム膜の凹凸よりなるマークを再現して、コ
ンタクトホール形成工程と第２層配線のパターニング工
程とにおいて、マークとして利用する等である。For example, when the first-layer wiring is formed, a mark made of unevenness of the aluminum film is formed. When the interlayer insulating film is formed on the interlayer insulating film, the mark formed by the unevenness of the aluminum film is filled with the interlayer insulating film, but it is possible to easily dissolve only the interlayer insulating film without dissolving aluminum. For example, the interlayer insulating film alone is melted to reproduce the mark formed by the unevenness of the aluminum film and used as a mark in the contact hole forming step and the second layer wiring patterning step.
ところが、半導体装置が微細になると、第１層配線をな
すアルミニウム膜と第２層配線をなすアルミニウム膜と
の接触が困難になるので、第２層配線の形成に先立ち、
アルミニウム等を垂直蒸着等してコンタクトホール中と
層間絶縁膜上とにアルミニウム等の膜を形成し、これを
ポリッシュして除去し、コンタクトホール中のみにアル
ミニウム等の膜を残留して、コンタクトホールをアルミ
ニウム等の膜をもって埋める手法が開発された。However, when the semiconductor device becomes finer, it becomes difficult to contact the aluminum film forming the first-layer wiring and the aluminum film forming the second-layer wiring. Therefore, prior to the formation of the second-layer wiring,
A film of aluminum or the like is formed in the contact hole and on the interlayer insulating film by vertical vapor deposition of aluminum or the like, and is removed by polishing. A method has been developed in which the film is filled with a film of aluminum or the like.
このように、第２層配線の形成に先立ち、コンタクトホ
ールをアルミニウム等の膜をもって埋めることとする
と、上記せる、アルミニウム膜の凹凸よりなるマークも
同時に埋められてしまい、このアルミニウム膜の凹凸よ
りなるマークは使用不可能になる場合がある。第１層配
線と同時に堆積したアルミニウム等は溶解せず、その後
に堆積したアルミニウム等のみを溶解する溶剤がないか
らである。In this way, if the contact hole is filled with a film of aluminum or the like prior to the formation of the second-layer wiring, the marks made of the unevenness of the aluminum film described above are also filled at the same time, and the unevenness of the aluminum film is formed. The mark may become unusable. This is because aluminum or the like deposited at the same time as the first layer wiring does not dissolve, and there is no solvent that dissolves only aluminum or the like deposited thereafter.
本発明の目的は、この欠点を解消することにあり、第２
層配線の形成に先立ち、コンタクトホールをアルミニウ
ム等の膜をもって埋めることとされている二層配線の形
成工程を有する半導体装置の製造方法において、第２層
配線のパターニング方法において、使用可能なマークを
確保しうる半導体装置の製造方法を提供することにあ
る。The object of the present invention is to eliminate this drawback.
Prior to the formation of the layer wiring, in a method of manufacturing a semiconductor device having a step of forming a two-layer wiring in which a contact hole is filled with a film of aluminum or the like, in a method of patterning a second layer wiring, usable marks are It is to provide a method for manufacturing a semiconductor device that can be secured.
上記の目的を達成するために本発明が採った第１の手段
は、層間絶縁膜（６）のコンタクトホールを形成した
後、アルミニウム等の膜（７）を形成し、これをポリッ
シュして、第１層金属配線（４）と第２層金属配線
（８）との接続領域にアルミニウム等の層（７）を介在
させる多層配線を有する半導体装置の製造方法に、下記
工程を付加しておき、この付加工程をもって製造された
マーク（５）を、第２層金属配線（８）のパターニング
に使用することにある。付加される工程は、第１層金属
配線（４）を形成するとき、ダイシング領域等に金属膜
の凹凸をもって構成されるマーク（５）を形成し、層間
絶縁膜（６）を形成し、このとき、前記マーク（５）も
層間絶縁膜（６）をもってカバーし、該層間絶縁膜
（６）にコンタクトホールを形成し、アルミニウム等を
垂直蒸着等してアルミニウム等の膜（７）を形成し、該
アルミニウム等の膜（７）をポリッシュして該アルミニ
ウム等の膜（７）をコンタクトホール中に残留し、この
とき、前記マーク（５）をカバーしている層間絶縁膜
（６）上に堆積した前記アルミニウム等の膜（７）も除
去し、さらに前記マーク（５）領域の層間絶縁膜（６）
を除去する工程である。A first means adopted by the present invention to achieve the above object is to form a film (7) of aluminum or the like after forming a contact hole of an interlayer insulating film (6) and polish the film. The following steps are added to the method for manufacturing a semiconductor device having a multilayer wiring in which a layer (7) such as aluminum is interposed in the connection region between the first-layer metal wiring (4) and the second-layer metal wiring (8). That is, the mark (5) manufactured by this additional step is used for patterning the second layer metal wiring (8). When the first layer metal wiring (4) is formed, a mark (5) having irregularities of the metal film is formed in the dicing region and the like, and an interlayer insulating film (6) is formed. At this time, the mark (5) is also covered with the interlayer insulating film (6), a contact hole is formed in the interlayer insulating film (6), and aluminum or the like is vertically vapor-deposited to form a film (7) of aluminum or the like. The film (7) of aluminum or the like is polished to leave the film (7) of aluminum or the like in the contact hole, and at this time, on the interlayer insulating film (6) covering the mark (5). The deposited film (7) of aluminum or the like is also removed, and the interlayer insulating film (6) in the mark (5) region is further removed.
Is a step of removing.
上記の目的を達成するために本発明が採った第２の手段
は、層間絶縁膜（６）のコンタクトホールを形成した
後、アルミニウム等の膜（７）を形成し、これをポリッ
シュして、第１層金属配線（４）と第２層金属配線
（８）との接続領域にアルミニウム等の層（７）を介在
させる多層配線を有する半導体装置の製造方法に、下記
工程を付加しておき、この付加工程をもって製造された
マーク（９）を第２層金属配線（８）のパターニングに
使用することにある。付加される工程は、層間絶縁膜
（６）を形成した後、コンタクトホールを形成すると
き、ダイシング領域等において前記層間絶縁膜（６）を
一部除去して、層間絶縁膜（６）の凹凸よりなるマーク
（９）を形成し、アルミニウム等を垂直蒸着等してアル
ミニウム等の膜（７）を形成し、該アルミニウム等の膜
（７）をポリッシュして該アルミニウム等の膜（７）を
コンタクトホール中に残留し、前記マーク（９）をなす
層間絶縁膜（６）の凹部を埋めたアルミニウム等の膜
（７）を除去して層間絶縁膜（６）の凹凸よりなるマー
ク（９）を再現する工程である。A second means adopted by the present invention to achieve the above object is to form a contact hole of an interlayer insulating film (6), then form a film (7) of aluminum or the like, and polish the film. The following steps are added to the method for manufacturing a semiconductor device having a multilayer wiring in which a layer (7) such as aluminum is interposed in the connection region between the first-layer metal wiring (4) and the second-layer metal wiring (8). The use of the mark (9) manufactured by this additional step for patterning the second layer metal wiring (8). An additional step is to remove the interlayer insulating film (6) partially in the dicing region or the like when forming a contact hole after forming the interlayer insulating film (6), and to make the interlayer insulating film (6) uneven. A mark (9) made of, for example, aluminum is vertically vapor-deposited to form a film (7) of aluminum or the like, and the film (7) of aluminum or the like is polished to form the film (7) of aluminum or the like. A mark (9) formed by unevenness of the interlayer insulating film (6) by removing the film (7) of aluminum or the like remaining in the contact hole and filling the concave portion of the interlayer insulating film (6) forming the mark (9). Is a process of reproducing.
上記の欠点の理由は、第１層配線を形成するとき同時に
形成したマークの材料と、コンタクトホールを埋め込む
ために堆積した材料とが同一または同種であり、それぞ
れ別個に溶解除去しえないことにある。The reason for the above-mentioned drawback is that the material of the mark formed at the same time when forming the first layer wiring and the material deposited to fill the contact hole are the same or of the same kind and cannot be dissolved and removed separately. is there.
たゞ、上記二つの工程の間には層間絶縁膜の形成工程が
介在しており、この層間絶縁膜は容易に溶解除去するこ
とができ、また、コンタクトホールを埋め込むために形
成する金属膜は、層間絶縁膜の上にも堆積した後、層絶
縁膜の上に堆積した分をポリッシュ除去してコンタクト
ホール内のみに残留するのであるから、第１層配線を形
成するとき同時に形成したマークを層間絶縁膜をもって
埋め込んで保存しておき、ポリッシュが完了した後に、
層間絶縁膜を除去すれば、このマークを再現しうるとい
う着想にもとづくものである。たゞ、このマークはコン
タクトホールの形成工程には使用しえないから、コンタ
クトホールの形成工程用のマークが別に必要である。Since the step of forming an interlayer insulating film is interposed between the above two steps, this interlayer insulating film can be easily dissolved and removed, and the metal film formed to fill the contact hole is not formed. After depositing also on the interlayer insulating film, the portion deposited on the layer insulating film is removed by polishing and remains only in the contact hole. After embedding the interlayer insulating film and storing it, after polishing is completed,
It is based on the idea that this mark can be reproduced by removing the interlayer insulating film. Since this mark cannot be used in the contact hole forming process, a separate mark for the contact hole forming process is required.
以下、図面を参照しつゝ、本発明の二つの実施例に係る
半導体装置の製造方法についてさらに説明する。Hereinafter, a method for manufacturing a semiconductor device according to two embodiments of the present invention will be further described with reference to the drawings.
第１実施例 第２図参照 シリコン基板１に素子（図示せず）を形成した後、二酸
化シリコン層３を形成し、この二酸化シリコン層３を、
コンタクトホール領域とダイシングライン領域とから除
去してコンタクトホールとダイシングライン領域２との
形成した後、アルミニウム膜を形成し、これをパターニ
ングして第１層アルミニウム配線４と第１層アルミニウ
ム配線と同一の材料よりなるマーク５を形成する。な
お、このとき、同様にして、マーク5Aも形成しておき、
コンタクトホール形成用のマークとして使用する。First Embodiment See FIG. 2 After forming an element (not shown) on a silicon substrate 1, a silicon dioxide layer 3 is formed, and this silicon dioxide layer 3 is
After removing the contact hole region and the dicing line region to form the contact hole and the dicing line region 2, an aluminum film is formed and patterned to form the first layer aluminum wiring 4 and the first layer aluminum wiring. A mark 5 made of the above material is formed. At this time, similarly, the mark 5A is also formed,
Used as a mark for forming contact holes.
第３図参照 層間絶縁膜６を形成する。この層間絶縁膜６はマーク5A
上から除去し、この再現されたマーク5Aを、コンタクト
ホール形成用のマークとして使用する。See FIG. 3. An interlayer insulating film 6 is formed. This interlayer insulating film 6 is a mark 5A
The mark 5A reproduced from above is used as a mark for forming a contact hole.
第４図参照 マーク5Aを使用して、層間絶縁膜６にコンタクトホール
を形成し、つゞいて、垂直蒸着法を使用して、アルミニ
ウム膜７を形成する。この工程によってマーク5Aはアル
ミニウム膜７によって埋められ、以後使用することはで
きない。See FIG. 4. A contact hole is formed in the interlayer insulating film 6 by using the mark 5A, and then an aluminum film 7 is formed by using the vertical vapor deposition method. By this step, the mark 5A is filled with the aluminum film 7 and cannot be used thereafter.
第５図参照 ポリッシュをなしてアルミニウム膜７をコンタクトホー
ル内以外から除去する。この工程によってコンタクトホ
ールはアルミニウム膜７によって埋められるが、このと
き、アルミニウム膜７はマーク5Aをカバーしている層間
絶縁膜６上からは除去される。See FIG. 5. Polishing is performed to remove the aluminum film 7 from other than inside the contact hole. By this step, the contact hole is filled with the aluminum film 7, but at this time, the aluminum film 7 is removed from the interlayer insulating film 6 covering the mark 5A.
第６図参照 ダイシングライン領域２以外はレジスト等（図示せず）
をもってカバーして、ダイシングライン領域２にフッ酸
等を接触させて、この領域から層間絶縁膜６を除去して
マーク５を再現する。Refer to FIG. 6. Except for the dicing line area 2, resist or the like (not shown)
Then, the dicing line region 2 is brought into contact with hydrofluoric acid or the like, the interlayer insulating film 6 is removed from this region, and the mark 5 is reproduced.
第1a図参照 アルミニウム等の膜を堆積の上、マーク５を使用してパ
ターニングして第２層配線８を形成するが、この工程に
おいて、アルミニウム等の膜81はマーク５にも堆積する
が、マークとしての機能は失われない。マーク５は数工
程手前の工程である第１層配線形成工程において形成さ
れたものであるから、位置合わせ精度が極めて良好であ
る。See FIG. 1a. After depositing a film of aluminum or the like, patterning is performed using the mark 5 to form the second layer wiring 8. In this step, the film 81 of aluminum or the like is also deposited on the mark 5. The function as a mark is not lost. Since the mark 5 is formed in the first layer wiring forming process which is a process several steps before, the alignment accuracy is very good.
第２実施例 第７図参照 シリコン基板１に素子（図示せず）を形成した後、二酸
化シリコン層３を形成し、この二酸化シリコン層３を、
コンタクトホール領域とダイシングライン領域とから除
去してコンタクトホールとダイシングライン領域２とを
形成した後、アルミニウム膜を形成し、これをパターニ
ングして第１層アルミニウム配線４を形成する。このと
き、第１実施例と同様にしてマーク5Aを形成しておき、
これをコンタクトホール形成用のマークとして使用す
る。Second Embodiment See FIG. 7 After forming an element (not shown) on the silicon substrate 1, a silicon dioxide layer 3 is formed.
After removing the contact hole region and the dicing line region to form the contact hole and the dicing line region 2, an aluminum film is formed and patterned to form the first layer aluminum wiring 4. At this time, the mark 5A is formed in the same manner as in the first embodiment,
This is used as a mark for forming a contact hole.
第８図参照 層間絶縁膜６を形成し、これにコンタクトホールを形成
する。このときダイシングライン領域２に層間絶縁膜６
の凹部よりなるマーク９を形成する。See FIG. 8. An interlayer insulating film 6 is formed and a contact hole is formed therein. At this time, the interlayer insulating film 6 is formed on the dicing line region 2.
The mark 9 composed of the concave portion is formed.
第９図参照 垂直蒸着法を使用して、アルミニウム膜７を形成する。
この工程によってマーク5Aはアルミニウム膜７によって
埋められ、以後使用することはできない。このとき、マ
ーク９上にもアルミニウム膜７は堆積する。See FIG. 9. The aluminum film 7 is formed by using the vertical vapor deposition method.
By this step, the mark 5A is filled with the aluminum film 7 and cannot be used thereafter. At this time, the aluminum film 7 is also deposited on the mark 9.
第10図参照 ポリッシュをなしてアルミニウム膜７をコンタクトホー
ル内以外から除去する。この工程によってコンタクトホ
ールはアルミニウム膜７によって埋められる。このと
き、アルミニウム膜７はマーク９の凹部のみに残留し、
マーク９をなす層間絶縁膜６上からは除去される。See FIG. 10. Polishing is performed to remove the aluminum film 7 from a place other than inside the contact hole. Through this step, the contact hole is filled with the aluminum film 7. At this time, the aluminum film 7 remains only in the concave portion of the mark 9,
The interlayer insulating film 6 forming the mark 9 is removed.
第11図参照 ダイシングライン領域２以外をレジスト膜等10でカバー
して、ウェットエッチング法を使用してマーク９の凹部
中のアルミニウム膜７を除去してマーク９を再現する。See FIG. 11. The mark 9 is reproduced by covering the area other than the dicing line region 2 with a resist film or the like 10 and removing the aluminum film 7 in the concave portion of the mark 9 using a wet etching method.
第1b図参照 レジスト膜10を除去した後、アルミニウム等の膜を堆積
の上、マーク９を使用してパターニングして第２層配線
８を形成するが、この工程において、アルミニウム等の
膜81はマーク９上にも堆積するが、マークとしての機能
は失われない。マーク５は数工程手前の工程である第１
層配線形成工程に形成されたものであるから、位置合わ
せ精度が極めて良好である。See FIG. 1b. After removing the resist film 10, a film of aluminum or the like is deposited and patterned using the marks 9 to form the second layer wiring 8. In this step, the film 81 of aluminum or the like is formed. Although it is also deposited on the mark 9, the function as a mark is not lost. The mark 5 is the first step which is several steps before.
Since it is formed in the layer wiring forming process, the alignment accuracy is extremely good.
以上説明せるとおり、本発明においては、層間絶縁膜の
コンタクトホールを形成した後、アルミニウム等の膜を
形成し、これをポリッシュして、第１層金属配線と第２
層金属配線との接続領域にアルミニウム等の層を介在さ
せる多層配線を有する半導体装置の製造方法において、
下記いずれかの工程が付加されており、この付加工程を
もって製造されたマークを、第２層金属配線のパターニ
ングに使用することとされている。付加される工程は、
層間絶縁膜を形成し、このとき、前記マークも層間絶縁
膜をもってカバーし、該層間絶縁膜にコンタクトホール
を形成し、アルミニウム等を垂直蒸着等してアルミニウ
ム等の膜を形成し、該アルミニウム等の膜をポリッシュ
して該アルミニウム等の膜をコンタクトホール中に残留
し、このとき、前記マークをカバーしている層間絶縁膜
上に堆積した前記アルミニウム等の膜も除去し、さら
に、マーク領域の層間絶縁膜を除去する工程、または、
層間絶縁膜を形成した後、コンタクトホールを形成する
とき、ダイシング領域等において前記層間絶縁膜を一部
除去して、層間絶縁膜の凹凸よりなるマークを形成し、
アルミニウム等を垂直蒸着等してアルミニウム等の膜を
形成し、該アルミニウム等の膜をポリッシュして該アル
ミニウム等の膜をコンタクトホール中に残留し、前記マ
ークをなす層間絶縁膜の凹部を埋めたアルミニウム等の
膜を除去して層間絶縁膜の凹凸よりなるマークを再現す
る工程である。As described above, in the present invention, after forming the contact hole of the interlayer insulating film, a film of aluminum or the like is formed, and the film is polished to form the first layer metal wiring and the second layer.
In a method for manufacturing a semiconductor device having a multilayer wiring in which a layer such as aluminum is interposed in a connection region with a layer metal wiring,
One of the following steps is added, and the mark manufactured by this adding step is used for patterning the second layer metal wiring. The added steps are
An interlayer insulating film is formed. At this time, the mark is also covered with the interlayer insulating film, a contact hole is formed in the interlayer insulating film, and aluminum or the like is vertically vapor-deposited to form a film of aluminum or the like. The film such as aluminum is left in the contact hole by polishing, and at this time, the film such as aluminum deposited on the interlayer insulating film covering the mark is also removed. A step of removing the interlayer insulating film, or
After forming the interlayer insulating film, when forming a contact hole, part of the interlayer insulating film is removed in a dicing region or the like to form a mark composed of unevenness of the interlayer insulating film,
A film of aluminum or the like is formed by vertical vapor deposition of aluminum or the like, and the film of aluminum or the like is polished to leave the film of aluminum or the like in the contact hole to fill the concave portion of the interlayer insulating film forming the mark. This is a step of removing a film of aluminum or the like and reproducing a mark formed by unevenness of the interlayer insulating film.
そのため、アルミニウム等を垂直蒸着した後、これをポ
リッシュして、多層配線の接触する領域のコンタクトホ
ールがアルミニウム等で埋められることとされている半
導体装置の製造方法においても、上層金属配線パターニ
ング用の位置合わせを正確になすことができる。Therefore, even in the method of manufacturing a semiconductor device in which aluminum or the like is vertically vapor-deposited and then polished to fill the contact holes in the contact regions of the multilayer wiring with aluminum or the like, the upper layer metal wiring patterning The alignment can be done accurately.
第1a図は、本発明の第１の実施例に係る半導体装置の製
造方法を実施して製造した多層配線の断面図である。 第２〜６図は、本発明の第１の実施例に係る半導体装置
の製造方法の工程説明図である。 第1b図は、本発明の第２の実施例に係る半導体装置の製
造方法を実施して製造した多層配線の断面図である。 第７〜11図は、本発明の第２の実施例に係る半導体装置
の製造方法の工程説明図である。 １……シリコン基板、 ２……ダイシング領域、 ３……二酸化シリコン層、 ４……第１層金属配線、 ５……本発明の第１の実施例のマーク、 5A……コンタクトホール形成用マーク、 ６……層間絶縁膜、 ７……アルミニウム等の膜、 ８……第２層金属配線、 81……アルミニウム等の膜、 ９……本発明の第２の実施例のマーク、 10……レジスト膜。FIG. 1a is a cross-sectional view of a multilayer wiring manufactured by carrying out the method for manufacturing a semiconductor device according to the first embodiment of the present invention. 2 to 6 are process explanatory views of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. FIG. 1b is a cross-sectional view of a multilayer wiring manufactured by carrying out the method for manufacturing a semiconductor device according to the second embodiment of the present invention. 7 to 11 are process explanatory views of the method for manufacturing a semiconductor device according to the second embodiment of the present invention. 1 ... Silicon substrate, 2 ... Dicing area, 3 ... Silicon dioxide layer, 4 ... First layer metal wiring, 5 ... Mark of the first embodiment of the present invention, 5A ... Contact hole forming mark , 6 ... Interlayer insulation film, 7 ... Aluminum film, 8 ... Second layer metal wiring, 81 ... Aluminum film, 9 ... Mark of the second embodiment of the present invention, 10 ... Resist film.
Claims (2)
成した後、アルミニウム等の膜（７）を形成し、これを
ポリッシュして、 第１層金属配線（４）と第２層金属配線（８）との接続
領域にアルミニウム等の層（７）を介在させてなる多層
配線を有する半導体装置の製造方法において、 第１層金属配線（４）を形成するとき、ダイシング領域
等に金属膜の凹凸をもって構成されるマーク（５）を形
成し、 層間絶縁膜（６）を形成し、このとき、前記マーク
（５）も層間絶縁膜（６）をもってカバーし、 該層間絶縁膜（６）にコンタクトホールを形成し、 アルミニウム等を垂直蒸着等してアルミニウム等の膜
（７）を形成し、該アルミニウム等の膜（７）をポリッ
シュして該アルミニウム等の膜（７）をコンタクトホー
ル中に残留し、このとき、前記マーク（５）をカバーし
ている層間絶縁膜（６）上に堆積した前記アルミニウム
等の膜（７）も除去しておき、さらに前記マーク（５）
の領域の層間絶縁膜（６）を除去して、第２層金属配線
（８）をなす金属膜を形成し、 該金属膜をパターニングするとき、前記マーク（５）を
使用して位置合わせをなす 工程を有することを特徴とする半導体装置の製造方法。1. After forming a contact hole in an interlayer insulating film (6), a film (7) made of aluminum or the like is formed and polished to form a first layer metal wiring (4) and a second layer metal wiring. In a method for manufacturing a semiconductor device having a multilayer wiring formed by interposing a layer (7) of aluminum or the like in a connection region with (8), a metal film is formed in a dicing region or the like when forming a first layer metal wiring (4). Forming a mark (5) having the unevenness of, and forming an interlayer insulating film (6), at this time, the mark (5) is also covered with the interlayer insulating film (6), A contact hole is formed in the contact hole, and aluminum or the like is vertically vapor-deposited to form a film (7) of aluminum or the like. The film (7) of aluminum or the like is polished to form the film (7) of aluminum or the like in the contact hole. Remains in When the mark (5) film (7) of the aluminum deposited on the interlayer insulating film (6) on the covering the even leave removed, further the mark (5)
The interlayer insulating film (6) in the region (1) is removed to form a metal film forming the second layer metal wiring (8), and when the metal film is patterned, the alignment is performed using the mark (5). A method of manufacturing a semiconductor device, comprising the step of forming.
成した後、アルミニウム等の膜（７）を形成し、これを
ポリッシュして、 第１層金属配線（４）と第２層金属配線（８）との接続
領域にアルミニウム等の層（７）を介在させてなる多層
配線を有する半導体装置の製造方法において、 層間絶縁膜（６）を形成した後、コンタクトホールを形
成するとき、ダイシング領域等において前記層間絶縁膜
（６）を一部除去して、層間絶縁膜（６）の凹凸よりな
るマーク（９）を形成し、 アルミニウム等を垂直蒸着等してアルミニウム等の膜
（７）を形成し、該アルミニウム等の膜（７）をポリッ
シュして該アルミニウム等の膜（７）をコンタクトホー
ル中に残留し、 前記マーク（９）をなす層間絶縁膜（６）の凹部を埋め
たアルミニウム等の膜（７）を除去して層間絶縁膜
（６）の凹凸よりなるマーク（９）を再現し、第２層金
属配線（８）をなす金属膜を形成し、 該金属膜をパターニングするとき、前記マーク（９）を
使用して位置合わせをなす 工程を有することを特徴とする半導体装置の製造方法。2. After forming a contact hole in an interlayer insulating film (6), a film (7) made of aluminum or the like is formed and polished to form a first layer metal wiring (4) and a second layer metal wiring. In a method of manufacturing a semiconductor device having a multilayer wiring formed by interposing a layer (7) of aluminum or the like in a connection region with (8), when a contact hole is formed after forming an interlayer insulating film (6), dicing is performed. A part of the interlayer insulating film (6) is removed in a region or the like to form a mark (9) composed of irregularities of the interlayer insulating film (6), and aluminum or the like is vertically vapor-deposited to form a film (7) of aluminum or the like. And the film (7) of aluminum or the like is polished to leave the film (7) of aluminum or the like in the contact hole to fill the recess of the interlayer insulating film (6) forming the mark (9). Membrane such as aluminum When (7) is removed to reproduce the mark (9) formed by the unevenness of the interlayer insulating film (6) to form the metal film forming the second layer metal wiring (8), and patterning the metal film, A method of manufacturing a semiconductor device, comprising a step of aligning using a mark (9).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117722A JPH07111972B2 (en) | 1987-05-14 | 1987-05-14 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117722A JPH07111972B2 (en) | 1987-05-14 | 1987-05-14 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283039A JPS63283039A (en) | 1988-11-18 |
| JPH07111972B2 true JPH07111972B2 (en) | 1995-11-29 |
Family
ID=14718671
Family Applications (1)
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|---|---|---|---|
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-
1987
- 1987-05-14 JP JP62117722A patent/JPH07111972B2/en not_active Expired - Fee Related
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| JPS63283039A (en) | 1988-11-18 |
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