JPH07114236B2 - 配線構造の製造方法 - Google Patents
配線構造の製造方法Info
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- JPH07114236B2 JPH07114236B2 JP61243100A JP24310086A JPH07114236B2 JP H07114236 B2 JPH07114236 B2 JP H07114236B2 JP 61243100 A JP61243100 A JP 61243100A JP 24310086 A JP24310086 A JP 24310086A JP H07114236 B2 JPH07114236 B2 JP H07114236B2
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- Japan
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- insulating layer
- wirings
- film
- wiring structure
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高密度および高速度化される半導体集積回路に
おけるサブミクロン配線に適用される配線構造の製造方
法に係わり、特に層間絶縁膜の構成の形成方法に関する
ものである。
おけるサブミクロン配線に適用される配線構造の製造方
法に係わり、特に層間絶縁膜の構成の形成方法に関する
ものである。
〔従来の技術〕 半導体集積回路において、高密度化および高速度化の進
歩は著しいものがある。
歩は著しいものがある。
最近、LSIの性能を制約する問題として、デバイスより
も配線にかかわる問題がクローズアツプされてきた。そ
の問題点は、大きく分けて２つある。第１点は、配線抵
抗と配線容量との積で決定される遅延時間に関する問題
である。A.K.Sinha等（“Speed Limitations due to In
terconnect Time Constants in VLSI Integrated Circu
its."IEEE vol.EDL−3,No.4.Apr.1982.pp90−92.）は、
配線の電気的特性を２次元ラプラス方程式による数値計
算で求め、サブミクロンルールのLSIにおいては、デバ
イスのスピードよりも配線による遅延時間の方が大きい
と報告している。また、K.C.Saraswat等（“Effect of
Scaling of Int−erconnections on the Time Delay of
VLSI Cir−cuits."IEEE vol.ED−29.No.4.Apr.1982.pp
645−650）は、0.5μｍルール以下でのLSIの性能が配線
技術によつて決まるとも報告している。これまで配線に
よる遅延時間を少なくするために低抵抗配線金属材料の
検討と低比誘電率絶縁膜の検討とが進められてきた。配
線に関しては、現在A1（Si）が多く用いられているが、
サブミクロン領域では限界と考えられ、A1中へのTi,Cu
等の不純物の添加、高融点金属層との組み合わせ、さら
にはM0のような高融点金属配線も検討されている。一
方、絶縁膜に関しては、SiO2膜よりも誘電率が低く、か
つ、安定な材料はいまだに開発されていない。第２点
は、漏話に関する問題である。漏話が発生する理由は、
第６図に示すように半導体基板３上に形成された配線構
造において、高密度化が進み、配線２の膜厚d1とその下
の絶縁層１の膜厚d2と配線間膜厚d3が同程度になつた時
に生じやすくなる。その理由は、配線間容量が配線の対
地容量と同程度あるいは大きくなるからである。漏話量
の目安は、良く知られているように次式で与えられる。
も配線にかかわる問題がクローズアツプされてきた。そ
の問題点は、大きく分けて２つある。第１点は、配線抵
抗と配線容量との積で決定される遅延時間に関する問題
である。A.K.Sinha等（“Speed Limitations due to In
terconnect Time Constants in VLSI Integrated Circu
its."IEEE vol.EDL−3,No.4.Apr.1982.pp90−92.）は、
配線の電気的特性を２次元ラプラス方程式による数値計
算で求め、サブミクロンルールのLSIにおいては、デバ
イスのスピードよりも配線による遅延時間の方が大きい
と報告している。また、K.C.Saraswat等（“Effect of
Scaling of Int−erconnections on the Time Delay of
VLSI Cir−cuits."IEEE vol.ED−29.No.4.Apr.1982.pp
645−650）は、0.5μｍルール以下でのLSIの性能が配線
技術によつて決まるとも報告している。これまで配線に
よる遅延時間を少なくするために低抵抗配線金属材料の
検討と低比誘電率絶縁膜の検討とが進められてきた。配
線に関しては、現在A1（Si）が多く用いられているが、
サブミクロン領域では限界と考えられ、A1中へのTi,Cu
等の不純物の添加、高融点金属層との組み合わせ、さら
にはM0のような高融点金属配線も検討されている。一
方、絶縁膜に関しては、SiO2膜よりも誘電率が低く、か
つ、安定な材料はいまだに開発されていない。第２点
は、漏話に関する問題である。漏話が発生する理由は、
第６図に示すように半導体基板３上に形成された配線構
造において、高密度化が進み、配線２の膜厚d1とその下
の絶縁層１の膜厚d2と配線間膜厚d3が同程度になつた時
に生じやすくなる。その理由は、配線間容量が配線の対
地容量と同程度あるいは大きくなるからである。漏話量
の目安は、良く知られているように次式で与えられる。
CM／（CS＋CM） ここでCSは対地容量，CMは配線間容量である。この式か
ら、CS＝CMとなると、被誘導線に誘導線の電位の1/2の
電位が誘導されることが分かる。
ら、CS＝CMとなると、被誘導線に誘導線の電位の1/2の
電位が誘導されることが分かる。
このように構成される配線構造において、漏話量を減ら
す一つの手段として、絶縁層１の膜厚ａを減らし、CSを
大きくする方法がある。しかし、この方法は配線遅延を
増加させるため好ましくない。また、もう一つの手段と
して配線２の膜厚d1を薄くするという方法がある。しか
しこの方法は配線抵抗が増加し、配線遅延を増大させる
ため好ましくない。さらにもう一つの漏話量低減の方法
として第７図に示すように配線２を覆つている絶縁膜１
上にグランドプレーン９を設けるというものがある。こ
の方法の最大の特徴は、配線２を多層化した際の異なる
配線層間の漏話が防止できる点にある。しかしこの方法
も配線容量は増加する。したがつて従来の配線構造は、
高密度化に伴つて増加する配線遅延および漏話を抑える
ことができないという欠点があつた。このため、高密度
化に伴い配線の信頼性を低下させることなく、配線遅延
を押さえつつ、同時に漏話量を低減する対応策が必要で
ある。また、高密度化が進むにつれて多層配線の構造が
必須となつてきている。多層構造を実現するには、平坦
化技術が必要である。最近、試料基板にバイアスを印加
しスパツタリングを利用し平坦化する方法があるが、ス
ループツト，ダメージ等の問題がある。
す一つの手段として、絶縁層１の膜厚ａを減らし、CSを
大きくする方法がある。しかし、この方法は配線遅延を
増加させるため好ましくない。また、もう一つの手段と
して配線２の膜厚d1を薄くするという方法がある。しか
しこの方法は配線抵抗が増加し、配線遅延を増大させる
ため好ましくない。さらにもう一つの漏話量低減の方法
として第７図に示すように配線２を覆つている絶縁膜１
上にグランドプレーン９を設けるというものがある。こ
の方法の最大の特徴は、配線２を多層化した際の異なる
配線層間の漏話が防止できる点にある。しかしこの方法
も配線容量は増加する。したがつて従来の配線構造は、
高密度化に伴つて増加する配線遅延および漏話を抑える
ことができないという欠点があつた。このため、高密度
化に伴い配線の信頼性を低下させることなく、配線遅延
を押さえつつ、同時に漏話量を低減する対応策が必要で
ある。また、高密度化が進むにつれて多層配線の構造が
必須となつてきている。多層構造を実現するには、平坦
化技術が必要である。最近、試料基板にバイアスを印加
しスパツタリングを利用し平坦化する方法があるが、ス
ループツト，ダメージ等の問題がある。
本発明は、前述した従来の問題に鑑みてなされたもので
あり、その目的は、高密度および高速度化される半導体
集積回路において電気的に大きな問題となる遅延および
漏話量を低減させることができるとともにスルーストツ
プ，ダメージ等に全く影響されることなく絶縁層表面を
平坦化させ多層配線構造を可能とした配線構造の製造方
法を提供することにある。
あり、その目的は、高密度および高速度化される半導体
集積回路において電気的に大きな問題となる遅延および
漏話量を低減させることができるとともにスルーストツ
プ，ダメージ等に全く影響されることなく絶縁層表面を
平坦化させ多層配線構造を可能とした配線構造の製造方
法を提供することにある。
本発明による配線構造の製造方法は、配線を含む第１の
絶縁層上にスパッタリング法により配線相互間の少なく
とも一部に空洞を有する第２の絶縁膜を形成するもので
ある。
絶縁層上にスパッタリング法により配線相互間の少なく
とも一部に空洞を有する第２の絶縁膜を形成するもので
ある。
本発明における配線構造の製造方法においては、配線上
にスパッタリング法により配線相互間の少なくとも一部
に空洞を有する第２の絶縁膜を形成することにより、配
線相互間のせまい溝内に絶縁膜が堆積されずに空洞絶縁
層が形成されるとともに、その表面が平坦化される。
にスパッタリング法により配線相互間の少なくとも一部
に空洞を有する第２の絶縁膜を形成することにより、配
線相互間のせまい溝内に絶縁膜が堆積されずに空洞絶縁
層が形成されるとともに、その表面が平坦化される。
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明により達成される配線構造の１例を示す
断面図である。同図において、半導体基板４上にはSiO2
からなる第１の絶縁層５が形成されており、この第１の
絶縁層５上にはAlからなる複数の配線６が形成され、さ
らにこれらの配線６上には、それぞれ配線６相互間に空
洞絶縁層７を有する第２の絶縁層８が形成されている。
この場合、第１の絶縁層５の比誘電率は3.9,空洞絶縁層
７の誘電率は1.0である。
断面図である。同図において、半導体基板４上にはSiO2
からなる第１の絶縁層５が形成されており、この第１の
絶縁層５上にはAlからなる複数の配線６が形成され、さ
らにこれらの配線６上には、それぞれ配線６相互間に空
洞絶縁層７を有する第２の絶縁層８が形成されている。
この場合、第１の絶縁層５の比誘電率は3.9,空洞絶縁層
７の誘電率は1.0である。
このような構成によれば、配線６の下部の第１の絶縁層
５の膜厚d2と、配線６相互間の膜厚d3とが等しくても、
あるいは配線６相互間の膜厚d3が小さくても配線６の対
地容量よりも配線６相互間の容量を小さくすることがで
きる。したがつて、配線６を高密度に実装しても漏話が
発生し難くなる。また、互いに隣接した配線６上部の第
２の絶縁層８が接触し、配線６相互間に空洞絶縁層７を
形成すると同時にこの第２の絶縁層８の表面が平坦な構
造となるので、サブミクロン配線が可能となるとともに
その多層化が容易に実現可能となる。
５の膜厚d2と、配線６相互間の膜厚d3とが等しくても、
あるいは配線６相互間の膜厚d3が小さくても配線６の対
地容量よりも配線６相互間の容量を小さくすることがで
きる。したがつて、配線６を高密度に実装しても漏話が
発生し難くなる。また、互いに隣接した配線６上部の第
２の絶縁層８が接触し、配線６相互間に空洞絶縁層７を
形成すると同時にこの第２の絶縁層８の表面が平坦な構
造となるので、サブミクロン配線が可能となるとともに
その多層化が容易に実現可能となる。
第２図は本発明により達成される配線構造の他の例の断
面図であり、第１図と同一または相当部分には同一符号
を付してある。同図において、第１図と異なる点は、第
２の絶縁層８上には金属材料のグランドプレーン９が形
成されている。この場合も空洞絶縁層７は、誘電率が第
１の絶縁層５および第２の絶縁層８よりも小さい。
面図であり、第１図と同一または相当部分には同一符号
を付してある。同図において、第１図と異なる点は、第
２の絶縁層８上には金属材料のグランドプレーン９が形
成されている。この場合も空洞絶縁層７は、誘電率が第
１の絶縁層５および第２の絶縁層８よりも小さい。
このような構成によれば、グランドプレーン９を設けた
ことにより、全配線容量が減るとともに配線６相互間容
量の対地容量に対する比率が減少し、配線６相互間の漏
話が大幅に低減される。また、このような構成によれ
ば、配線６を多層化した際、空洞絶縁層７は誘電率1.0,
第１の絶縁層５および第２の絶縁層８としてSiO2を用い
ることにより空洞絶縁層７の誘電率を、第１の絶縁層５
および第２の絶縁層８の比誘電率の1/4と小さくしたこ
とにより、Alのグランドプレーン９を上層に設けたため
に増加した配線容量を低減させるとともに配線６相互間
容量の対地容量に対する比率をさらに小さくさせ、漏話
量をさらに低減させることができる。
ことにより、全配線容量が減るとともに配線６相互間容
量の対地容量に対する比率が減少し、配線６相互間の漏
話が大幅に低減される。また、このような構成によれ
ば、配線６を多層化した際、空洞絶縁層７は誘電率1.0,
第１の絶縁層５および第２の絶縁層８としてSiO2を用い
ることにより空洞絶縁層７の誘電率を、第１の絶縁層５
および第２の絶縁層８の比誘電率の1/4と小さくしたこ
とにより、Alのグランドプレーン９を上層に設けたため
に増加した配線容量を低減させるとともに配線６相互間
容量の対地容量に対する比率をさらに小さくさせ、漏話
量をさらに低減させることができる。
次に本発明の配線構造を実現するための製造方法につい
て説明する。
て説明する。
第３図（ａ），（ｂ）は本発明の一実施例による配線構
造の製造方法を説明する工程の断面図である。同図
（ａ）において、半導体基板４上にCVD法によりSiO2を
堆積して膜厚約0.5μｍの第１の絶縁膜５を形成する。
この場合、この第１の絶縁膜５の堆積方法としては、CV
D法以外にスパツタリング法，プラズマCVD法およびスピ
ンオン法などがあり、いずれを採用しても実現できるこ
とは言うまでもない。次にこの第１の絶縁膜５上に比抵
抗2.9×10-6Ω−cmのAlをスパツタリング法により堆積
して膜厚約1.0μｍの金属膜を形成した後にパターニン
グ加工を行なつて配線６を形成する。この場合、金属膜
の堆積法としては、スパツタリング法以外に蒸着法,CVD
法およびプラズマCVD法などがあるが、いずれを採用し
ても実現できることは言うまでもない。また、パターニ
ングは、レジストパターンをリソグラフイ工程により形
成した後、ドライエツチングより金属膜をエツチングし
て形成する。本実施例では微細パターンを形成するレジ
ストとしてはEB2層レジストを用い、リソグラフイがEB
描画法により行ない、パターン形成後、CCl4を用いてAl
金属膜をドタイエツチングした。次にこれらの配線６を
含む第１の絶縁膜５上に誘電率が第１の絶縁層５よりも
小さい空洞絶縁層７を有する第２の絶縁膜８を形成す
る。この第２の絶縁層８を形成する方法としては、スパ
ツタリング法，バイアススパツタリング法があるが本実
施例ではスパツタリング法を用いて形成した。この場合
の形成条件は、ターゲツトパワーが約3.5KW,Ar雰囲気中
のガス圧が2mTorrである。このスパツタリング法で第２
の絶縁膜８を堆積する場合、堆積する粒子は配線６相互
間の狭い溝の中に埋まらない特徴がある。第４図はこの
特性を定量的に説明する図である。同図において、溝の
高さをH,溝幅をS,堆積された平坦面膜厚をa,溝内に堆積
された膜厚をｂとしたとき横軸にアスペクト比（H/
S）、縦軸に埋め込み比（b/a）を示している。スパツタ
リング法による粒子は同図から判るようにアスペクト比
が1.0以上となると、溝に埋り難くなり、約50％程度し
か埋らない。これは、スパツタリング法の特徴で斜め方
向から粒子が飛来することによる。一方、サブミクロン
配線では、配線６の膜厚の減少は抵抗値を増加させるの
で、配線パターンの縮小に伴ないアスペクト比は高くな
り、1.0以上となる。このような形状に対してスパツタ
リング法により、膜堆積を行なうと、配線６相互間には
絶縁膜が堆積されずに空洞絶縁層７を有する層間膜が形
成されるとともにこの層間膜表面が平坦化される。この
空洞絶縁層７は誘電率が1.0であり、LSIプロセスに適用
可能である。また、最近では試料基板にバイアスを印加
したスパツタエツチングを利用して絶縁層表面の平坦化
を実現する方法があるが、この方法ではスループツトが
低く、ダメージが発生する等の問題があるが、本発明で
は、スパツタリングの付着の悪さを積極的に利用したも
のであり、空洞絶縁層７の形成および表面平坦化を同時
に行なうことができる。したがつてスループツト，ダメ
ージの問題がなく、かつプロセスを複雑にすることな
く、LSIの高密度な配線構造が容易に得られる。
造の製造方法を説明する工程の断面図である。同図
（ａ）において、半導体基板４上にCVD法によりSiO2を
堆積して膜厚約0.5μｍの第１の絶縁膜５を形成する。
この場合、この第１の絶縁膜５の堆積方法としては、CV
D法以外にスパツタリング法，プラズマCVD法およびスピ
ンオン法などがあり、いずれを採用しても実現できるこ
とは言うまでもない。次にこの第１の絶縁膜５上に比抵
抗2.9×10-6Ω−cmのAlをスパツタリング法により堆積
して膜厚約1.0μｍの金属膜を形成した後にパターニン
グ加工を行なつて配線６を形成する。この場合、金属膜
の堆積法としては、スパツタリング法以外に蒸着法,CVD
法およびプラズマCVD法などがあるが、いずれを採用し
ても実現できることは言うまでもない。また、パターニ
ングは、レジストパターンをリソグラフイ工程により形
成した後、ドライエツチングより金属膜をエツチングし
て形成する。本実施例では微細パターンを形成するレジ
ストとしてはEB2層レジストを用い、リソグラフイがEB
描画法により行ない、パターン形成後、CCl4を用いてAl
金属膜をドタイエツチングした。次にこれらの配線６を
含む第１の絶縁膜５上に誘電率が第１の絶縁層５よりも
小さい空洞絶縁層７を有する第２の絶縁膜８を形成す
る。この第２の絶縁層８を形成する方法としては、スパ
ツタリング法，バイアススパツタリング法があるが本実
施例ではスパツタリング法を用いて形成した。この場合
の形成条件は、ターゲツトパワーが約3.5KW,Ar雰囲気中
のガス圧が2mTorrである。このスパツタリング法で第２
の絶縁膜８を堆積する場合、堆積する粒子は配線６相互
間の狭い溝の中に埋まらない特徴がある。第４図はこの
特性を定量的に説明する図である。同図において、溝の
高さをH,溝幅をS,堆積された平坦面膜厚をa,溝内に堆積
された膜厚をｂとしたとき横軸にアスペクト比（H/
S）、縦軸に埋め込み比（b/a）を示している。スパツタ
リング法による粒子は同図から判るようにアスペクト比
が1.0以上となると、溝に埋り難くなり、約50％程度し
か埋らない。これは、スパツタリング法の特徴で斜め方
向から粒子が飛来することによる。一方、サブミクロン
配線では、配線６の膜厚の減少は抵抗値を増加させるの
で、配線パターンの縮小に伴ないアスペクト比は高くな
り、1.0以上となる。このような形状に対してスパツタ
リング法により、膜堆積を行なうと、配線６相互間には
絶縁膜が堆積されずに空洞絶縁層７を有する層間膜が形
成されるとともにこの層間膜表面が平坦化される。この
空洞絶縁層７は誘電率が1.0であり、LSIプロセスに適用
可能である。また、最近では試料基板にバイアスを印加
したスパツタエツチングを利用して絶縁層表面の平坦化
を実現する方法があるが、この方法ではスループツトが
低く、ダメージが発生する等の問題があるが、本発明で
は、スパツタリングの付着の悪さを積極的に利用したも
のであり、空洞絶縁層７の形成および表面平坦化を同時
に行なうことができる。したがつてスループツト，ダメ
ージの問題がなく、かつプロセスを複雑にすることな
く、LSIの高密度な配線構造が容易に得られる。
第４図（ａ），（ｂ），（ｃ）は本発明の他の実施例に
よる配線構造の製造方法を説明する工程の断面図であ
り、前述の図と同一または相当する部分には同一符号を
付してある。同図において、まず、同図（ａ）に示すよ
うに半導体基板４上にCVD法によりSiO2を堆積して膜厚
約0.5μｍの第１の絶縁膜５を形成する。次にこの第１
の絶縁膜５上にスパツタリング法によりAlを堆積して膜
厚約1.0umの金属膜を形成した後、前記第１の実施例と
同様にEBレジストによりパターンを形成し、次いでCCl4
を用いてドライエツチングを行ない、その後レジストを
除去して配線６を形成する。次に同図（ｂ）に示すよう
に前記第１の実施例と同様に配線６を含む第１の絶縁層
５上に、配線６相互間に空洞絶縁層７を有する第２の絶
縁層８を形成した後、同図（ｃ）に示すようにこの第２
の絶縁層８上に金属材料であるグランドプレーン９を堆
積する。本実施例ではスパツタリング法によりAlを堆積
して膜厚約0.2μｍのAl膜を形成した。
よる配線構造の製造方法を説明する工程の断面図であ
り、前述の図と同一または相当する部分には同一符号を
付してある。同図において、まず、同図（ａ）に示すよ
うに半導体基板４上にCVD法によりSiO2を堆積して膜厚
約0.5μｍの第１の絶縁膜５を形成する。次にこの第１
の絶縁膜５上にスパツタリング法によりAlを堆積して膜
厚約1.0umの金属膜を形成した後、前記第１の実施例と
同様にEBレジストによりパターンを形成し、次いでCCl4
を用いてドライエツチングを行ない、その後レジストを
除去して配線６を形成する。次に同図（ｂ）に示すよう
に前記第１の実施例と同様に配線６を含む第１の絶縁層
５上に、配線６相互間に空洞絶縁層７を有する第２の絶
縁層８を形成した後、同図（ｃ）に示すようにこの第２
の絶縁層８上に金属材料であるグランドプレーン９を堆
積する。本実施例ではスパツタリング法によりAlを堆積
して膜厚約0.2μｍのAl膜を形成した。
このような方法によれば、第２の絶縁層８上にグランド
プレーン９を形成したことにより増加する配線容量が低
減され配線６相互間容量の対地容量に対する比率がさら
に小さくなり、漏話量を一層低減させた配線構造を容易
に得ることができる。
プレーン９を形成したことにより増加する配線容量が低
減され配線６相互間容量の対地容量に対する比率がさら
に小さくなり、漏話量を一層低減させた配線構造を容易
に得ることができる。
以上説明したように本発明による配線構造の製造方法に
よれば、配線を含む第１の絶縁膜上にスパッタリング法
により配線相互間の少なくとも一部に空洞を有する第２
の絶縁膜を形成することにより、配線相互間に空洞絶縁
層が形成され、さらにこの空洞絶縁層形成後の第２の絶
縁層の表面が平坦化されるので、サブミクロン配線が容
易に可能となるとともにその多層化が容易に実現可能と
なるなどの極めて優れた効果が得られる。
よれば、配線を含む第１の絶縁膜上にスパッタリング法
により配線相互間の少なくとも一部に空洞を有する第２
の絶縁膜を形成することにより、配線相互間に空洞絶縁
層が形成され、さらにこの空洞絶縁層形成後の第２の絶
縁層の表面が平坦化されるので、サブミクロン配線が容
易に可能となるとともにその多層化が容易に実現可能と
なるなどの極めて優れた効果が得られる。
第１図は本発明により達成される配線構造の１例を示す
断面図、第２図は本発明により達成される配線構造の他
の例を示す断面図、第３図（ａ），（ｂ）は本発明の一
実施例による配線構造の製造方法の一実施例を示す工程
の断面図、第４図はスパツタリング法による埋め込み特
性を示す図、第５図（ａ），（ｂ），（ｃ）は本発明の
他の実施例による配線構造の製造方法を示す工程の断面
図、第６図および第７図は従来の配線構造を示す断面図
である。 ４……半導体基板、５……第１の絶縁層、６……配線、
７……空洞絶縁層、８……第２の絶縁層、９……グラン
ドプレーン。
断面図、第２図は本発明により達成される配線構造の他
の例を示す断面図、第３図（ａ），（ｂ）は本発明の一
実施例による配線構造の製造方法の一実施例を示す工程
の断面図、第４図はスパツタリング法による埋め込み特
性を示す図、第５図（ａ），（ｂ），（ｃ）は本発明の
他の実施例による配線構造の製造方法を示す工程の断面
図、第６図および第７図は従来の配線構造を示す断面図
である。 ４……半導体基板、５……第１の絶縁層、６……配線、
７……空洞絶縁層、８……第２の絶縁層、９……グラン
ドプレーン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 敏夫 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (72)発明者 木内 一秀 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭60−85530（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層上に金属膜を形成する工程と、前記金
属膜を選択的にエッチングすることで配線を形成する工
程と、前記配線を含む第１の絶縁層上にスパッタリング
法により前記配線相互間の少なくとも一部に空洞を有す
る第２の絶縁膜を形成する工程とを含むことを特徴とす
る配線構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243100A JPH07114236B2 (ja) | 1986-10-15 | 1986-10-15 | 配線構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243100A JPH07114236B2 (ja) | 1986-10-15 | 1986-10-15 | 配線構造の製造方法 |
Publications (2)
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| JPH07114236B2 true JPH07114236B2 (ja) | 1995-12-06 |
Family
ID=17098790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243100A Expired - Lifetime JPH07114236B2 (ja) | 1986-10-15 | 1986-10-15 | 配線構造の製造方法 |
Country Status (1)
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| JP (1) | JPH07114236B2 (ja) |
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-
1986
- 1986-10-15 JP JP61243100A patent/JPH07114236B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPS6398134A (ja) | 1988-04-28 |
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| EXPY | Cancellation because of completion of term |