JPH07107938B2 - Method for manufacturing semiconductor pressure sensor - Google Patents
Method for manufacturing semiconductor pressure sensorInfo
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- JPH07107938B2 JPH07107938B2 JP30503986A JP30503986A JPH07107938B2 JP H07107938 B2 JPH07107938 B2 JP H07107938B2 JP 30503986 A JP30503986 A JP 30503986A JP 30503986 A JP30503986 A JP 30503986A JP H07107938 B2 JPH07107938 B2 JP H07107938B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体圧力センサの製造方法に係り、絶縁層上
に単結晶のピエゾ抵抗層を有する半導体圧力センサの製
造方法に関する。The present invention relates to a method for manufacturing a semiconductor pressure sensor, and more particularly to a method for manufacturing a semiconductor pressure sensor having a single crystal piezoresistive layer on an insulating layer.
機械的応力を加える事によってピエゾ抵抗効果によりそ
の抵抗値が変化する事を利用して、単結晶シリコン基板
の一部の肉厚を薄くしダイヤフラムを形成し、そのダイ
ヤフラムに形成されたエピタキシャル層内にピエゾ抵抗
層を拡散等で形成して、ダイヤフラムに加わる圧力によ
りピエゾ抵抗層を変形させ、ピエゾ抵抗効果による抵抗
値の変化を検出して圧力を測定する半導体圧力センサが
用いられている。By utilizing the fact that the resistance value changes due to the piezoresistive effect when a mechanical stress is applied, the thickness of a part of the single crystal silicon substrate is reduced to form a diaphragm, and the inside of the epitaxial layer formed on the diaphragm is reduced. There is used a semiconductor pressure sensor in which a piezoresistive layer is formed by diffusion or the like, the piezoresistive layer is deformed by the pressure applied to the diaphragm, and a change in resistance value due to the piezoresistive effect is detected to measure the pressure.
しかしながら、上記の半導体圧力センサによると、単結
晶シリコン基板とピエゾ抵抗層との電気的分離は単結晶
シリコン基板内に形成されるPN接合にて行なっており、
この様なセンサを高温において使用する場合、PN接合部
においてリーク電流が増加してしまい安定した測定が困
難になるという問題があった。However, according to the above semiconductor pressure sensor, the electrical isolation between the single crystal silicon substrate and the piezoresistive layer is performed by the PN junction formed in the single crystal silicon substrate,
When such a sensor is used at a high temperature, there is a problem that leak current increases at the PN junction and stable measurement becomes difficult.
そこで上記の問題を解決するために、絶縁層上にピエゾ
抵抗層を形成する事により基板との電気的分離を行なう
ようにした半導体圧力センサが提案されている。第４図
はそのような半導体圧力センサの断面図である。図にお
いて、100は単結晶シリコン基板であり、102は単結晶シ
リコン基板100の主表面に熱酸化法あるいはCVD法によっ
て形成される絶縁層としてのシリコン酸化膜である。
尚、単結晶シリコン基板100の他主面側に形成される凹
部101は、エッチング等により単結晶シリコン基板100の
肉厚が所定の厚さになるように形成されている。そし
て、シリコン酸化膜102上にピエゾ抵抗層103を形成して
半導体圧力センサを構成している。Therefore, in order to solve the above problem, a semiconductor pressure sensor has been proposed in which a piezoresistive layer is formed on an insulating layer so as to be electrically separated from the substrate. FIG. 4 is a sectional view of such a semiconductor pressure sensor. In the figure, 100 is a single crystal silicon substrate, and 102 is a silicon oxide film as an insulating layer formed on the main surface of the single crystal silicon substrate 100 by a thermal oxidation method or a CVD method.
The recess 101 formed on the other main surface side of the single crystal silicon substrate 100 is formed by etching or the like so that the single crystal silicon substrate 100 has a predetermined thickness. Then, a piezoresistive layer 103 is formed on the silicon oxide film 102 to form a semiconductor pressure sensor.
しかしながら、上記の第４図に示す半導体圧力センサに
おいて、シリコン酸化膜102上に形成されるピエゾ抵抗
層103は、通常CVD法あるいは蒸着法により形成される多
結晶シリコンをフォトリソグラフィ法等により所望の形
状にエッチングする事により島状に形成したものであ
り、その材質は多結晶である。ここで、多結晶と単結晶
のピエゾ抵抗層を比較すると、単結晶のピエゾ抵抗層の
力が感度が高く、出力特性のばらつきを小さくできるの
で望ましい。そこで従来では多結晶シリコン再結晶化す
る事により単結晶のピエゾ抵抗層を形成するという技術
も提案されているが、そのような技術にいたっても、依
然、特性のばらつきを小さくする事は困難であり、又、
再結晶化するにはコストが高くなるという問題が生じて
くる。However, in the semiconductor pressure sensor shown in FIG. 4 described above, the piezoresistive layer 103 formed on the silicon oxide film 102 is usually made of polycrystalline silicon formed by the CVD method or the vapor deposition method by a photolithography method or the like. It is formed into an island shape by etching into a shape, and its material is polycrystalline. Here, comparing the polycrystalline and single crystal piezoresistive layers is desirable because the force of the single crystal piezoresistive layer has high sensitivity and the variation in output characteristics can be reduced. Therefore, conventionally, a technique of forming a single crystal piezoresistive layer by recrystallizing polycrystalline silicon has also been proposed, but even with such a technique, it is still difficult to reduce variations in characteristics. And again
There is a problem that the cost increases for recrystallization.
そこで本発明は上記の問題点に鑑みなされたものであっ
て、高温においても基板と電気的に完全に分離でき、特
性のばらつきが小さい単結晶のピエゾ抵抗値を比較的低
コストにて形成可能は半導体圧力センサの製造方法を提
供する目的をしている。Therefore, the present invention has been made in view of the above problems, and it is possible to form a piezoresistive value of a single crystal that can be completely electrically separated from a substrate even at a high temperature and has a small variation in characteristics at a relatively low cost. Aims to provide a method of manufacturing a semiconductor pressure sensor.
上記の目的を達成する為に、本発明は１の基板に凹部を
形成する工程と、 半導体単結晶基板の主表面側より不純物を導入する事に
よりピエゾ抵抗層を形成し、引続き、該主表面上に絶縁
層を形成する工程と、 前記第１の基板の主表面と、前記半導体単結晶基板の主
表面とを接合する工程と、 前記半導体単結晶基板の他主面側よりエッチングする事
により、前記第１の基板の主表面の上側にダイヤフラム
となる前記絶縁層、及びピエゾ抵抗層を形成する工程
と、を備える事を特徴とする半導体圧力センサの製造方
法を採用している。In order to achieve the above object, the present invention provides a step of forming a recess in a substrate 1, a piezoresistive layer is formed by introducing impurities from the main surface side of a semiconductor single crystal substrate, and then the main surface is continuously formed. By forming an insulating layer thereon, joining the main surface of the first substrate and the main surface of the semiconductor single crystal substrate, and etching from the other main surface side of the semiconductor single crystal substrate And a step of forming the insulating layer to be a diaphragm and a piezoresistive layer on the upper side of the main surface of the first substrate, the method for manufacturing a semiconductor pressure sensor is employed.
以下図面に示す実施例により本発明を詳細に説明する。 The present invention will be described in detail below with reference to embodiments shown in the drawings.
第１図（ａ）乃至（ｊ）は本発明の第１実施例を説明す
るための断面図である。まず第１図（ａ）乃至（ｇ）を
用いて本実施例を製造工程順に説明する。第１図（ａ）
において、１は（100）面の第１の単結晶シリコン基板
であり、２は第１の単結晶シリコン基板１の主表面上の
所定領域に形成するシリコン酸化膜（SiO2）である。こ
のシリコン酸化膜２をマスクとして水酸化カリウム（KO
H）等による異方性のエッチング液を用いてエッチング
し同図（ｂ）に示すような凹部３を形成する。尚、ここ
で用いる基板としてはその結晶面は（110）でもよくパ
イレックスガラス，サファイア等に凹部を形成したもの
であってもよい。1 (a) to 1 (j) are sectional views for explaining the first embodiment of the present invention. First, this embodiment will be described in the order of manufacturing steps with reference to FIGS. Fig. 1 (a)
In FIG. 1, 1 is a (100) plane first single crystal silicon substrate, and 2 is a silicon oxide film (SiO 2 ) formed in a predetermined region on the main surface of the first single crystal silicon substrate 1. Using this silicon oxide film 2 as a mask, potassium hydroxide (KO
Etching is carried out using an anisotropic etching solution such as H) to form the recess 3 as shown in FIG. The substrate used here may have a crystal plane of (110) or a Pyrex glass, sapphire or the like having a recess formed therein.
一方、同図（ｃ）に示すように、例えばその比抵抗が３
〜５Ωcm,N型導電型，結晶面が（100）あるいは（110）
の第２の単結晶シリコン基板４の主表面上の所定領域
に、シリコン酸化膜５を形成し、同図（ｄ）に示すよう
にそのシリコン酸化膜５をマスクとしてボロン（Ｂ）等
のＰ型不純物を高濃度に拡散しピエゾ抵抗層６を＜110
＞方向に形成する。引続き、シリコン酸化膜５を除去し
た後に第２の単結晶シリコン基板４の主表面上の前面に
LPCVD法又はプラスでCVD法により膜厚が0.1〜2.0μｍの
シリコン窒化膜（Si3N4）７を形成し、さらにこのシリ
コン窒化膜７上にBPSG膜８を形成する。尚、この時、BP
SG膜８の表面はほぼ平滑な状態となっている。On the other hand, as shown in FIG. 3C, for example, the specific resistance is 3
~ 5Ωcm, N type conductivity type, (100) or (110) crystal plane
A silicon oxide film 5 is formed in a predetermined region on the main surface of the second single crystal silicon substrate 4, and as shown in FIG. 3D, the silicon oxide film 5 is used as a mask to form a boron (B) or other P -Type impurities are diffused in high concentration and the piezoresistive layer 6 is <110
Form in the> direction. Subsequently, after removing the silicon oxide film 5, the front surface on the main surface of the second single crystal silicon substrate 4 is removed.
A silicon nitride film (Si 3 N 4 ) 7 having a film thickness of 0.1 to 2.0 μm is formed by the LPCVD method or the plus CVD method, and the BPSG film 8 is further formed on the silicon nitride film 7. At this time, BP
The surface of the SG film 8 is almost smooth.
そして、同図（ｅ）に示すように、第１の単結晶シリコ
ン基板１の主表面上に、上下のパターンが設定通り重な
るように例えば赤外顕微鏡で位置合せを行ない第２の単
結晶シリコン基板４に形成されたBPSG膜８を配置する。
ここで本実施例においては第1,第２の単結晶シリコン基
板1,4（あるいはそれらのウェハ）の周辺部を真空中で
レーザにより溶融接着して仮止めを行なう。しかる後に
真空炉内に入れ約1000℃に過熱し、BPSG膜８を溶融し第
1,第２の単結晶シリコン基板1,4の両者の接着を行な
う。この際、両者の接着は真空中で行なわれるので基準
圧室となる凹部３内は真空となる。又、本実施例におい
ては接着が完全に行なわれるように基板上に重しを乗せ
て行っている。尚、両者の接着を行なう為の接着（接
合）層としてBPSG膜８を用いているが、他の低融点ガラ
ス等を用いてもよく、又、その両者の接合は低融点ガラ
スの溶融接着に限定される事なく、例えば第１の単結晶
シリコン基板１上のシリコン酸化膜２を除去して、いわ
ゆる陽極接合（アノーディックボンディング）により接
合してもよく、又、仮止めを行なわずに真空中高温炉内
で直接接合してもよい。又、接着用のBPSG膜８はシリコ
ン窒化膜７上の前面に形成する事なく接着部分のみに部
分的に形成してもよい。又、絶縁膜としてのシリコン窒
化膜７はシリコン酸化膜等の他の絶縁膜であってもよ
い。Then, as shown in FIG. 3E, the second single crystal silicon is aligned by, for example, an infrared microscope so that the upper and lower patterns are overlapped as set on the main surface of the first single crystal silicon substrate 1. The BPSG film 8 formed on the substrate 4 is arranged.
Here, in this embodiment, the peripheral portions of the first and second single crystal silicon substrates 1 and 4 (or their wafers) are melt-bonded by a laser in a vacuum and temporarily fixed. After that, it is put in a vacuum furnace and heated to about 1000 ° C. to melt the BPSG film 8 and
Both the first and second single crystal silicon substrates 1 and 4 are bonded. At this time, since the two are bonded in a vacuum, the inside of the recess 3 serving as the reference pressure chamber is in a vacuum. Also, in this embodiment, a weight is placed on the substrate so that the bonding is completed. Although the BPSG film 8 is used as an adhesion (bonding) layer for bonding the two, other low melting glass or the like may be used, and the bonding of the both is performed by melting and bonding the low melting glass. Without limitation, for example, the silicon oxide film 2 on the first single crystal silicon substrate 1 may be removed and bonded by so-called anodic bonding (vacuum bonding) without temporary fixing. You may join directly in a middle-high temperature furnace. The BPSG film 8 for adhesion may be partially formed only on the adhesion part without being formed on the front surface of the silicon nitride film 7. Further, the silicon nitride film 7 as an insulating film may be another insulating film such as a silicon oxide film.
そして、同図（ｆ）に示すように、第１の単結晶シリコ
ン基板１の他主面（裏面）をワックス等で覆い（図示は
しない）、第２の単結晶シリコン基板４の他主面（裏
面）側より、例えばエチレンジアミン（260ml），ピロ
カテコール（45g），水（120ml）を主成分とする異方性
エッチング液により第２の単結晶シリコン基板４をエッ
チング除去している。この際、エッチングはＮ型導電型
である領域を選択的に進行し、高濃度にボロンを拡散し
たピエゾ抵抗層６部分及びシリコン窒化膜７はほとんど
エッチングされずに残る。このようにしてダイヤフラム
となる絶縁膜としてのシリコン窒化膜７上に単結晶のピ
エゾ抵抗層６が形成される。そして、同図（ｇ）に示す
ように、表面保護膜９、及びAl等から成る配線層10を形
成して半導体圧力センサを構成する。Then, as shown in FIG. 3F, the other main surface (back surface) of the first single crystal silicon substrate 1 is covered with wax or the like (not shown), and the other main surface of the second single crystal silicon substrate 4 is covered. From the (rear surface) side, the second single crystal silicon substrate 4 is removed by etching with an anisotropic etching solution containing ethylenediamine (260 ml), pyrocatechol (45 g) and water (120 ml) as main components. At this time, the etching selectively progresses in the N-type conductivity region, and the portion of the piezoresistive layer 6 and the silicon nitride film 7 in which boron is diffused at a high concentration remains almost unetched. In this way, the single crystal piezoresistive layer 6 is formed on the silicon nitride film 7 serving as an insulating film which becomes the diaphragm. Then, as shown in FIG. 6G, the surface protection film 9 and the wiring layer 10 made of Al or the like are formed to form a semiconductor pressure sensor.
そこで本実施例によると、シリコン窒化膜７とBPSG膜８
とで構成するダイヤフラムを凹部３の上部、及び凹部３
の周辺である第１の単結晶シリコン基板１上にわたって
ほぼ平滑に形成する事ができ、従って、ピエゾ抵抗層６
側にあたる表面に凹部３を形成できるのでその凹部３を
形成するのにエッチングする体積を比較的小さくする事
ができ、小型の半導体圧力センサを形成する事ができ
る。そして、シリコン窒化膜７上に何ら再結晶化する事
なく、もともと単結晶のピエゾ抵抗層６を形成できるの
で多結晶のピエゾ抵抗層と比較して感度を高くする事が
でき、しかも特性のばらつきを小さく、製造コストを低
くできるという効果がある。Therefore, according to the present embodiment, the silicon nitride film 7 and the BPSG film 8 are
The diaphragm constituted by the upper part of the recess 3 and the recess 3
Of the piezoresistive layer 6 can be formed almost smoothly over the first single crystal silicon substrate 1 which is the periphery of the piezoresistive layer 6.
Since the concave portion 3 can be formed on the surface corresponding to the side, the volume of etching for forming the concave portion 3 can be made relatively small, and a small semiconductor pressure sensor can be formed. Further, since the originally single crystal piezoresistive layer 6 can be formed on the silicon nitride film 7 without any recrystallization, the sensitivity can be increased as compared with the polycrystalline piezoresistive layer, and the variation in characteristics can be achieved. And the manufacturing cost can be reduced.
又、本実施例により形成される半導体圧力センサは、そ
のピエゾ抵抗層６をシリコン窒化膜７等により第１の単
結晶シリコン基板１と電気的に完全に分離でき、高温に
おいて使用してもその特性は安定となる。尚、ダイヤフ
ラムの厚さはシリコン窒化膜７の膜厚によって調整され
るが、接着前の第２の単結晶シリコン基板４を同図
（ｈ）に示すように、シリコン窒化膜７上に適当な熱膨
張係数を有する多結晶シリコン層11あるいは再結晶化し
た単結晶シリコン層を形成し、その上にBPSG膜８を形成
する構成とし、ダイヤフラムの厚さを例えば多結晶シリ
コン層11の厚さにより任意に調整してもよい。又、ピエ
ゾ抵抗層６のパターンを予め形成しているが、第２の単
結晶シリコン基板４内に主表面側より所定の厚みをもっ
て全面にＰ型不純物を拡散し、第２の単結晶シリコン基
板４のエッチング後に所定のパターンを形成してもよ
い。Further, the semiconductor pressure sensor formed by this embodiment can completely electrically separate the piezoresistive layer 6 from the first single crystal silicon substrate 1 by the silicon nitride film 7 or the like, and even if it is used at high temperature, The characteristics are stable. Although the thickness of the diaphragm is adjusted by the film thickness of the silicon nitride film 7, the second single crystal silicon substrate 4 before being bonded is appropriately formed on the silicon nitride film 7 as shown in FIG. A polycrystalline silicon layer 11 having a coefficient of thermal expansion or a recrystallized single crystal silicon layer is formed, and a BPSG film 8 is formed on the polycrystalline silicon layer 11, and the thickness of the diaphragm depends on the thickness of the polycrystalline silicon layer 11, for example. You may adjust arbitrarily. Further, although the pattern of the piezoresistive layer 6 is formed in advance, the P-type impurities are diffused in the second single crystal silicon substrate 4 with a predetermined thickness from the main surface side, and the second single crystal silicon substrate 4 is formed. A predetermined pattern may be formed after the etching of 4.
又、上記実施例により形成される半導体圧力センサは絶
対圧センサであるが、同図（ｉ）に示すように、第１の
単結晶シリコン基板１に予じめ導通孔12を用いておき、
相対圧センサとして使用してもよい。又、上記実施例の
説明では簡単の為に省略したが、半導体圧力センサの出
力を処理する回路を第１の単結晶シリコン基板１内に形
成してもよい。同図（ｊ）は出力処理回路の構成要素と
して、例えばMOSFETを表わす断面図であり、図において
13は第１の単結晶シリコン基板１内に形成されるP-ウェ
ル領域、14,15はP-ウェル領域13内に形成されるそれぞ
れN+ソース拡散領域,N+ドレイン拡散領域、16はフィー
ルド絶縁膜、17,18はそれぞれソース電極、ドレイン電
極、19はゲート電極、20は絶縁膜であり、その各々は公
知の半導体加工技術により形成される。Further, although the semiconductor pressure sensor formed by the above-mentioned embodiment is an absolute pressure sensor, as shown in FIG. 1I, a pre-established through hole 12 is used in the first single crystal silicon substrate 1,
It may be used as a relative pressure sensor. Although omitted in the description of the above embodiment for the sake of simplicity, a circuit for processing the output of the semiconductor pressure sensor may be formed in the first single crystal silicon substrate 1. FIG. 1J is a sectional view showing, for example, a MOSFET as a component of the output processing circuit.
13 is a P − well region formed in the first single crystal silicon substrate 1, 14 and 15 are N + source diffusion regions and N + drain diffusion regions formed in the P − well region 13, respectively, and 16 is a field. Insulating films, 17 and 18 are source electrodes and drain electrodes, 19 is a gate electrode, and 20 is an insulating film, each of which is formed by a known semiconductor processing technique.
次に、本発明の第２実施例を第２図（ａ）乃至（ｃ）の
断面図を用いて説明する。本実施例は上記第１実施例と
主要部は同じで、第１実施例でいう第１の単結晶シリコ
ン基板１側に本実施例の特徴があり、その部分を中心に
説明する。同図（ａ）において、1aは第１の単結晶シリ
コン基板、2aは第１の単結晶シリコン基板1aの主表面上
に形成されるシリコン酸化膜、26はシリコン酸化膜2a上
に形成した多結晶シリコン層を再結晶化したSOI層であ
り、SOI層26上の所定領域に形成されるシリコン酸化膜2
7をマスクとしてSOI層26を部分的にシリコン酸化膜2aま
でエッチング除去する事により凹部3aを形成している。
そして上記第１実施例と同様に第２の単結晶シリコン基
板を他主面側より選択的にエッチング除去する事によ
り、凹部3aの上部、及び凹部3aの周辺であるシリコン酸
化膜27上にBPSG膜8a,シリコン窒化膜7,ピエゾ抵抗層6a
を形成する。Next, a second embodiment of the present invention will be described with reference to the sectional views of FIGS. 2 (a) to (c). This embodiment is the same as the first embodiment in the main part, and the feature of this embodiment lies in the side of the first single crystal silicon substrate 1 referred to in the first embodiment. In the figure (a), 1a is a first single crystal silicon substrate, 2a is a silicon oxide film formed on the main surface of the first single crystal silicon substrate 1a, and 26 is a multi-layer formed on the silicon oxide film 2a. A silicon oxide film 2 which is an SOI layer obtained by recrystallizing a crystalline silicon layer and is formed in a predetermined region on the SOI layer 26.
Using the 7 as a mask, the SOI layer 26 is partially etched down to the silicon oxide film 2a to form the recess 3a.
Then, similarly to the first embodiment, the second single crystal silicon substrate is selectively removed by etching from the other main surface side, so that the BPSG is formed on the silicon oxide film 27 in the upper part of the recess 3a and the periphery of the recess 3a. Film 8a, silicon nitride film 7, piezoresistive layer 6a
To form.
そこで本実施例においても第１実施例と同様の効果が得
られるが、凹部3aの周辺であるSOI層26内に半導体圧力
センサからの信号を処理する回路を形成し、又、第１の
単結晶シリコン基板1a内にも第１図（ｊ）の第１の単結
晶シリコン基板１内に形成した処理回路と同様の回路を
形成する事により三次元ICを実現できる。尚、SOI層26
内に処理回路等を形成しない場合には、このSOI層26の
かわりに多結晶シリコン層を形成してもよい。又、第２
図（ｂ）に示す構成は第１の単結晶シリコン基板1aの他
主面側より凹部3a側に向けて、KOH等のエッチング液に
よりエッチングして凹部28を形成したものであり、この
状態にて使用すれば絶対圧センサとなり、同図（ｃ）に
示すように凹部3aと凹部28間のシリコン酸化膜29を除去
すれば相対圧センサを形成できる。Therefore, in this embodiment, the same effect as that of the first embodiment can be obtained, but a circuit for processing a signal from the semiconductor pressure sensor is formed in the SOI layer 26 around the recess 3a, and the first single A three-dimensional IC can be realized by forming a circuit similar to the processing circuit formed in the first single crystal silicon substrate 1 of FIG. 1 (j) in the crystal silicon substrate 1a. The SOI layer 26
If no processing circuit or the like is formed therein, a polycrystalline silicon layer may be formed instead of the SOI layer 26. Also, the second
The structure shown in FIG. 2B is one in which the concave portion 28 is formed by etching with an etching solution such as KOH from the other main surface side of the first single crystal silicon substrate 1a toward the concave portion 3a side. If used as an absolute pressure sensor, a relative pressure sensor can be formed by removing the silicon oxide film 29 between the recess 3a and the recess 28 as shown in FIG.
次に、本発明の第３実施例を第３図（ａ）乃至（ｅ）の
断面図を用いて説明する。同図（ａ）において、1bは第
１の単結晶シリコン基板であり、本実施例においては凹
部は後述する工程に形成される。同図（ｂ）及び（ｃ）
は上記第１実施例の説明において第１図（ｃ）及び
（ｄ）で説明した形成工程と同様の工程で形成されるも
ので、4bは第２の単結晶シリコン基板、5bはマスクとし
てのシリコン酸化膜、6bはピエゾ抵抗層、7bはシリコン
窒化膜である。尚、本実施例においては接着用のBPSG膜
は形成されずに、同図（ｄ）に示すようにシリコン窒化
膜7bと第１の単結晶シリコン基板1bとを直接陽極接合し
ている。Next, a third embodiment of the present invention will be described with reference to the sectional views of FIGS. 3 (a) to 3 (e). In FIG. 3A, reference numeral 1b is a first single crystal silicon substrate, and in the present embodiment, the recess is formed in the step described later. The same figure (b) and (c)
Are formed by the same steps as the forming steps described in FIGS. 1C and 1D in the description of the first embodiment, 4b is a second single crystal silicon substrate, and 5b is a mask. A silicon oxide film, 6b is a piezoresistive layer, and 7b is a silicon nitride film. In this embodiment, the BPSG film for adhesion is not formed, but the silicon nitride film 7b and the first single crystal silicon substrate 1b are directly anodically bonded as shown in FIG.
そして同図（ｅ）に示すように、第２の単結晶シリコン
基板4bをエッチング除去する事により、第１の単結晶シ
リコン基板1b上にシリコン窒化膜7b及びピエゾ抵抗層6b
を形成する。その後、ピエゾ抵抗層6bの周囲を熱酸化す
る事によりシリコン酸化膜23bを形成し、引続き、その
シリコン酸化膜23b及びシリコン窒化膜7b上に表面保護
膜9b等を形成し、半導体圧力センサを構成する。そし
て、第１の単結晶シリコン基板1bの他主面側よりエッチ
ングし、凹部3bを形成する事によりダイヤフラムとなる
部分を形成する。Then, as shown in FIG. 6E, the silicon nitride film 7b and the piezoresistive layer 6b are formed on the first single crystal silicon substrate 1b by etching away the second single crystal silicon substrate 4b.
To form. After that, the silicon oxide film 23b is formed by thermally oxidizing the periphery of the piezoresistive layer 6b, and subsequently, the surface protection film 9b and the like are formed on the silicon oxide film 23b and the silicon nitride film 7b to form a semiconductor pressure sensor. To do. Then, etching is performed from the other main surface side of the first single crystal silicon substrate 1b to form a recess 3b, thereby forming a portion to be a diaphragm.
そこで、本実施例によると、第１の単結晶シリンダ基板
1b上に絶縁膜であるシリコン窒化膜7bを介して単結晶の
ピエゾ抵抗層6bを形成できるので、高温においてもその
特性は安定であり、しかも、その単結晶はもともと単結
晶であるものであり、再結晶化した単結晶ではないの
で、上述したように特性のばらつきを小さくでき、製造
コストを低くできるという効果がある。Therefore, according to the present embodiment, the first single crystal cylinder substrate
Since the single crystal piezoresistive layer 6b can be formed on the 1b through the silicon nitride film 7b as the insulating film, its characteristics are stable even at high temperature, and the single crystal is originally a single crystal. Since it is not a recrystallized single crystal, there is an effect that variations in characteristics can be reduced and the manufacturing cost can be reduced as described above.
以上述べたように、本発明によるとピエゾ抵抗層を絶縁
層により第１の基板と電気的に完全に分離でき、高温に
おいてもその特性を安定にする事ができる。又、何ら再
結晶化する事なく、もともと単結晶のピエゾ抵抗層をダ
イヤフラム上に形成できるので、特性のばらつきを小さ
く製造コストを低くできるという優れた効果がある。As described above, according to the present invention, the piezoresistive layer can be electrically completely separated from the first substrate by the insulating layer, and its characteristics can be stabilized even at high temperature. Further, since a piezoresistive layer which is originally a single crystal can be formed on the diaphragm without any recrystallization, there is an excellent effect that the variation in characteristics can be reduced and the manufacturing cost can be reduced.
第１図（ａ）乃至（ｊ）は本発明の第１実施例を説明す
るための断面図、第２図（ａ）乃至（ｃ）は本発明の第
２実施例を説明するための断面図、第３図（ａ）乃至
（ｅ）は本発明の第３実施例を説明するための断面図、
第４図は従来技術の半導体圧力センサを説明するための
断面図である。 １……第１の単結晶シリコン基板,3……凹部,4……第２
の単結晶シリコン基板,6……ピエゾ抵抗層,7……シリコ
ン窒化膜,8……BPSG膜。1 (a) to (j) are sectional views for explaining the first embodiment of the present invention, and FIGS. 2 (a) to (c) are sectional views for explaining the second embodiment of the present invention. FIGS. 3A to 3E are sectional views for explaining a third embodiment of the present invention,
FIG. 4 is a sectional view for explaining a conventional semiconductor pressure sensor. 1 ... 1st single crystal silicon substrate, 3 ... recess, 4 ... 2nd
Single crystal silicon substrate, 6 ... Piezoresistive layer, 7 ... Silicon nitride film, 8 ... BPSG film.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−30488（ＪＰ，Ａ) 特開 昭54−103684（ＪＰ，Ａ) 特開 昭57−148378（ＪＰ，Ａ) 特開 昭63−155675（ＪＰ，Ａ) 特開 昭63−250865（ＪＰ，Ａ) 特開 昭63−237482（ＪＰ，Ａ) 特開 昭63−311774（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-50-30488 (JP, A) JP-A-54-103684 (JP, A) JP-A-57-148378 (JP, A) JP-A-63- 155675 (JP, A) JP 63-250865 (JP, A) JP 63-237482 (JP, A) JP 63-311774 (JP, A)
Claims (3)
よりピエゾ抵抗層を形成し、引続き、該主表面上に絶縁
層を形成する工程と、 前記第１の基板の主表面と、前記半導体単結晶基板の主
表面とを接合する工程と、 前記半導体単結晶基板の他主面側よりエッチングする事
により、前記第１の基板の主表面の上側にダイヤフラム
となる前記絶縁層、及びピエゾ抵抗層を形成する工程
と、を備える事を特徴とする半導体圧力センサの製造方
法。1. A step of forming a recess in a first substrate, and a piezoresistive layer is formed by introducing impurities from the main surface side of a semiconductor single crystal substrate, and subsequently an insulating layer is formed on the main surface. And a step of joining the main surface of the first substrate and the main surface of the semiconductor single crystal substrate, and the first substrate by etching from the other main surface side of the semiconductor single crystal substrate. And a step of forming the insulating layer to be a diaphragm and a piezoresistive layer on the upper side of the main surface of the semiconductor pressure sensor.
形成されている特許請求の範囲第１項記載の半導体圧力
センサの製造方法。2. The method for manufacturing a semiconductor pressure sensor according to claim 1, wherein the recess is formed on the main surface side of the first substrate.
である特許請求の範囲第１項又は第２項に記載の半導体
圧力センサの製造方法。3. The method for manufacturing a semiconductor pressure sensor according to claim 1, wherein the insulating layer has a substantially smooth surface.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30503986A JPH07107938B2 (en) | 1986-12-19 | 1986-12-19 | Method for manufacturing semiconductor pressure sensor |
| US07/132,573 US4975390A (en) | 1986-12-18 | 1987-12-08 | Method of fabricating a semiconductor pressure sensor |
| DE3743080A DE3743080C2 (en) | 1986-12-18 | 1987-12-18 | Method of manufacturing a semiconductor pressure sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30503986A JPH07107938B2 (en) | 1986-12-19 | 1986-12-19 | Method for manufacturing semiconductor pressure sensor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63156365A JPS63156365A (en) | 1988-06-29 |
| JPH07107938B2 true JPH07107938B2 (en) | 1995-11-15 |
Family
ID=17940365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30503986A Expired - Lifetime JPH07107938B2 (en) | 1986-12-18 | 1986-12-19 | Method for manufacturing semiconductor pressure sensor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107938B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019149822A1 (en) | 2018-02-02 | 2019-08-08 | Societe Des Produits Nestle S.A. | Stabilizing omega-3 fatty acids with bran |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2746919B1 (en) * | 1996-03-28 | 1998-04-24 | Commissariat Energie Atomique | CONSTRAINED GAUGE SENSOR USING THE PIEZORESISTIVE EFFECT AND ITS MANUFACTURING METHOD |
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| JP6425794B1 (en) * | 2017-12-13 | 2018-11-21 | 三菱電機株式会社 | Semiconductor pressure sensor |
-
1986
- 1986-12-19 JP JP30503986A patent/JPH07107938B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019149822A1 (en) | 2018-02-02 | 2019-08-08 | Societe Des Produits Nestle S.A. | Stabilizing omega-3 fatty acids with bran |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63156365A (en) | 1988-06-29 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |