JPH07107680B2 - 並列プロセッサのプロセッサ間データ転送装置 - Google Patents
並列プロセッサのプロセッサ間データ転送装置Info
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- JPH07107680B2 JPH07107680B2 JP61249621A JP24962186A JPH07107680B2 JP H07107680 B2 JPH07107680 B2 JP H07107680B2 JP 61249621 A JP61249621 A JP 61249621A JP 24962186 A JP24962186 A JP 24962186A JP H07107680 B2 JPH07107680 B2 JP H07107680B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のプロセツサから構成される並列プロセツ
サにおいて、特に効率のよいプロセツサ間データ転送装
置に関する。
サにおいて、特に効率のよいプロセツサ間データ転送装
置に関する。
複数のプロセツサから構成される並列プロセツサにおい
て、プロセツサ間データ転送方式として、送り先プロセ
ツサ番号などの送り先情報と転送すべきデータを組みあ
わせてメツセージを構成し、このメツセージを転送する
メツセージ転送方式が知られている。なお、ここで、転
送すべきデータとは、広義のデータを意味し、メツセー
ジ内の送り先情報以外すべてである（たとえば、タグ情
報、データ識別情報などを含む）。
て、プロセツサ間データ転送方式として、送り先プロセ
ツサ番号などの送り先情報と転送すべきデータを組みあ
わせてメツセージを構成し、このメツセージを転送する
メツセージ転送方式が知られている。なお、ここで、転
送すべきデータとは、広義のデータを意味し、メツセー
ジ内の送り先情報以外すべてである（たとえば、タグ情
報、データ識別情報などを含む）。
メツセージ形式としては、たとえば、ア ハードウエア
デザイン オブ シグマー1,ア データフロー コン
ピユータ フオー サイエンテイフツク コンピユテー
シヨンズ，プロシーデイングス アイ・シー・ピー・ピ
ー（1984年）第524頁から第531頁（A hardware design
of Sigma-1,A Data-flow computer for scientific com
putations,Proc.ICPP,524-531,1984）の525頁にある。
デザイン オブ シグマー1,ア データフロー コン
ピユータ フオー サイエンテイフツク コンピユテー
シヨンズ，プロシーデイングス アイ・シー・ピー・ピ
ー（1984年）第524頁から第531頁（A hardware design
of Sigma-1,A Data-flow computer for scientific com
putations,Proc.ICPP,524-531,1984）の525頁にある。
メツセージ転送方式は、メツセージ自体が自ら持つ送り
先情報をもとに、能動的にプロセツサ間の転送経路上を
転送先プロセツサに向かつて移動する。したがつて、メ
ツセージ転送方式は、プロセツサ上での演算処理と、プ
ロセツサ間のメツセージ転送が独立に行うことができる
ので、転送処理を演算処理にかくすことができる有効な
方式である。
先情報をもとに、能動的にプロセツサ間の転送経路上を
転送先プロセツサに向かつて移動する。したがつて、メ
ツセージ転送方式は、プロセツサ上での演算処理と、プ
ロセツサ間のメツセージ転送が独立に行うことができる
ので、転送処理を演算処理にかくすことができる有効な
方式である。
また、一般に上記プロセツサ間の転送経路は、信頼性あ
るいは効率の面から、冗長性を持たせてある。つまり、
送り先プロセツサに対する転送経路上の経路を一意に定
めず複数の経路を用意している。
るいは効率の面から、冗長性を持たせてある。つまり、
送り先プロセツサに対する転送経路上の経路を一意に定
めず複数の経路を用意している。
上記従来技術では、メツセージはすべて送り元プロセツ
サで構成され、転送経路はメツセージ内の送り先情報を
もとに送り先プロセツサに対してメツセージを送るだけ
であつた。
サで構成され、転送経路はメツセージ内の送り先情報を
もとに送り先プロセツサに対してメツセージを送るだけ
であつた。
そのため、転送経路内で生じる情報をメツセージに加え
ることは考慮されておらず、送り元プロセツサでメツセ
ージに組み込めない情報（たとえば転送経路が冗長性を
持つ、つまり、メツセージが通りうる経路が複数あり、
どの経路を通るかは動的に定まるときのメツセージの経
路情報または、メツセージがネツトワーク中で他のメツ
セージと経路が競合した場合に待ちを強要された回数）
を送り先プロセツサに知らせることはできなかつた。
ることは考慮されておらず、送り元プロセツサでメツセ
ージに組み込めない情報（たとえば転送経路が冗長性を
持つ、つまり、メツセージが通りうる経路が複数あり、
どの経路を通るかは動的に定まるときのメツセージの経
路情報または、メツセージがネツトワーク中で他のメツ
セージと経路が競合した場合に待ちを強要された回数）
を送り先プロセツサに知らせることはできなかつた。
本発明の目的は、転送経路内にメツセージに新しい情報
を加えるを可能にすることである。
を加えるを可能にすることである。
〔問題点を解決するための手段〕 上記目的を達成するために、転送経路を多段のスイッチ
モジュールで構成し、メッセージは、当該メッセージが
いずれのプロセッサまたはいずれのスイッチモジュール
からのメッセージであるかを示す転送経路情報を備え、
各スイッチモジュールは、メッセージが入力されたと
き、当該スイッチモジュールを通過したことを示す情報
をメッセージの転送経路情報に付加する手段を備えたも
のである。更に、メッセージは、他のメッセージと競合
したことを示す転送経路情報をも備え、各スイッチモジ
ュールは、メッセージが他のメッセージと競合した場
合、メッセージの競合したことを示す転送経路情報を更
新する手段を備えたものである。
モジュールで構成し、メッセージは、当該メッセージが
いずれのプロセッサまたはいずれのスイッチモジュール
からのメッセージであるかを示す転送経路情報を備え、
各スイッチモジュールは、メッセージが入力されたと
き、当該スイッチモジュールを通過したことを示す情報
をメッセージの転送経路情報に付加する手段を備えたも
のである。更に、メッセージは、他のメッセージと競合
したことを示す転送経路情報をも備え、各スイッチモジ
ュールは、メッセージが他のメッセージと競合した場
合、メッセージの競合したことを示す転送経路情報を更
新する手段を備えたものである。
具体的に転送経路情報としては、（１）メツセージがス
イツチモジユールに入力された時の入力位置、あるい
は、（２）スイツチモジユールでメツセージの競合によ
る待ちが生じた場合の待ち時間などの情報がある。
イツチモジユールに入力された時の入力位置、あるい
は、（２）スイツチモジユールでメツセージの競合によ
る待ちが生じた場合の待ち時間などの情報がある。
上記の例（１）は、転送経路に冗長性がある場合に用い
られる。送り元プロセツサが送り先プロセツサ番号＋転
送データからメツセージを構成し、このメツセージを転
送経路に送った場合、転送経路から送り先プロセツサに
送り出されたメツセージは動的な経路情報を加えたもの
として出力される。
られる。送り元プロセツサが送り先プロセツサ番号＋転
送データからメツセージを構成し、このメツセージを転
送経路に送った場合、転送経路から送り先プロセツサに
送り出されたメツセージは動的な経路情報を加えたもの
として出力される。
上記の例（２）は、スイツチモジユールで競合が生じ待
ち時間をメツセージ中に書き入れるため、それ以後のス
イツチモジユールで再び競合が生じた場合、この待ち時
間を基にメツセージの優先性を決定することができる。
ち時間をメツセージ中に書き入れるため、それ以後のス
イツチモジユールで再び競合が生じた場合、この待ち時
間を基にメツセージの優先性を決定することができる。
冗長経路を持つ転送路を通るメツセージにおいて、転送
経路中の送り先プロセツサ番号などの送り先情報を、転
送経路情報におきかえる手段は、メツセージが通る経路
が決定されたあとに動作する。したがつて、メツセージ
は、転送経路上で迷うことなく、送り先プロセツサに届
き、その時、メツセージには、不必要になつた送り先プ
ロセツサの情報のかわりに、通過してきた経路情報を得
ることになる。
経路中の送り先プロセツサ番号などの送り先情報を、転
送経路情報におきかえる手段は、メツセージが通る経路
が決定されたあとに動作する。したがつて、メツセージ
は、転送経路上で迷うことなく、送り先プロセツサに届
き、その時、メツセージには、不必要になつた送り先プ
ロセツサの情報のかわりに、通過してきた経路情報を得
ることになる。
また、スイツチモジユールでメツセージの競合により待
ち合わせが生じた時も、待ち合わせ回数が大きくなるこ
とにより、優先度大となり、次に競合が起こつた場合も
優先的に通過しやすくなる。
ち合わせが生じた時も、待ち合わせ回数が大きくなるこ
とにより、優先度大となり、次に競合が起こつた場合も
優先的に通過しやすくなる。
以下、本発明の一実施例を図面を用いて説明する。
第１図は、本発明を用いた冗長性のある（複数の経路を
持つ）転送経路によりプロセツサを接続した並列プロセ
ツサシステムの一実施例である。図中、１−１ないし１
−４は、それぞれ独立に命令を実行するプロセツサを、
２はプロセツサ間メツセージ転送経路で、２−１ないし
２−６の複数のスイツチモジユールで構成されている。
10ないしl25はメツセージの転送経路であり、l30ない
しl45はスイツチモジユールでメツセージの競合が生
じ、メツセージの待ちが生じたとき、前段のメツセージ
の送信を止めるためのビジー信号線である。３ないし６
は転送先のプロセツサ番号フイールドと、データおよび
転送情報（たとえば転送データの識別子、転送先プロセ
ツサへの指令、転送データの転送先プロセツサ内の格納
先）を含むデータフイールド、転送経路を保持するフイ
ールドおよび（待合せ）カウントデータを保持するフイ
ールドから構成されるプロセツサ間転送メツセージ（以
下メツセージと略す）を示す。
持つ）転送経路によりプロセツサを接続した並列プロセ
ツサシステムの一実施例である。図中、１−１ないし１
−４は、それぞれ独立に命令を実行するプロセツサを、
２はプロセツサ間メツセージ転送経路で、２−１ないし
２−６の複数のスイツチモジユールで構成されている。
10ないしl25はメツセージの転送経路であり、l30ない
しl45はスイツチモジユールでメツセージの競合が生
じ、メツセージの待ちが生じたとき、前段のメツセージ
の送信を止めるためのビジー信号線である。３ないし６
は転送先のプロセツサ番号フイールドと、データおよび
転送情報（たとえば転送データの識別子、転送先プロセ
ツサへの指令、転送データの転送先プロセツサ内の格納
先）を含むデータフイールド、転送経路を保持するフイ
ールドおよび（待合せ）カウントデータを保持するフイ
ールドから構成されるプロセツサ間転送メツセージ（以
下メツセージと略す）を示す。
プロセツサの番号は便宜上２進数で表記してある。ま
た、データ送信側プロセツサとデータ受信側プロセツサ
は分けて図示されているが実体は同じものである。
た、データ送信側プロセツサとデータ受信側プロセツサ
は分けて図示されているが実体は同じものである。
本実施例の並列プロセツサでは、プロセツサ４台を仮定
したが、プロセツサ台数は何台でもかまわない。また、
プロセツサ間転送経路２を構成するスイツチモジユール
は、２入力２出力のものを仮定したが、ｎ入力ｎ出力
（ｎ２）のスイツチモジユールを用いてかまわない。
さらに、冗長段を一段設けたが、冗長段は設けなくても
よいし、逆にさらに多段を設けてもかまわない。
したが、プロセツサ台数は何台でもかまわない。また、
プロセツサ間転送経路２を構成するスイツチモジユール
は、２入力２出力のものを仮定したが、ｎ入力ｎ出力
（ｎ２）のスイツチモジユールを用いてかまわない。
さらに、冗長段を一段設けたが、冗長段は設けなくても
よいし、逆にさらに多段を設けてもかまわない。
具体例として、プロセツサ＃00からプロセツサ＃11にメ
ツセージを送る場合を考える。
ツセージを送る場合を考える。
まず、プロセツサ＃00 1−１内でメツセージ３を構成す
る。メツセージ３のアドレスフイールド３−１は２ビツ
トで構成されており（プロセツサ台数が４台のため）、
２進数11がセツトされる。データフイールド３−２に
は、転送すべきデータおよび転送情報をセツトする。経
路フイールド３−３は冗長段を含めて３ビツト分を確保
してある。カウントデータフイールド３−４は０が設定
してある。
る。メツセージ３のアドレスフイールド３−１は２ビツ
トで構成されており（プロセツサ台数が４台のため）、
２進数11がセツトされる。データフイールド３−２に
は、転送すべきデータおよび転送情報をセツトする。経
路フイールド３−３は冗長段を含めて３ビツト分を確保
してある。カウントデータフイールド３−４は０が設定
してある。
スイツチモジユール２−１からl30を通してビジー信号
が来ないかぎり、10を通して、スイツチモジユール２
−１にメツセージ３を送る。
が来ないかぎり、10を通して、スイツチモジユール２
−１にメツセージ３を送る。
ここで、スイツチモジユール２−１ないし２−６の概略
の動作仕様を示す。各スイツチモジユールは１ビツトの
アドレスでスイツチングを行う。冗長段２−１ないし２
−２はアドレスは任意、第２段２−３ないし２−４はメ
ツセージ内アドレスフイールドの上位ビツトを、第３段
２−５ないし２−６はメツセージ内アドレスフイールド
の下位ビツトをスイツチ情報として用いる。スイツチモ
ジユールがアドレスフイールドの上位ビツトを用いるか
下位ビツト用いるかあるいはどちらも用いないかは、並
列プロセツサシステムを構成した時に決定される各スイ
ツチモジユールにセツトされている。
の動作仕様を示す。各スイツチモジユールは１ビツトの
アドレスでスイツチングを行う。冗長段２−１ないし２
−２はアドレスは任意、第２段２−３ないし２−４はメ
ツセージ内アドレスフイールドの上位ビツトを、第３段
２−５ないし２−６はメツセージ内アドレスフイールド
の下位ビツトをスイツチ情報として用いる。スイツチモ
ジユールがアドレスフイールドの上位ビツトを用いるか
下位ビツト用いるかあるいはどちらも用いないかは、並
列プロセツサシステムを構成した時に決定される各スイ
ツチモジユールにセツトされている。
本実施例のように、メツセージ３がスイツチモジユール
２−１に送られた場合は、スイツチモジユール２−１は
冗長段なので、スイツチング情報はなく、競合のない出
力先へ出力される。本実施例では、15に出力されてい
る。このとき、メツセージ３が10からの入力なので、
０が経路フイールド４−３の第１ビツトに書き込まれ
る。また、このスイツチモジユールは冗長段なので競合
は起らず、カウントデータフイールド４−４は０のまま
である。
２−１に送られた場合は、スイツチモジユール２−１は
冗長段なので、スイツチング情報はなく、競合のない出
力先へ出力される。本実施例では、15に出力されてい
る。このとき、メツセージ３が10からの入力なので、
０が経路フイールド４−３の第１ビツトに書き込まれ
る。また、このスイツチモジユールは冗長段なので競合
は起らず、カウントデータフイールド４−４は０のまま
である。
15上のメツセージ４はスイツチモジユール２−４の入
力となる。今度は、アドレスフイールド４−１の上位ビ
ツトをスイツチング情報として用いる。その結果、メツ
セージ５がl21上に出力される。このとき、メツセージ
４が15からの入力なので０が経路フイールド５−３の
第２ビツトに書き込まれる。また、このスイツチモジユ
ールで他方の入力から同時にメツセージが送られてきて
おり、出力先が一致して、15からのメツセージが待ち
状態になつた場合は、カウントデータフイールド５−４
が１となる。そして、次のタイミングでl21に送り出さ
れる。
力となる。今度は、アドレスフイールド４−１の上位ビ
ツトをスイツチング情報として用いる。その結果、メツ
セージ５がl21上に出力される。このとき、メツセージ
４が15からの入力なので０が経路フイールド５−３の
第２ビツトに書き込まれる。また、このスイツチモジユ
ールで他方の入力から同時にメツセージが送られてきて
おり、出力先が一致して、15からのメツセージが待ち
状態になつた場合は、カウントデータフイールド５−４
が１となる。そして、次のタイミングでl21に送り出さ
れる。
l21上のメツセージ５はスイツチモジユール２−６の入
力となる。今度は、アドレスフイールド６−１の下位ビ
ツトをスイツチング情報として用いる。その結果、メツ
セージ６がl25上に出力される。このとき、メツセージ
５がl21からの入力なので１が経路フイールド６−３の
第３ビツトに書き込まれる。また、このスイツチモジユ
ールで他方の入力から同時にメツセージが送られてきて
おり出力先が一致していても、l21からの入力メツセー
ジは前段で一度待ち状態になり、カウントデータフィー
ルド６−４のカウントデータが１となつているので優先
的に、l25に送り出される。もちろん、他方からのメツ
セージ中のカウントデータの値が２以上であれば、l21
からの入力メツセージはさらに待ち状態になり、カウン
トデータを１から２にカウントアツプし、次のタイミン
グでl25に送られる。
力となる。今度は、アドレスフイールド６−１の下位ビ
ツトをスイツチング情報として用いる。その結果、メツ
セージ６がl25上に出力される。このとき、メツセージ
５がl21からの入力なので１が経路フイールド６−３の
第３ビツトに書き込まれる。また、このスイツチモジユ
ールで他方の入力から同時にメツセージが送られてきて
おり出力先が一致していても、l21からの入力メツセー
ジは前段で一度待ち状態になり、カウントデータフィー
ルド６−４のカウントデータが１となつているので優先
的に、l25に送り出される。もちろん、他方からのメツ
セージ中のカウントデータの値が２以上であれば、l21
からの入力メツセージはさらに待ち状態になり、カウン
トデータを１から２にカウントアツプし、次のタイミン
グでl25に送られる。
l25上のメツセージはプロセツサ＃11 1−４に取り込ま
れる。このとき経路フイールド６−３は001となってお
り、通過してきたスイツチモジユールを判別することが
できる。またカウントデータフイールドにはメツセージ
の競合による待ちを生じた回数がわかる。
れる。このとき経路フイールド６−３は001となってお
り、通過してきたスイツチモジユールを判別することが
できる。またカウントデータフイールドにはメツセージ
の競合による待ちを生じた回数がわかる。
次に第２図を用いてスイツチモジユールの詳細について
示す。
示す。
図中、７ないし８はメツセージの入力レジスタを、50な
いし51はデコーダを、52はアドレスフイールドから切り
出すビツトを指示するアドレスビツト指示、53ないし54
はインクリメンタ、55は比較器、58はないし59はNOTゲ
ートを、62ないし63はORゲートを、56はブライオリテイ
情報生成回路を、64,65ないし90はセレクタを、68ない
し69はメツセージの出力レジスタを、66ないし67はビジ
ー信号の入力レジスタをそれぞれ示す。
いし51はデコーダを、52はアドレスフイールドから切り
出すビツトを指示するアドレスビツト指示、53ないし54
はインクリメンタ、55は比較器、58はないし59はNOTゲ
ートを、62ないし63はORゲートを、56はブライオリテイ
情報生成回路を、64,65ないし90はセレクタを、68ない
し69はメツセージの出力レジスタを、66ないし67はビジ
ー信号の入力レジスタをそれぞれ示す。
19ないしl21から取り込まれたメツセージは入力レジ
スタ７ないし８にたくわえられる。メツセージ中、アド
レスフイールド７−１ないし８−１をデコーダ50ないし
51に送る。このときアドレスビツト指示52はスイツチモ
ジユール２−６のスイツチングがアドレスフイールドの
下位ビツトを用いることを知つており、デコーダに対し
て目的のビツトをデコードすることを指示する。
スタ７ないし８にたくわえられる。メツセージ中、アド
レスフイールド７−１ないし８−１をデコーダ50ないし
51に送る。このときアドレスビツト指示52はスイツチモ
ジユール２−６のスイツチングがアドレスフイールドの
下位ビツトを用いることを知つており、デコーダに対し
て目的のビツトをデコードすることを指示する。
さらに、レジスタ７ないし８上のメツセージはそれぞれ
セレクタ64ないし65に送られる。デコーダ50ないし51で
デコードされた情報はl72,l74ないし、l73,l75を介して
メツセージ選択回路60ないし61に送られる。メツセージ
選択回路60ないし61にはさらに、入力レジスタ66ないし
67を介してきたビジー信号やl83を通してプライオリテ
イ情報が入力情報となる。
セレクタ64ないし65に送られる。デコーダ50ないし51で
デコードされた情報はl72,l74ないし、l73,l75を介して
メツセージ選択回路60ないし61に送られる。メツセージ
選択回路60ないし61にはさらに、入力レジスタ66ないし
67を介してきたビジー信号やl83を通してプライオリテ
イ情報が入力情報となる。
メツセージ選択回路60は、入力レジスタ７ないし８上の
メッセージのうち、どちらのメッセージを出力するかを
選択し、出力レジスタ68、l24を介して、次の２×２ス
イツチもしくは転送先プロセツサに送るかを決定する。
メッセージのうち、どちらのメッセージを出力するかを
選択し、出力レジスタ68、l24を介して、次の２×２ス
イツチもしくは転送先プロセツサに送るかを決定する。
まず、出力ａは入力レジスタ７ないし８のどちらのメツ
セージを選んだかを示し、セレクタ64を制御する。出力
レジスタ上のメツセージ中の経路フイールド68−３中の
一部に書きこむ。次に出力b0あるいはb1は、l44からビ
ジー信号がきたか、あるいはメツセージの転送に競合が
起こつたときにセツトされ、入力レジスタ７あるいは８
上のメツセージを待たせる。このビジー信号はインクリ
メンタ53ないし54を作動させ、カウンタデータフイール
ド７−４ないし８−４の値を１カウントアツプする。
セージを選んだかを示し、セレクタ64を制御する。出力
レジスタ上のメツセージ中の経路フイールド68−３中の
一部に書きこむ。次に出力b0あるいはb1は、l44からビ
ジー信号がきたか、あるいはメツセージの転送に競合が
起こつたときにセツトされ、入力レジスタ７あるいは８
上のメツセージを待たせる。このビジー信号はインクリ
メンタ53ないし54を作動させ、カウンタデータフイール
ド７−４ないし８−４の値を１カウントアツプする。
ここでプライオリテイ情報の生成について説明する。
まず、入力レジスタ７および８中のカウントデータフイ
ールド７−４および８−４を比較器55に送る。どちらか
一方が大きい場合は、その情報をプライオリテイ情報と
して、セレクタ90ないし91を介してメツセージ選択回路
60ないし61に送る。もし、カウントデータフイールドの
値が一致している場合は、プライオリテイ生成回路56で
生成した情報をセレクタ90ないし91を介してメツセージ
選択回路60ないし61に送る。プライオリテイ生成回路56
はレジスタ57とNOT回路58から成り、サイクル・プライ
オリテイが変化するように構成してある。
ールド７−４および８−４を比較器55に送る。どちらか
一方が大きい場合は、その情報をプライオリテイ情報と
して、セレクタ90ないし91を介してメツセージ選択回路
60ないし61に送る。もし、カウントデータフイールドの
値が一致している場合は、プライオリテイ生成回路56で
生成した情報をセレクタ90ないし91を介してメツセージ
選択回路60ないし61に送る。プライオリテイ生成回路56
はレジスタ57とNOT回路58から成り、サイクル・プライ
オリテイが変化するように構成してある。
本発明によれば、転送経路内で、メツセージに新しい情
報を加えることができる。この発明を用いることによ
り、例えば以下の効果を得ることができる。送り先プロ
セツサにメツセージが通つてきた転送経路情報を知らせ
ることができる。継送経路情報としては、（１）転送経
路が冗長性をもつつまり複数の経路をもつ場合、どの経
路を通つてきたという情報、（２）転送経路上で他のメ
ツセージとぶつかつて待たされた時の待ち時間情報、
（３）転送経路上でメツセージがエラー検出／訂正など
をもうけた場合、転送経路内のその位置などが考えら
れ、これらの情報を用いて転送経路の性能向上あるいは
信頼性向上させるためのデータとして用いる。
報を加えることができる。この発明を用いることによ
り、例えば以下の効果を得ることができる。送り先プロ
セツサにメツセージが通つてきた転送経路情報を知らせ
ることができる。継送経路情報としては、（１）転送経
路が冗長性をもつつまり複数の経路をもつ場合、どの経
路を通つてきたという情報、（２）転送経路上で他のメ
ツセージとぶつかつて待たされた時の待ち時間情報、
（３）転送経路上でメツセージがエラー検出／訂正など
をもうけた場合、転送経路内のその位置などが考えら
れ、これらの情報を用いて転送経路の性能向上あるいは
信頼性向上させるためのデータとして用いる。
第１図は、並列プロセツサの一構成図、第２図は、転送
経路選択回路。 １−１ないし１−４……プロセツサ、２−１ないし２−
４……２入力２出力スイツチモジユール、60ないし61…
…メツセージ選択回路、63……プライオリテイ情報生成
回路、２……転送経路。
経路選択回路。 １−１ないし１−４……プロセツサ、２−１ないし２−
４……２入力２出力スイツチモジユール、60ないし61…
…メツセージ選択回路、63……プライオリテイ情報生成
回路、２……転送経路。
Claims (2)
- 【請求項１】複数のプロセッサと、上記複数のプロセッ
サ間を結合し、転送先プロセッサ番号と転送すべきデー
タを含むメッセージを転送する転送経路を備えた並列プ
ロセッサのプロセッサ間データ転送装置において、 上記転送経路は、多段のスイッチモジュールを備え、 上記メッセージは、当該メッセージがいずれのプロセッ
サまたはいずれのスイッチモジュールからのメッセージ
であるかを示す転送経路情報を備え、 各スイッチモジュールは、上記メッセージが入力された
とき、当該スイッチモジュールを通過したことを示す情
報を上記メッセージの上記転送経路情報に付加する手段
を備えた ことを特徴とする並列プロセッサのプロセッサ間データ
転送装置。 - 【請求項２】複数のプロセッサと、上記複数のプロセッ
サ間を結合し、転送先をプロセッサ番号と転送すべきデ
ータを含むメッセージを転送する転送経路を備えた並列
プロセッサのプロセッサ間データ転送装置において、 上記転送経路は、多段のスイッチモジュールを備え、 上記メッセージは、当該メッセージがいずれのプロセッ
サまたはいずれのスイッチモジュールからのメッセージ
であるかを示す第１の転送経路情報と、他のメッセージ
と競合したことを示す第２の転送経路情報を備え、 各スイッチモジュールは、上記メッセージが入力された
とき、当該スイッチモジュールを通過したことを示す情
報を上記メッセージの上記第１の転送経路情報に付加す
る手段と、上記メッセージが他のメッセージと競合した
場合、上記メッセージの第２の転送経路情報を更新する
手段を備えた ことを特徴とする並列プロセッサのプロセッサ間のデー
タ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249621A JPH07107680B2 (ja) | 1986-10-22 | 1986-10-22 | 並列プロセッサのプロセッサ間データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249621A JPH07107680B2 (ja) | 1986-10-22 | 1986-10-22 | 並列プロセッサのプロセッサ間データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104166A JPS63104166A (ja) | 1988-05-09 |
| JPH07107680B2 true JPH07107680B2 (ja) | 1995-11-15 |
Family
ID=17195749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249621A Expired - Lifetime JPH07107680B2 (ja) | 1986-10-22 | 1986-10-22 | 並列プロセッサのプロセッサ間データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107680B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000330952A (ja) * | 1999-05-20 | 2000-11-30 | Nec Corp | 多段接続スイッチシステムのフロー制御装置および方法 |
| EP2211269B1 (en) | 2004-10-18 | 2012-05-09 | Fujitsu Limited | Operation management program, operation management method, and operation management device |
| EP3079061A1 (en) | 2004-10-18 | 2016-10-12 | Fujitsu Limited | Operation management program, operation management method, and operation management apparatus |
| JP4734259B2 (ja) | 2004-10-18 | 2011-07-27 | 富士通株式会社 | 運用管理プログラム、運用管理方法および運用管理装置 |
-
1986
- 1986-10-22 JP JP61249621A patent/JPH07107680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104166A (ja) | 1988-05-09 |
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