JPH07105818B2 - 並列伝送方式 - Google Patents
並列伝送方式Info
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- JPH07105818B2 JPH07105818B2 JP11263186A JP11263186A JPH07105818B2 JP H07105818 B2 JPH07105818 B2 JP H07105818B2 JP 11263186 A JP11263186 A JP 11263186A JP 11263186 A JP11263186 A JP 11263186A JP H07105818 B2 JPH07105818 B2 JP H07105818B2
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- JP
- Japan
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- transmission
- digital signal
- code
- speed digital
- transmission line
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は高速ディジタル信号を並列に分配し、複数の低
速ディジタル信号として伝送する、並列伝送方式に関す
る。
速ディジタル信号として伝送する、並列伝送方式に関す
る。
従来高速ディジタル信号を複数の低速ディジタル信号
（パルス）に変換して並列伝送する場合、各伝送路間の
遅延差が問題となり、これを解決するために、各伝送路
より取り出したタイミング情報の位相の平均値をとつて
パルスを再生する。いわゆる共通タイミング方式などが
検討されていた（日立評論47巻３号（1965年）第102頁
〜第113頁の「分配伝送形PCM通信方式」）。
（パルス）に変換して並列伝送する場合、各伝送路間の
遅延差が問題となり、これを解決するために、各伝送路
より取り出したタイミング情報の位相の平均値をとつて
パルスを再生する。いわゆる共通タイミング方式などが
検討されていた（日立評論47巻３号（1965年）第102頁
〜第113頁の「分配伝送形PCM通信方式」）。
しかしながらビツトレート増大に伴い遅延差の影響が大
きくなり、マージンの劣化、符号誤り率の増大等を招く
恐れが生ずる。
きくなり、マージンの劣化、符号誤り率の増大等を招く
恐れが生ずる。
これを第３図を用いて説明する。同図において送信器21
より同時に送信された３系列のパルスは、伝送路22を経
て受信器23に到着した時点においては、同図の波形
（ａ）〜（ｃ）に示す如く、伝送路21における伝播遅延
時間の差により、到着時間に差を生ずる。この場合には
点線で示したように、クロツクパルス（ｄ）によりサン
プリングすることにより、受信点で再びパルスの発生時
点を揃えることが可能であるが、さらに高速のパルス伝
送においては、これが困難になる。
より同時に送信された３系列のパルスは、伝送路22を経
て受信器23に到着した時点においては、同図の波形
（ａ）〜（ｃ）に示す如く、伝送路21における伝播遅延
時間の差により、到着時間に差を生ずる。この場合には
点線で示したように、クロツクパルス（ｄ）によりサン
プリングすることにより、受信点で再びパルスの発生時
点を揃えることが可能であるが、さらに高速のパルス伝
送においては、これが困難になる。
同図の波形（ａ′）〜（ｃ′）は速度が２倍になつた場
合、すなわちパルス幅が1/2になつた場合を示したもの
であるが、この場合にはもはや共通にサンプリングする
ことは不可能となる。
合、すなわちパルス幅が1/2になつた場合を示したもの
であるが、この場合にはもはや共通にサンプリングする
ことは不可能となる。
このような問題を避けるために、第４図の（ａ）に示す
如く、信号をCMI（Coded Mark Inversion）符号化し
て、送信点で同一時点で符号則のバイオレーシヨン（同
図（ｂ）の矢印の個所）を挿入し、受信側でこれを検出
して、そのバイオレーシヨンの発生時点をバツフアメモ
リを通して揃えることも考えられているが、この場合は
所要帯域が２倍必要となるので、高速伝送においては回
路の性能等による制限をうける場合が多く信号の劣化に
つながる。
如く、信号をCMI（Coded Mark Inversion）符号化し
て、送信点で同一時点で符号則のバイオレーシヨン（同
図（ｂ）の矢印の個所）を挿入し、受信側でこれを検出
して、そのバイオレーシヨンの発生時点をバツフアメモ
リを通して揃えることも考えられているが、この場合は
所要帯域が２倍必要となるので、高速伝送においては回
路の性能等による制限をうける場合が多く信号の劣化に
つながる。
帯域増加を防止する方法としては、第５図に示す如く、
一定間隔でフレームパルス50を挿入する方法があるが、
これはフレームパルス50と情報パルス51とを区別する回
路が必要となり装置規模が大きくなる。
一定間隔でフレームパルス50を挿入する方法があるが、
これはフレームパルス50と情報パルス51とを区別する回
路が必要となり装置規模が大きくなる。
本発明は上記の欠点を除去し、伝送速度が上昇してもマ
ージンの劣化を生ぜず、帯域の利用効率もよく、簡単な
回路で遅延補償の可能な並列伝送方式を提供することを
目的とする。
ージンの劣化を生ぜず、帯域の利用効率もよく、簡単な
回路で遅延補償の可能な並列伝送方式を提供することを
目的とする。
上記目的を達成するために、本発明では伝送路符号形式
としてブロック形式（mBnB）を採用し、送信側装置が、
ｎビットブロックに変換された伝送路符号をブロック毎
にタイミングを揃えて複数の伝送路に並列的に送信す
る。一方、受信側装置では、伝送路対応に設けた各受信
回路において、伝送路から受信したｎビット伝送路符号
をビットの原符号に復号し、上記受信回路に接続された
遅延補償回路において、上記原符号をｍ個のバッファメ
モリに１ビットずつ順次に配分する。上記バッファメモ
リに保持されたビット情報は、他の遅延補償回路と同期
したｍ相の読み出しクロックによって順次に読み出さ
れ、伝送路毎の遅延差が補償されたディジタル信号列と
して出力される。帯域有効利用のためにはm/nをある程
度大きく（たとえばm/n2/3）遅延差を補償するために
はある程度ブロツク長を長くとる必要がある（たとえば
３ビツト以上）。
としてブロック形式（mBnB）を採用し、送信側装置が、
ｎビットブロックに変換された伝送路符号をブロック毎
にタイミングを揃えて複数の伝送路に並列的に送信す
る。一方、受信側装置では、伝送路対応に設けた各受信
回路において、伝送路から受信したｎビット伝送路符号
をビットの原符号に復号し、上記受信回路に接続された
遅延補償回路において、上記原符号をｍ個のバッファメ
モリに１ビットずつ順次に配分する。上記バッファメモ
リに保持されたビット情報は、他の遅延補償回路と同期
したｍ相の読み出しクロックによって順次に読み出さ
れ、伝送路毎の遅延差が補償されたディジタル信号列と
して出力される。帯域有効利用のためにはm/nをある程
度大きく（たとえばm/n2/3）遅延差を補償するために
はある程度ブロツク長を長くとる必要がある（たとえば
３ビツト以上）。
以下、本発明の一実施例を第１図により説明する。同図
において、並列に分離された信号は、入力端子１より入
力される。これは、入力端子により印加されたブロツク
タイミングにより、伝送路符号変換器３を通して、伝送
路と整合した、ブロツク形式の伝送路符号に変換され、
ブロツクのタイミングを揃えて伝送路４へ送出される。
通常１ブロツク内のパルス数は帯域有効利用と遅延差補
償のため３〜10に選ばれる。ここでは、１例として3B4B
符号を仮定する。
において、並列に分離された信号は、入力端子１より入
力される。これは、入力端子により印加されたブロツク
タイミングにより、伝送路符号変換器３を通して、伝送
路と整合した、ブロツク形式の伝送路符号に変換され、
ブロツクのタイミングを揃えて伝送路４へ送出される。
通常１ブロツク内のパルス数は帯域有効利用と遅延差補
償のため３〜10に選ばれる。ここでは、１例として3B4B
符号を仮定する。
一方受信側では、受信回路５およびタイミング回路６を
用いて受信パルス再生した後、ブロツク符号を原符号に
復号して出力する。この操作は各伝送路において抽出し
てタイミング信号を用いるためマージンの劣化は小さ
い。ただし、受信回路５の出力には相互に遅延差を生じ
ている。（第６図の波形（ａ）〜（ｃ））。ここでは3B
4B符号を復号して１ブロツク３ビツト構成となつた時点
で説明している。
用いて受信パルス再生した後、ブロツク符号を原符号に
復号して出力する。この操作は各伝送路において抽出し
てタイミング信号を用いるためマージンの劣化は小さ
い。ただし、受信回路５の出力には相互に遅延差を生じ
ている。（第６図の波形（ａ）〜（ｃ））。ここでは3B
4B符号を復号して１ブロツク３ビツト構成となつた時点
で説明している。
これを補償するため、バツフアメモリに一旦蓄積し、ブ
ロツクタイミング発生器８よりの基準信号（第６図の波
形（ｄ））を用いて読出しのブロツク位相を合わせるこ
とにより上記遅延差を補償することが出来る（第６図の
波形（ａ′）〜（ｃ′））。
ロツクタイミング発生器８よりの基準信号（第６図の波
形（ｄ））を用いて読出しのブロツク位相を合わせるこ
とにより上記遅延差を補償することが出来る（第６図の
波形（ａ′）〜（ｃ′））。
第２図を用いて遅延差補償回路７の動作を説明する。こ
こでは3B4B符号の復号化後のものすなわち１ブロツクが
３ビツトより成つているものとして説明する。入力端子
11より印加された信号（第７図の波形（ａ））は、入力
端子12〜14から印加された３相のクロツクパルス（第７
図の波形（ｕ），（ｖ），（ｗ）これは復号回路で得ら
れる）により、フリツプフロツプ15を用いたバツフアメ
モリに蓄積される（第７図の波形（a1），（a2），
（a3））。この蓄積された信号の読み出しはゲート16〜
17を通して行われ補正された信号（第７図の（ａ′）が
得られる。読み出しのための３相パルスφ１′〜φ３′
（第７図の波形（ｘ），（ｙ），（ｚ））はリングカウ
ンタ18より発生されたものを用いる。このカウンタは端
子19よりのクロツクでゲートフロを通して巡回せしめら
れるが、第１位相φ１′と、入力端子21に印加される基
準信号（第７図の波形（Ｓ）ブロツクタイミング発生器
８の出力）の位相とが一致するようにゲート20,22を通
して、補正がかけられる。
こでは3B4B符号の復号化後のものすなわち１ブロツクが
３ビツトより成つているものとして説明する。入力端子
11より印加された信号（第７図の波形（ａ））は、入力
端子12〜14から印加された３相のクロツクパルス（第７
図の波形（ｕ），（ｖ），（ｗ）これは復号回路で得ら
れる）により、フリツプフロツプ15を用いたバツフアメ
モリに蓄積される（第７図の波形（a1），（a2），
（a3））。この蓄積された信号の読み出しはゲート16〜
17を通して行われ補正された信号（第７図の（ａ′）が
得られる。読み出しのための３相パルスφ１′〜φ３′
（第７図の波形（ｘ），（ｙ），（ｚ））はリングカウ
ンタ18より発生されたものを用いる。このカウンタは端
子19よりのクロツクでゲートフロを通して巡回せしめら
れるが、第１位相φ１′と、入力端子21に印加される基
準信号（第７図の波形（Ｓ）ブロツクタイミング発生器
８の出力）の位相とが一致するようにゲート20,22を通
して、補正がかけられる。
なお上記基準信号としては、送信側より別回線を通して
送られた、あるいは受信側で得られたブロツク同期用ク
ロツクなどを用いることが出来る。
送られた、あるいは受信側で得られたブロツク同期用ク
ロツクなどを用いることが出来る。
以上述べた如く本発明によれば、高速の並列伝送におい
てもブロツク長を十分大きくとれば（たとえば３〜10ビ
ツト）遅延差によるマージンの劣化等がなく、また伝送
符号を流用出来、ブロツク同期回路も簡単な回路で実現
できるので経済的でありその効果は大きい。
てもブロツク長を十分大きくとれば（たとえば３〜10ビ
ツト）遅延差によるマージンの劣化等がなく、また伝送
符号を流用出来、ブロツク同期回路も簡単な回路で実現
できるので経済的でありその効果は大きい。
第１図は本発明の一実施例を示す図、第２図は第１図の
遅延差補償回路の詳細図、第３図は従来方式を示す図、
第４図は伝送路符号化則を示す図、第５図は伝送フレー
ムの一例を示す図、第６図は第１図の実施例のタイムチ
ヤートを示す図、第７図は遅延補償動作を説明するため
のタイムチヤート図である。 １……送出側入力端子、２……ブロツクタイミング入力
端子、３……伝送路符号変換器、４……伝送路、５……
受信回路、６……タイミング回路、７……遅延差補償回
路、８……ブロツクタイミング発生器、11〜14……入力
端子、15……フリツプフロツプ、16……論理積ゲート、
17……論理和ゲート、18……リングカウンタ、19……入
力端子、20,22……インヒビツトゲート、21……入力端
子、23……出力端子。
遅延差補償回路の詳細図、第３図は従来方式を示す図、
第４図は伝送路符号化則を示す図、第５図は伝送フレー
ムの一例を示す図、第６図は第１図の実施例のタイムチ
ヤートを示す図、第７図は遅延補償動作を説明するため
のタイムチヤート図である。 １……送出側入力端子、２……ブロツクタイミング入力
端子、３……伝送路符号変換器、４……伝送路、５……
受信回路、６……タイミング回路、７……遅延差補償回
路、８……ブロツクタイミング発生器、11〜14……入力
端子、15……フリツプフロツプ、16……論理積ゲート、
17……論理和ゲート、18……リングカウンタ、19……入
力端子、20,22……インヒビツトゲート、21……入力端
子、23……出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀 明宏 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中野 幸男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 前田 稔 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮野 吉▲彦▼ 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所戸塚工場内 (72)発明者 鴇沢 郁男 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (72)発明者 角田 正豊 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (56)参考文献 特開 昭60−51047（ＪＰ，Ａ) 特開 昭52−74247（ＪＰ，Ａ)
Claims (2)
- 【請求項１】送信側装置と受信側装置との間を複数の伝
送路で結合し、送信側装置で高速ディジタル信号を複数
の低速ディジタル信号列に分割し、各低速ディジタル信
号列を上記複数の伝送路に並列的に伝送するようにした
並列伝送方式において、 上記送信側装置が、上記伝送路（４）対応に上記低速デ
ィジタル信号列をmBnBブロック形式の伝送路符号（ここ
でm/n≧2/3、ｎ≧３）に変換し、各ブロック毎にタイミ
ングを揃えて送信動作する複数の符号変換手段（３）を
有し、 上記受信側装置が、上記各伝送路（４）から受信したｎ
ビットの伝送路符号をｍビットの原符号列に変換して出
力する複数の受信回路（５）と、伝送路毎に異なる信号
遅延差を補償するために上記各受信回路に接続された複
数の遅延補償回路（７）とを有し、 上記各遅延補償回路（７）が、ｍ個のバッファメモリ手
段（15）と、上記受信回路から出力された原符号列を上
記ｍ個のバッファメモリ手段に１ビットずつ順次に配分
するための手段（12〜14）と、他の遅延補償回路と同期
したｍ相の読み出しクロック（φ１′〜φ３′:x〜ｚ）
によって上記ｍ個のバッファメモリから順次に符号を読
み出し、伝送路対応の低速ディジタル信号列として出力
する信号読み出し手段（16、17）とを備えることを特徴
とする並列伝送方式。 - 【請求項２】前記各遅延補償回路（７）が、前記ｍ相の
読み出しクロック（φ１′〜φ３′:x〜ｚ）を発生する
ためのクロック発生手段（18）を備え、該クロック発生
手段が、第１位相のクロックを他の遅延補償回路と共通
の基準信号（ｓ）に同期させるようにしたことを特徴と
する請求項１に記載の並列伝送方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263186A JPH07105818B2 (ja) | 1986-05-19 | 1986-05-19 | 並列伝送方式 |
| GB8711584A GB2191662B (en) | 1986-05-19 | 1987-05-15 | Parallel transmission system |
| CA000537414A CA1289249C (en) | 1986-05-19 | 1987-05-19 | Parallel transmission system |
| US07/051,519 US4818995A (en) | 1986-05-19 | 1987-05-19 | Parallel transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263186A JPH07105818B2 (ja) | 1986-05-19 | 1986-05-19 | 並列伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269443A JPS62269443A (ja) | 1987-11-21 |
| JPH07105818B2 true JPH07105818B2 (ja) | 1995-11-13 |
Family
ID=14591560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11263186A Expired - Fee Related JPH07105818B2 (ja) | 1986-05-19 | 1986-05-19 | 並列伝送方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4818995A (ja) |
| JP (1) | JPH07105818B2 (ja) |
| CA (1) | CA1289249C (ja) |
| GB (1) | GB2191662B (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177739A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | デイジタル伝送方式 |
| JP2684815B2 (ja) * | 1990-04-17 | 1997-12-03 | 日立電線株式会社 | ディジタル多重伝送システム |
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