JPH07104370B2 - Audio signal peak hold circuit - Google Patents
Audio signal peak hold circuitInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、オーディオ信号のピークホールド回路に関
し、詳しくは、ある一定期間における入力信号のピーク
電圧値を保持するオーディオ信号のピークホールド回路
において、これをリセットした時のタイミングと入力信
号との関係でピークホールド用コンデンサに不要な電荷
がチャージされるような誤動作を防止し、リセットのタ
イミングを自由に設定することができるようなオーディ
オ信号のピークホールド回路に関する。Description: TECHNICAL FIELD The present invention relates to an audio signal peak hold circuit, and more particularly to an audio signal peak hold circuit that holds a peak voltage value of an input signal in a certain period. The peak of the audio signal that prevents the malfunction that the peak holding capacitor is charged with unnecessary electric charge due to the relationship between the timing when this is reset and the input signal and that the reset timing can be set freely Hold circuit
［従来の技術］ 従来、IC化に適したオーディオ信号のピークホールド回
路の一例として、第３図に示すような回路を挙げること
ができる。[Prior Art] Conventionally, a circuit as shown in FIG. 3 can be given as an example of an audio signal peak hold circuit suitable for use as an IC.
第３図は、入力段に設けられた差動アンプ10とこの出力
を受け、ピークホールド用のコンデンサ12を負荷とする
エミッタフォロアの出力用トランジスタ11とからなるピ
ークホールド回路であって、トランジスタ11のエミッタ
出力（その出力端子11a）側を差動アンプ10の逆相側に
全帰還している。そして、リセット期間中のコンデンサ
12の放電路がその両端子にコレクタとエミッタとが接続
されたリセット用のスイッチングトランジスタ13により
形成され、リセット回路がこのトランジスタ13とこれを
“ON/OFF"させるスイッチ回路14とにより設けられてい
る。コンデンサ12のピークホールド電圧は、バッファア
ンプ（BF）15を介して取出される。なお、コンデンサ12
の出力側に対して反対側の端子とトランジスタ13のエミ
ッタとは、ともにバイアスライン19に接続されていて、
その電圧VREFがリセットの際のコンデンサ12の初期電圧
値になる。FIG. 3 shows a peak hold circuit including a differential amplifier 10 provided in the input stage and an output transistor 11 of an emitter follower which receives the output and uses a peak hold capacitor 12 as a load. The emitter output (the output terminal 11a) side thereof is totally fed back to the negative phase side of the differential amplifier 10. And the capacitor during the reset period
Twelve discharge paths are formed by a reset switching transistor 13 whose collector and emitter are connected to both terminals, and a reset circuit is provided by this transistor 13 and a switch circuit 14 for turning it “ON / OFF”. There is. The peak hold voltage of the capacitor 12 is taken out via the buffer amplifier (BF) 15. The capacitor 12
The terminal on the opposite side to the output side of and the emitter of the transistor 13 are both connected to the bias line 19,
The voltage V REF becomes the initial voltage value of the capacitor 12 at the time of reset.
なお、ここでは、差動アンプ10の電流源10bの基準側の
端子が接地電位となっているので、バイアスライン19の
電圧VREFは、これより2Vf（ただし、1Vfは、トランジス
タの順方向降下電圧）高い電圧とする。Since the reference side terminal of the current source 10b of the differential amplifier 10 is at the ground potential, the voltage V REF of the bias line 19 is 2Vf (1Vf is the forward drop of the transistor). Voltage) High voltage.
この種のオーディオ信号のピークホールド回路は、トラ
ンジスタ13を“OFF"状態にして差動アンプ10の入力端子
10aに入力信号を受け、ある一定期間後にリセット信号
によりコンデンサ12の電圧を放電させて、リセット信号
までの一定期間の入力信号の電圧レベルのピーク値をリ
セット信号手前のタイミングでコンデンサ12からバッフ
ァアンプ15を介して取出す。その後、リセット信号によ
りスイッチ回路14を“ON"させ、これによりトランジス
タ13を“ON"させてコンデンサ12に記憶した電圧値をデ
ィスチャージさせ、その電圧を初期値VREFに設定する。
次にスイッチ回路14を“OFF"させることでリセットを解
除し、再び初期電圧からピークホールドを開始する。The peak hold circuit for this kind of audio signal is the input terminal of the differential amplifier 10 with the transistor 13 in the "OFF" state.
10a receives the input signal, and after a certain period of time, the voltage of the capacitor 12 is discharged by the reset signal, and the peak value of the voltage level of the input signal during the certain period until the reset signal is output from the capacitor 12 to the buffer amplifier at the timing before the reset signal. Take out through 15. After that, the switch circuit 14 is turned “ON” by the reset signal, the transistor 13 is turned “ON” to discharge the voltage value stored in the capacitor 12, and the voltage is set to the initial value V REF .
Then, the switch circuit 14 is turned off to release the reset, and the peak hold is started again from the initial voltage.
［解決しようとする課題］ しかし、前記のような回路にあっては、第２図に示すよ
うに、リセット信号17（同図（ｂ）参照）が発生し、こ
のとき入力信号16（同図（ａ）参照）がバイアスライン
19の電圧VREFより低いときには、差動アンプ10のトラン
ジスタQ1側が“OFF"し、トランジスタQ2側が“ON"して
いるので、コンデンサ12のホールド電圧は、オーディオ
信号の振幅基準レベルである基準電圧VREFにほぼ一致
し、入力信号16が電圧VREFを越え、トランジスタ13のON
抵抗により生じる電位＋1Vsat分より高くなったときに
は、コンデンサ12の出力11a側の電位は、強制的にバイ
アスライン19の電圧VREFから電位＋1Vsat分だけ高い電
圧に固定される。[Problems to be Solved] However, in the circuit as described above, as shown in FIG. 2, a reset signal 17 (see FIG. 2B) is generated, and at this time, the input signal 16 (see FIG. (See (a)) is the bias line
When the voltage is lower than the voltage V REF of 19, since the transistor Q 1 side of the differential amplifier 10 is “OFF” and the transistor Q 2 side is “ON”, the hold voltage of the capacitor 12 is the amplitude reference level of the audio signal. It almost matches the reference voltage V REF , the input signal 16 exceeds the voltage V REF , and the transistor 13 turns ON.
When it becomes higher than the potential + 1Vsat generated by the resistor, the potential on the output 11a side of the capacitor 12 is forcibly fixed to the voltage higher than the voltage V REF of the bias line 19 by the potential + 1Vsat.
その結果、リセット期間において、入力信号が＋方向の
電圧状態にあるときにはコンデンサ12の電圧は＋1Vsat
分だけ高い電位に固定されてピークホールドされてい
る。このときには、差動アンプ10は、入力信号に対して
不平衡状態となり、この不平衡状態のときにはトランジ
スタ13による吸込み電流Ｉがリセットによりそのベース
入力側の電流IINのほぼβ倍の電流（βはトランジスタ1
3の電流増幅率）となっている。As a result, during the reset period, when the input signal is in the + direction voltage state, the voltage of the capacitor 12 is + 1Vsat.
It is fixed to a potential that is higher by the amount and is peak-held. At this time, the differential amplifier 10 becomes unbalanced state with respect to the input signal, substantially beta times the current of the current I IN of the base input side current I suction by the transistor 13 by the reset at the time of this unbalanced state (beta Is transistor 1
The current gain is 3).
この電流値は、通常、ピークホールド回路の能力一杯の
値となるので、この状態でリセットが解除され、トラン
ジスタ13が“OFF"すると、流れていた吸込み電流Ｉによ
り帰還系の動作が安定する前にコンデンサ12に不要な電
荷がチャージされてしまう。すなわち、第４図に示すよ
うに、リセットが解除され、リセット信号17がHIGHレベ
ルからLOWレベルに立下がったタイミングでオーバシュ
ート18が発生してピークを保持するコンデンサ12の電圧
レベルが正しい値を保持しなくなる。Since this current value is usually the capacity of the peak hold circuit, the reset is released in this state, and when the transistor 13 is turned "OFF", the operation of the feedback system becomes stable due to the sink current I flowing. Then, the capacitor 12 is charged with unnecessary electric charge. That is, as shown in FIG. 4, when the reset is released and the reset signal 17 falls from the HIGH level to the LOW level, the overshoot 18 occurs and the voltage level of the capacitor 12 holding the peak has the correct value. No longer hold.
この発明は、このような従来技術の問題点を解決するも
のであって、リセットタイミングにかかわらずピークホ
ールド用コンデンサに正確な電圧値を保持することがで
きるオーディオ信号のピークホールド回路を提供するこ
とを目的とする。The present invention solves the problems of the prior art, and provides a peak hold circuit for an audio signal capable of holding an accurate voltage value in a peak hold capacitor regardless of the reset timing. With the goal.
［課題を解決するための手段］ このような目的を達成するためのこの発明のオーディオ
信号のピークホールド回路の特徴は、入力段に差動アン
プを有し、出力側の負荷としてピークホールド用のコン
デンサが設けられ、出力側の電圧がこの出力と逆相の差
動アンプの入力側に全帰還されるピークホールド回路に
おいて、ピークホールド用のコンデンサの一端が差動ア
ンプの出力に直接接続されその他端が入力オーディオ信
号の振幅の基準レベルに対応するバイアスラインに接続
され、かつ、このコンデンサの両端子に定電流の放電回
路が接続され、この放電回路をリセット信号に応じてリ
セット期間の間動作させるものである。[Means for Solving the Problems] A feature of the peak hold circuit for an audio signal of the present invention for achieving such an object is that it has a differential amplifier in the input stage and is used as a load on the output side for peak hold. In a peak hold circuit where a capacitor is provided and the output voltage is totally fed back to the input side of the differential amplifier that is in anti-phase with this output, one end of the peak hold capacitor is directly connected to the output of the differential amplifier. The end is connected to the bias line corresponding to the reference level of the amplitude of the input audio signal, and the constant current discharge circuit is connected to both terminals of this capacitor, and this discharge circuit operates during the reset period according to the reset signal. It is what makes me.
［作用］ このように、リセット状態のときに定電流回路により決
定される一定電流を流してピークホールド用のコンデン
サの電荷をこれに応じて放電させるようにしているの
で、リセット状態のときに入力信号があってもこの入力
信号に対してピークホールド回路が動作するときには、
通常のポルテージフォロアとなり、入力側の差動アンプ
が不平衡状態になることはないので、リセット中におい
て入力信号に対して動作しているときにも入力信号に追
従する出力をピークホールド用のコンデンサ側に発生さ
せることができる。したがって、リセットが解除された
ときには、その電圧からピークホールドを開始できる。[Operation] As described above, since the constant current determined by the constant current circuit is caused to flow in the reset state to discharge the electric charge of the peak hold capacitor accordingly, the input in the reset state is performed. Even if there is a signal, when the peak hold circuit operates for this input signal,
Since it becomes a normal portage follower and the differential amplifier on the input side does not become an unbalanced state, the output that follows the input signal even when operating for the input signal during reset is used for peak hold. It can be generated on the capacitor side. Therefore, when the reset is released, the peak hold can be started from the voltage.
その結果、リセットが解除されても入力信号の変化に対
して途切れることなくピークホールドができ、かつ、リ
セット期間中にアンプ側の能力一杯に電流が流れること
がなく、また、不平衡状態とならないために、リセット
が解除されたタイミングでオーバシュートが発生しな
い。As a result, even if the reset is released, the peak hold can be performed without interruption for the change of the input signal, the current does not flow to the full capacity of the amplifier side during the reset period, and the unbalanced state does not occur. Therefore, overshoot does not occur at the timing when the reset is released.
そこで、ピークホールド用コンデンサに不要な電荷がチ
ャージされる誤動作が防止でき、しかも、リセットのタ
イミングを自由に設定できる。Therefore, it is possible to prevent an erroneous operation in which an unnecessary electric charge is charged in the peak hold capacitor, and moreover, the reset timing can be freely set.
［実施例］ 以下、この発明の一実施例について図面を参照して詳細
に説明する。[Embodiment] An embodiment of the present invention will be described in detail below with reference to the drawings.
第１図は、この発明を適用したオーディオ信号のピーク
ホールド回路のブロック図であり、第２図は、そのリセ
ット動作を説明するためのタイミングチャートである。
なお、第１図に示す回路と同等なものは、同一の符号で
示す。FIG. 1 is a block diagram of an audio signal peak hold circuit to which the present invention is applied, and FIG. 2 is a timing chart for explaining the reset operation.
Note that the same components as those shown in FIG. 1 are designated by the same reference numerals.
第１図において、１は、リセット回路であって、リセッ
ト回路１は、電流ミラー接続された第１及び第２のトラ
ンジスタQ3，Q4と、トランジスタQ4のコレクタにスイッ
チ回路２を介して接続された定電流回路３（その電流値
Ｉ）とからなり、トランジスタQ4は、ダイオード接続さ
れ、そのエミッタがオーディオ信号の振幅基準レベルに
相当する基準電圧VREFを与えるバイアスライン19に接続
されている。また、定電流回路３の他の電子は、バイア
スライン19より高い電圧のバイアスライン４に接続され
ている。そこで、スイッチ回路２が“ON"したときには
定電流回路３の電流ＩがトランジスタQ4に供給される。In FIG. 1, reference numeral 1 denotes a reset circuit. The reset circuit 1 includes first and second transistors Q 3 and Q 4 connected in a current mirror and a collector of the transistor Q 4 via a switch circuit 2. The transistor Q 4 is diode-connected, and its emitter is connected to the bias line 19 which supplies the reference voltage V REF corresponding to the amplitude reference level of the audio signal. ing. The other electrons of the constant current circuit 3 are connected to the bias line 4 having a voltage higher than that of the bias line 19. Therefore, when the switch circuit 2 is turned “ON”, the current I of the constant current circuit 3 is supplied to the transistor Q 4 .
トランジスタQ3は、コンデンサ12の出力（出力端子11
a）側にそのコレクタが接続され、バイアスライン19側
にそのエミッタが接続されていて、第３図に示すトラン
ジスタ13と同様にコンデンサ12に対して放電路を形成す
るトランジスタであるが、放電の際にそこに流れる電流
が従来の場合と相違する。Transistor Q 3 is connected to the output of capacitor 12 (output terminal 11
The collector is connected to the side a) and the emitter is connected to the side of the bias line 19 to form a discharge path for the capacitor 12 like the transistor 13 shown in FIG. The current flowing there is different from the conventional case.
すなわち、トランジスタQ4は、スイッチ回路２がリセッ
ト信号17を受けて“ON"したときに定電流回路３からの
電流Ｉと同じ電流値をトランジスタQ3のコレクタ−エミ
ッタ間に流し、トランジスタQ3に定電流Ｉ分の吸込みを
動作させる制御をする。その結果、第２図（ａ）の実線
と点線で示すような入力信号16が加えられ、第２図の
（ｂ）で示すタイミングでリセット信号17が発生したと
すれば、そのHIGHレベルの期間にスイッチ回路２が“O
N"動作し、これによりトランジスタQ4は“ON"状態とな
ってトランジスタQ3に吸込み電流Ｉが流れ、出力端子11
a側とコンデンサ12に充電された電荷による電流とが電
流Ｉとしてバイアスライン19に流込み、放電が行われ
る。That is, the transistor Q 4 are, the collector of the transistor Q 3 the same current value as the current I from the constant current circuit 3 when the switch circuit 2 receives a reset signal 17 is "ON" - flowing between the emitter, the transistor Q 3 Then, control is performed to operate the suction of the constant current I. As a result, if the input signal 16 shown by the solid line and the dotted line in FIG. 2A is added and the reset signal 17 is generated at the timing shown in FIG. Switch circuit 2 is "O
The transistor Q 4 operates in the N "state, the transistor Q 4 is turned on, and the sinking current I flows through the transistor Q 3 and the output terminal 11
The a side and the current due to the electric charge charged in the capacitor 12 flow into the bias line 19 as the current I, and discharge is performed.
このときコンデンサ12の電圧は、電流Ｉとともに低下
し、入力信号16がバイアスライン19の電圧VREF以下、す
なわち、オーディオ信号の振幅基準レベル以下となって
いる期間の間は、従来と同様に差動アンプ10のトランジ
スタQ2側が“ON"しているので、コンデンサ12が保持す
る電圧５は、リセット信号17の立上がりに対応してバイ
アスライン19の電圧VREFに維持される。そして、入力信
号16が電圧VREFを越えると、ピークホールド回路１は、
トランジスタQ3が負荷に挿入されたボルテージ・フォロ
アとして動作し、入力信号16の電圧に追従する。さら
に、入力信号16の電圧が上がると、ピークホールド回路
１は、定電流Ｉの電流源を負荷とするボルテージフォロ
アとなって動作するため、コンデンサ12のホールド電圧
５は、このときにも入力信号16の電圧に追従して第２図
（ａ）のごとくなる。At this time, the voltage of the capacitor 12 decreases with the current I, and during the period in which the input signal 16 is equal to or lower than the voltage V REF of the bias line 19, that is, equal to or lower than the amplitude reference level of the audio signal, the difference is the same as in the conventional case. Since the transistor Q 2 side of the dynamic amplifier 10 is “ON”, the voltage 5 held by the capacitor 12 is maintained at the voltage V REF of the bias line 19 corresponding to the rising of the reset signal 17. When the input signal 16 exceeds the voltage V REF , the peak hold circuit 1
Transistor Q 3 acts as a voltage follower inserted in the load and follows the voltage of input signal 16. Further, when the voltage of the input signal 16 rises, the peak hold circuit 1 operates as a voltage follower using the current source of the constant current I as a load. Therefore, the hold voltage 5 of the capacitor 12 also keeps the input signal 16 at this time. It follows the voltage of 16 and becomes as shown in Fig. 2 (a).
このようにコンデンサ12の電圧５が入力信号に追従する
状態でリセットが解除され、リセット信号17がLOWレベ
ルになると、トランジスタQ4が“OFF"し、トランジスタ
Q3が“OFF"するので、そのままピークホールド回路１は
ピークホールド動作に復帰する。In this way, when the reset signal is released while the voltage 5 of the capacitor 12 follows the input signal and the reset signal 17 becomes low level, the transistor Q 4 turns off and the transistor Q 4 turns off.
Since the Q 3 is "OFF", as it is the peak hold circuit 1 is to return to the peak hold operation.
このように、オーディオ信号のピークホールド回路１
は、リセットが解除され、リセット信号17が立下がった
タイミングで本来のピークホールド動作に戻るので、第
２図に示すように、リセットが解除されても連続的にピ
ークホールド状態に移る。したがって、従来のようなオ
ーバシュートが発生しない。In this way, the audio signal peak hold circuit 1
Returns to the original peak hold operation at the timing when the reset is released and the reset signal 17 falls, so that the peak hold state is continuously entered even after the reset is released, as shown in FIG. Therefore, overshooting unlike the conventional case does not occur.
なお、入力信号16が負側にあるときにリセットが解除さ
れるときには、コンデンサ12の電圧がバイアスライン19
の電圧になっているので、オーバシュートのような問題
は生じない。When the reset is released when the input signal 16 is on the negative side, the voltage of the capacitor 12 changes to the bias line 19
Since it is a voltage of, there is no problem such as overshoot.
この第２図に示すタイミングチャートから理解できるよ
うに、リセット信号17のリセットタイミングに影響を受
けることなく、リセットが解除された時点でコンデンサ
12は、入力信号に応答してピークホールドを行うことが
できる。その結果、リセット信号の“ON/OFF"のタイミ
ングに関係なく、また、レベルを誤って保持することも
ほとんど生じない。As can be understood from the timing chart shown in FIG. 2, the capacitor is not affected by the reset timing of the reset signal 17 and the capacitor is released when the reset is released.
12 can perform peak hold in response to an input signal. As a result, the level is hardly erroneously held regardless of the "ON / OFF" timing of the reset signal.
この種のオーディオ信号のピークホールド回路は、特
に、IC化に適していて、例えば、オーディオ回路のスペ
クトルアナライザにおけるフィルタの後に配置されるピ
ークホールド回路に用いることができる。This kind of peak hold circuit for an audio signal is particularly suitable for an IC, and can be used, for example, in a peak hold circuit arranged after a filter in a spectrum analyzer of an audio circuit.
ところで、実施例では、電源が＋Vccの場合の回路を示
しているが、これは、負電源の場合であってもよく、こ
の場合にはトランジスタの形がＰ型とＮ型と逆転しても
よい。したがって、ピークホールド用コンデンサに接続
されるリセット回路のトランジスタにおけるコレクタと
エミッタとは相対的なものである。By the way, in the embodiment, the circuit when the power source is + Vcc is shown, but this may be the case of a negative power source, and in this case, even if the transistor shape is reversed between P-type and N-type. Good. Therefore, the collector and emitter of the transistor of the reset circuit connected to the peak hold capacitor are relative.
また、実施例では、トランジスタQ3に電流ミラー接続さ
れるトランジスタQ4は、ダイオード接続されているが、
必ずしもダイオード接続されるものに限定されるもので
はなく、チャージ用コンデンサの両端子に接続され、リ
セット信号に応じて定電流が流せる回路であればよい。In the embodiment, the transistor Q 4 which is current-mirror connected to the transistor Q 3 are but is diode-connected,
The circuit is not necessarily limited to the diode connection, and may be any circuit that is connected to both terminals of the charging capacitor and allows a constant current to flow according to the reset signal.
また、バイアスライン19の電圧を実施例では、差動アン
プ10の電流源の基準電位より2Vf高くしているが、これ
は、設計に応じて決定されるものであって、オーディオ
信号の振幅基準レベルに相当する電圧レベルに設定され
ていればよい。Further, in the embodiment, the voltage of the bias line 19 is set to 2Vf higher than the reference potential of the current source of the differential amplifier 10, but this is determined according to the design, and the amplitude reference of the audio signal is set. It suffices if it is set to a voltage level corresponding to the level.
［発明の効果］ 以上の通り、この発明にあっては、リセット状態のとき
に定電流回路により決定される一定電流を流してピーク
ホールド用のコンデンサの電荷をこれに応じて放電させ
るようにしているので、リセット状態のときに入力信号
があってもこの入力信号に対してピークホールド回路が
動作するときには、通常のボルテージフォロアとなり、
入力側の差動アンプが不平衡状態になることはないの
で、リセット中において入力信号に対して動作している
ときにも入力信号に追従する出力をピークホールド用の
コンデンサ側に発生させることができる。したがって、
リセットが解除されたときには、その電圧からピークホ
ールドを開始できる。[Effects of the Invention] As described above, according to the present invention, a constant current determined by the constant current circuit is caused to flow in the reset state to discharge the electric charge of the peak hold capacitor accordingly. Therefore, even if there is an input signal in the reset state, when the peak hold circuit operates for this input signal, it becomes a normal voltage follower,
Since the differential amplifier on the input side does not become unbalanced, it is possible to generate an output that follows the input signal on the peak hold capacitor side even when operating on the input signal during reset. it can. Therefore,
When the reset is released, the peak hold can be started from that voltage.
その結果、リセットが解除されても入力信号の変化に対
して途切れることなくピークホールドができ、かつ、リ
セット期間中にアンプ側の能力一杯に電流が流れること
がなく、また、不平衡状態とならないために、リセット
が解除されたタイミングでオーバシュートが発生しな
い。As a result, even if the reset is released, the peak hold can be performed without interruption for the change of the input signal, the current does not flow to the full capacity of the amplifier side during the reset period, and the unbalanced state does not occur. Therefore, overshoot does not occur at the timing when the reset is released.
【図面の簡単な説明】 第１図は、この発明を適用したオーディオ信号のピーク
ホールド回路のブロック図、第２図は、そのリセット動
作を説明するためのタイミングチャート、第３図は、従
来のオーディオ信号のピークホールド回路のブロック
図、第４図は、そのリセット動作を説明するためのタイ
ミングチャートである。 １……ピークホールド回路、2,14……スイッチ回路、３
……定電流回路、4,19……バイアスライン、５……ホー
ルド電圧、10……差動アンプ、11……出力用トランジス
タ、12……コンデンサ、13……スイッチトランジスタ、
15……バッファアンプ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of an audio signal peak hold circuit to which the present invention is applied, FIG. 2 is a timing chart for explaining its reset operation, and FIG. FIG. 4 is a block diagram of the peak hold circuit for the audio signal, and FIG. 4 is a timing chart for explaining the reset operation. 1 ... Peak hold circuit, 2,14 ... Switch circuit, 3
…… Constant current circuit, 4,19 …… Bias line, 5 …… Hold voltage, 10 …… Differential amplifier, 11 …… Output transistor, 12 …… Capacitor, 13 …… Switch transistor,
15 …… Buffer amplifier.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−266364（ＪＰ，Ａ) 特開 平２−47558（ＪＰ，Ａ) 特開 昭63−276796（ＪＰ，Ａ) 特開 平１−141366（ＪＰ，Ａ) 実開 昭61−86900（ＪＰ，Ｕ) 特公 昭56−44386（ＪＰ，Ｂ２) ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-63-266364 (JP, A) JP-A-2-47558 (JP, A) JP-A-63-276796 (JP, A) JP-A-1- 141366 (JP, A) Actually open Sho 61-86900 (JP, U) Japanese Patent Sho 56-44386 (JP, B2)
Claims (1)
としてピークホールド用のコンデンサが設けられ、前記
出力側の電圧がこの出力と逆相の前記差動アンプの入力
側に全帰還されるピークホールド回路において、前記コ
ンデンサはその一端が前記差動アンプの出力に直接接続
されその他端が入力オーディオ信号の振幅の基準レベル
に対応するバイアスラインに接続され、かつ、前記コン
デンサの両端子に定電流の放電回路が接続され、この放
電回路をリセット信号に応じてリセット期間の間動作さ
せることを特徴とするオーディオ信号のピークホールド
回路。1. A differential amplifier is provided in an input stage, a peak hold capacitor is provided as a load on an output side, and a voltage on the output side is opposite in phase to the output. In the feedback peak hold circuit, one end of the capacitor is directly connected to the output of the differential amplifier, the other end is connected to a bias line corresponding to a reference level of the amplitude of the input audio signal, and both ends of the capacitor are connected. A peak hold circuit for audio signals, characterized in that a constant current discharge circuit is connected to the child, and the discharge circuit is operated during a reset period in response to a reset signal.
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| JP2098927A JPH07104370B2 (en) | 1990-04-13 | 1990-04-13 | Audio signal peak hold circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2098927A JPH07104370B2 (en) | 1990-04-13 | 1990-04-13 | Audio signal peak hold circuit |
Publications (2)
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|---|---|
| JPH03295472A JPH03295472A (en) | 1991-12-26 |
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Family
ID=14232764
Family Applications (1)
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|---|---|---|---|
| JP2098927A Expired - Fee Related JPH07104370B2 (en) | 1990-04-13 | 1990-04-13 | Audio signal peak hold circuit |
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| JP (1) | JPH07104370B2 (en) |
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1990
- 1990-04-13 JP JP2098927A patent/JPH07104370B2/en not_active Expired - Fee Related
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