JPH0693216B2

JPH0693216B2 - 情報処理装置

Info

Publication number: JPH0693216B2
Application number: JP62101930A
Authority: JP
Inventors: 多加志堀田; 公三郎栗田; 将弘岩村; 英雄前島; 成弥田中; 忠秋坂東; 康弘中塚; 和男加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-27
Filing date: 1987-04-27
Publication date: 1994-11-16
Anticipated expiration: 2009-11-16
Also published as: JPS63268020A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、クロツク信号により制御される情報処理装置
及び情報処理システムに係り、特に高速化のためにクロ
ツクサイクルを短くするのに好適な情報処理装置及び情
報処理システムに関する。

〔従来の技術〕

クロツク信号により制御される情報処理の第１の従来例
を第２図に示す。201は原クロツク信号211を送出するク
ロツク発振器、202は原クロツク信号211を受け、論理装
置203−206を制御するのに必要なクロツク信号212を生
成するクロツク生成器である。また、213は、クロツク2
12によりタイミング制御された論理装置間のインターフ
エース手段である。

論理装置を制御するクロツク212には夫々位相が異なる
通常２〜４相の多相クロツクが用いられる。このクロツ
クを例示したのが、第４図，第５図，第６図である。第
４図に示したのはノンオーバラツプ２相クロツクと呼ば
れるもので、ともに低レベルである区間t₁,t₂を有する
クロツクである。また、第５図に示したのは、互いに略
90度ずつ位相のずれたデユテイ50％のオーバラツプクロ
ツクである。また、第６図は、互いに略90度ずつ位相ず
れた、幅の短い４相クロツクである。これらのクロツク
は、論理装置を構成する論理回路の回路形式、あるい
は、論理装置の設計手法により、取捨選択される。

これらの多相クロツク信号は、クロツク生成器202によ
り、クロツク211をもとに生成され、各論理装置に分配
される。論理装置内では、クロツク信号の加工は行なわ
れない。また、論理装置間のデータのやりとりは、クロ
ツク信号211に同期して行なわれる。

第３図は、クロツク信号を用いる情報処理装置の第２の
従来例を示すものである。301,302はクロツク発振器、3
11,312は原クロツク信号、303,304はクロツク信号311,3
12により制御される情報処理部、313は、情報処理部303
と情報処理部304の間のインタフエース信号である。こ
の情報処理装置は、２つの情報処理部より構成されてお
り、各々の情報処理装置は別個のクロツク発振器301,30
2を有している。原クロツク信号を加工して、第４図，
第５図，第６図に示した様に多相クロツク信号を生成す
るクロツク生成器は各情報処理部の中に設けられてい
る。また、情報処理部303と304の間のデータのやりとり
は、インタフエース313を通して非同期に行なわれる。

第７図〜第９図は、クロツク信号により制御される情報
処理装置の第３の従来例を示したものである。この方式
については、アイ・イー・イー・イー，ジヤーナルオ
ブソリツドステートサーキツト、エスシー17,（1
982）第51頁から第56頁（IEEE Jaurnal of Solid-State
Circuits vol SC−17,PP51−56）において論じられて
いる。

第７図は全体図である。701はクロツク信号711を送出す
る発振器、702はクロツク信号711をＮ分の１に分周する
分周器である。情報処理部703と情報処理部704は、クロ
ツク信号711とクロツク信号712の両方を受ける。両処理
部間のインタフエースが713である。

情報処理部703の内部構成を示したものが、第８図であ
る。801は、クロツク信号711をクロツク信号712と特定
の位相関係になるように遅延させるPLL（Phase lock lo
op）回路である。PLL回路801は論理装置802を制御する
クロツク信号811を送出する。一方クロツク信号712は、
先に述べたようにクロツク711のＮ分の１に分周したク
ロツクであり、インタフエース回路803を制御する。す
なわち、情報処理部内部の論理装置は高速クロツク信号
711で制御され、信号伝搬に時間のかかる情報処理部間
の通信には低速クロツク712で制御されるわけである。

第８図のように２種のクロツク信号を用いる場合、イン
タフエース回路803と論理装置802の間のデータのやりと
りに関して、メタスタビリテイ（Metastability）と呼
ばれる問題が生ずる。これを第９図を用いて説明する。
インタフエース回路803から、論理装置802へデータを送
る場合を考える。インタフエースにはエツヂトリガ型の
フリツプフロツプが使われているとする。インタフエー
ス回路803では、クロツク信号712が第１のポテンシヤル
レベルであるLowから第２のポテンシヤルレベルHighに
立上がる時に、インタフエース713よりデータが取込ま
れ、論理回路802にデータが信号812を通して送出され
る。一方、論理装置802では、クロツク信号811がLowか
らHighに立上る時に、送出されたデータを取込む。さ
て、クロツク信号712とクロツク信号811との位相関係が
スキユーによりずれ、クロツク712の立上りが、クロツ
ク811の立上り近辺（第９図でｔ_ｃと示した部分）と重
なると、論理装置内のフリツプフロツプの入力が、クロ
ツク信号811でたたかれた時に不安定になり、フリツプ
フロツプに出力が長時間定まらない現象がおこる。これ
が、メタスタビリテイである。

上記メタスタビリテイを避けるため、本従来例では、第
８図に示したようにPLL回路801により、クロツク信号71
1とクロツク信号712の位相関係を、第９図に示す関係に
固定している。

〔発明が解決しようとする問題点〕

最初に第２図の第１の従来例について述べる。この従来
例の第１の問題点は、情報処理装置全体に多相クロツク
信号212を分配しなくてはならないことである。このた
め通常、クロツクスキユーが大きくなり、各々のクロツ
ク信号のデユーテイも望ましい値からずれてしまう。こ
の問題は特に、高速化のためにマシンサイクルが高ま
り、多相クロツク信号212が高周波となつた時に著し
い。すなわち、マシンサイクルの多くの部分をクロツク
スキユーのために取られてしまう。一方、この従来例の
利点は、情報処理装置全体に同一の多相クロツク信号21
2が分配されているために、論理装置間のデータのやり
とりを同期式に行なえるというところである。

次に、第３図の第２の従来例について述べる。この構成
は、マイクロプロセツサシステム等に見られる。情報処
理部はLSIチツプに対応する。この従来例の第１の問題
点は、各々の情報処理部が、別々のクロツク信号により
制御されているため、情報処理部間のインタフエースを
非同期式に行なわなくてはならないところにある。非同
期式インタフエースは、非同期信号の同期化が必要とな
り、同期式インタフエースに比較して低速である。これ
は、特に、情報処理部間でデータのやりとりが多い高速
システムを作りたい場合に問題となる。ただし、本従来
例の利点は、クロツク信号の生成が、各情報処理部内部
で行なわれ、また、そのクロツク信号の分配も、１つの
情報処理部内であるために、クロツクスキユーを小さく
できるという点がある。

この従来例の第２の問題点は、情報処理部外部から高周
波の原クロツク信号を供給しなくてはならない点であ
る。通常、デユーテイの正しいクロツク信号を生成する
ために、原クロツク信号は情報処理部内部で分周され
る。このため、例えば２分周、かつ、マシンサイクル40
MHzの場合を考えると、外部より80MHzの原クロツク信号
を供給しなくてはならない。これは、情報処理部ハード
ウエアとして、パツケージに格納されたLSIチツプを考
えると、困難である。さらにマシンサイクルが高まつた
時には、ますますこの問題点が著しくなる。

次に、第７図〜第９図に示した第３の実施例についての
問題点について述べる。この従来例の第１の問題点は、
情報処理部外部より、高速クロツク信号711を供給しな
くてはならないことである。また第２の問題点は、情報
処理部内部で使うクロツクデユーテイについて配慮され
ていない点である。

本発明の第１の目的は、情報装置内にある複数の情報処
理部間のクロツク信号を同期することである。

また、本発明の第２の目的は、各情報処理部内にクロツ
クスキユ小、かつ、デユーテイの正確なクロツク信号を
供給することである。

また、本発明の第３の目的は、情報処理部内部から高速
のクロツク信号を供給することを避けることにある。

〔問題点を解決するための手段〕

上記目的は、少なくとも１つの第１のクロツク信号とな
る原クロツク信号Ｋを送出する原クロツク発振器と、原
クロツク信号Ｋに接続される複数の情報処理部よりなる
情報処理システムにおいて、前記複数の情報処理部の各
々を、前記少なくとも１つの原クロツク信号Ｋと位相同
期し、かつ、あらかじめ、定められたデユーテイの少な
くとも１つの第２のクロツク信号K₁を生成するクロツク
生成手段と、前記第２のクロツク信号K₁によりタイミン
グ制御される論理装置とにより構成し、少なくとも１対
の前記論理装置間にあるインタフエースを、前記クロツ
ク信号K₁により、同期してタイミング制御することによ
り達成される。

〔作用〕

前記、情報処理部内部で生成される少なくとも１相のク
ロツク信号K₁は、原クロツク信号Ｋと位相同期してい
る。それによつて、ある情報処理部内部のクロツク信号
K₁は、原クロツク信号Ｋを通して、他の情報処理内部の
クロツク信号K₁と位相同期させることができる。

また、各情報処理部内部に、少なくとも１つの原クロツ
ク信号Ｋと位相同期し、かつ、あらかじめ定められたデ
ユーテイの少なくとも１つの第２のクロツク信号K₁を生
成するクロツク生成手段を内蔵しているために、各情報
処理部内に、クロツクスキユー小、かつ、デユーテイの
正確なクロツク信号を供給することができる。

また、前記クロツク生成手段は、原クロツク信号Ｋと、
内部クロツク信号K₁を位相同期させるわけであるが、原
クロツクＫの周波数は内部クロツク信号K₁の周波数と等
しい必要も、高い必要もない。このため、高速化のため
に内部クロツク信号K₁の周波数を高めた、複数の情報処
理部よりなる情報処理装置において、各情報処理部外部
から高速のクロツク信号を供給することを避けることが
できる。

〔実施例〕

以下、本発明の一実施例を説明する。

第10図は、本発明の一実施例である情報処理装置の全体
図である。1001は原クロツク発振器、1011は原クロツ
ク、1002,1003は情報処理部、1012は、両情報処理部間
でデータをやり取りするインタフエース信号である。

さて、本発明の実施対象である情報処理装置として種々
のものがありうるが、本実施例では超高速VLSIによつて
構成された計算機CPUを例にとつて説明する。また、情
報処理装置では、一般的には複数の情報処理部よりなる
わけだが、本実施例では簡単のために、２つの情報処理
部より成るとする。

また、情報処理部とは、情報処理装置を構成する一部分
であり、論理機能的、ハードウエア的に一まとまりにな
つたものである。ハードウエアとしては、１つの情報処
理部は、複数のLSIパツケージを搭載したボードであつ
たり、単一の半導体基板に形成されるもの即ち、１つの
LSIであつたり、また、１つのLSIの中の１部であつたり
する。さらに、ウエーハスケールインテグレーシヨンで
あれば単一の半導体基板ウエーハ上の１ブロツクであり
うる。本実施例では、情報処理部とは、パツケージに実
装された、１つのVLSIとする。

本発明の実施例説明は、情報処理部1002と、情報処理部
1003の間のインタフエースについてのみ、述べれば十分
であり、両情報処理部が、どの様な処理を分担している
かということは本発明には直接は関係ない。従つて、詳
しくは述べないが、以下の２つの場合を例示しておく。

１）情報処理部1002を、命令デコード、基本命令の処理
を行うBPU（Basic Processing Unit）とし、情報処理部
1003を、浮動小数演算を行うFPU（Floating Processing
Unit）とする構成例を、第34図に示す。101,3401は、
それぞれ、情報処理部1002,1003のクロツク生成器であ
る。102,3406は入力信号に所望の論理演算を施して出力
信号を出力する論理装置、3402,3404はインタフエース
手段を構成するバスコントローラ、3403は、メモリアド
レスを保持するレジスタMAR（Memory Address Registe
r）、3405は、メモリデータを保持するレジスタMDR（Me
mory Data Register）、3407はメモリである。信号3410
はアドレスバス、3411はデータバス、3412は制御信号で
ある。また、3419は、処理すべき浮動小数演算命令の種
類を知らせる信号である。

本構成例では、FPU1003の論理装置は、アドレス計算機
能を有していない。いわゆる、コプロセツサとして機能
する。メモリからの浮動小数データの、FPUへのロード
を例にとり、動作を説明する。BPU1002内の論理装置102
は、浮動小数演算命令をデコードすると、命令の種類を
信号3419を通して、FPU1003に送出する。一方、メモリ
アドレスの計算を行い、信号3418を通して、MAR3403に
セツトする。また、メモリリード起動をバスコントロー
ラ3402に、信号3415を通して送出する。バスコントロー
ラ3402は、クロツク3420に同期して、信号3413により、
MARの内容を、アドレスバス3410に送出するように制御
する。また、メモリを制御するための制御信号3412を送
出する。

一方、FPU側のバスコントローラは、制御信号3412を受
取り、メモリ3407がデータを、データバス3411に出すタ
イミングで、データ取込み信号3414をMDR3405に送出す
る。オペランドをMDRに取込んだ後にオペランドリード
終了信号3416を論理装置3406に送出する。また、ロード
したオペランドデータを信号3417を通して送出する。

２）情報処理部１をマスタのBPU、情報処理部２をスレ
ーブのBPUとする。すなわち、信頼性向上のためにBPUを
２重化した計算機である。スレーブBPUはマスタBPUと同
一の機能を持つており、マスタBPUと同期して動作す
る。そして、マスタBPUがメモリへの書込みを行う際
に、スレーブBPUはそのデータを自チツプに取込み、自
分のデータと比較する。不一致であれば、それをマスタ
BPUに知らせる。

第29図に、上に説明した構成を図示したものである。29
00はメモリ。2901〜2905はインタフエース信号であり、
2901はアドレス、2902はアドレスストローブ、2903はデ
ータ、2904はリード／ライト信号、2905は、スレーブBP
UがマスタBPUにエラーを知らせる信号である。また2906
は、highならば、その情報処理部がマスタであり、low
ならば、その情報処理部がスレーブであることを示す信
号である。

第30図は、上記実施例の動作を示したタイミングチヤー
トである。両情報処理部は、同期動作しているため、マ
スタBPUが書込みを行う際には、スレーブBPUも、書込み
アドレスと、書込みデータを持つている。メモリサイク
ルは、チツプ間のクロツクスキユー分伸びることにな
る。

次に発振器1001について説明する。発振器1001は、原ク
ロツク信号1011を送出する発振器である。原クロツク10
11は、多相であることもあり得るが、本実施例では、１
相である。また、原クロツクのデユーテイは、必ずし
も、50％である必要はない。これが本発明の特徴であ
る。

さらに、発振器を、使宜上、情報処理部１に内蔵させる
ことも可能である。この場合の構成を示したものが第11
図である。1100は、情報処理部1002と、発振器1001とを
同一半導体基体内蔵するVLSIチツプである。1011は水
晶発振子である。チツプ1002自身も、１度チツプ外に出
力された発振器出力1011を取込むので、原クロツク信
号，情報処理部1,情報処理部２の関係は第10図と同じで
ある。第11図の構成では、チツプ1100が、発振器を内蔵
しているため、発振器を外付けする必要がなく、ハード
ウエアが小さくなるという利点がある。

第１図は、第10図の情報処理部1002の内部構成を示した
ものである。101はクロツク生成器、111は多相のクロツ
ク信号、102は論理装置、103はインタフエース回路、11
2は、論理装置102とインタフエース回路103の間の信号
線である。クロツク生成器101は、外部よりの原クロツ
ク信号1011より、少なくとも第2,第３のクロツク信号を
含む多相クロツク111を生成し、論理装置102、及び、イ
ンタフエース回路103に送出する。多相クロツクの種類
としては、第４図，第５図，第６図に示すようにいろい
ろなものがあるが、ここでは第４図に示した、ノンオー
バラツプ２相クロツクK₁,K₂とする。

次に、第１図の論理装置102について説明する。論理装
置102は、２相クロツク信号K₁,K₂によつて制御されてい
る。論理装置102を構成する論理素子には、インバー
タ、2NANDのような基本ゲート、フリツプフロツプ、PL
A,ROM,RAM等いろいろあるが、ここでは、PLAを例にと
り、クロツク信号K₁とクロツク信号K₂がどのように使わ
れるか、また、マシンサイクルを短縮していつた時に、
クロツク信号K₁とK₂にどのようなことが要求されるかに
ついて述べる。

第12図は、２相クロツクK₁,K₂により制御されるPLAの回
路図である。また第13図は、このPLAの動作を示すタイ
ミングチヤートである。

第12図で、1201〜1207は、配線1229〜1235をプリチヤー
ジするPMOS、1209〜1212及び1219〜1221はクロツクドイ
ンバータ、1213〜1218、及び、1240と1241はインバー
タ、1222〜1228は２入力NORである。また、X,Y,Zは入
力、L,M,Nは出力である。このPLAは以下の論理を実現す
る。

Ｌ＝Ｘ＋Ｙ・ＺＭ＝Ｘ・Ｚ＋Ｘ・ＹＮ＝Ｙ・Ｚ＋Ｘ・Ｚ。

第13図に示すように、配線1229はK₂が（high）の時リプ
チヤージされ、K₁が（high）の時、かつ、Ｘ＝０の時、
NMOSにより電荷が引き抜かれる。一方、Ｘ＝１の時は引
き抜かれない。Ｘ＝０の時は、K₁がhighの期間、すなわ
ち、第13図に示すt₃の間に引き抜かれなくてはならな
い。クロツク系の設計に関しては、t₃がクロツク分配中
にいくらかせまくなることを配慮し、最悪の場合でも、
前記配線の電荷引抜きが終了するように設定される。

一方、配線1235は、K₁がhighの時にプリチヤージされ、
K₂がhighの時、すなわち、t₄期間に電荷引抜きが行なわ
れる。t₃同様t₄も、クロツク分配中にいくらか、せまく
なることを配慮し、最悪の場合でも、前記配線の電荷引
抜きが、t₄期間中に終了するように設定される。

t₃,t₄は、上に述べたように対象的に使われるので、t₃
＝t₄と設計される。さらに、もう明らかなように、マシ
ンサイクルを短縮するためには、t₃,t₄のゆらぎが少な
いこと、すなわち、K₁,K₂のデユーテイが、第１図論理
装置102中で、正確であることが大事である。

次に、クロツクスキユーについて述べる。第12図で、配
線1229が引き抜かれる時にインバータ1213の出力が、hi
ghからLowに変化するわけであるが、この変化は、イン
バータ1218の出力がlowになる前に終了していないと、
配線1233を誤つて引き抜いてしまう可能性がある。この
ため、第13図の期間t₁は、一定値以上必要である。クロ
ツク設計に際して、クロツク分配中にt₁が短くなること
も配慮し、最悪の場合でも、前記誤動作がないように設
定される。t₂についても同様である。ここで明らかな様
に、マシンサイクルを短縮するためには、t₁,t₂のゆら
ぎが少ないこと、すなわち、K₁,K₂のクロツクスキユー
が小さいことが大事である。

クロツクK₁,K₂で制御される論理装置102についてまとめ
れば、マシンサイクルを短縮するためには、クロツク信
号のデユーテイのずれ、及び、クロツクスキユーを極力
小さくすることが要求される。

次に、クロツク生成器101について述べる。クロツク生
成器の動作を示したのが、第14図である。クロツク生成
器101は原クロツク信号Ｋを受け、２相クロツク信号K₁,
K₂を出力する。原クロツク信号Ｋのデユーテイは50％で
ある必要はない。K₁,K₂はＫと位相同期しており、ま
た、K₁,K₂は先に述べたように、t₁＝t₂,t₃＝t₄に設定さ
れている。ここでいう位相同期とは、ＫとK₁の位相関係
が一定であると、さらに言えば、Ｋの立上りとK₁の立上
りの差が一定であることを言う。第14図では、ＫとK₁,K
₂の周波数は等しい。しかしながら、必ずしも等しい必
要はない。第15図は、クロツク生成器101の他の動作例
を示したものである。ＫとK₁、あるいは、ＫとK₂は、位
相同期しているが、K₁,K₂の周波数は、Ｋの２倍であ
る。この様にすることは、チツプ内部でマシンサイクル
を高めつつ、チツプ外部から供給するクロツクを低周波
に保ち、かつそのデユーテイに関しての制約がなくなる
ので好ましい。

尚、第１のクロツク信号となる原クロツク信号Ｋの“lo
w"は第１のポテンシヤルレベル、“high"は第２のポテ
ンシヤルレベルであり、また、第2,第３のクロツク信号
となるK₁,K₂の“low"は第３のポテンシヤルレベル、“H
igh"は第４のポテンシヤルレベルである。

ここで、好ましくは、第１のポテンシヤルレベルと第３
のポテンシヤルレベルとは実質的に等しく、第２のポテ
ンシヤルレベルと第４のポランシヤルレベルとは実質的
に等しい。

次に、クロツク生成器101の詳細構成について述べる。

第16図は、1011（厚クロツク信号Ｋ）を受けて、Ｋと同
周波数で位相同期し、定められたデユーテイのノンオー
バラツプ２相クロツクK₁,K₂（第14図に対応）を生成す
るクロツク生成器101の一構成例を示したものである。

位相比較器1301,ローパスフィルタ（以下LPFと略す）13
02,電圧制御発振器（以下VOC:Voltage Control Oscilla
torと略す）1303,N分の１（例えば２分の１）分周器130
4の閉ループよりPLLを構成している。すなわち1011と13
09の位相差及び周波数差を1301により検出し、その差に
応じたパルス信号を1306に出力する。1302は1306を積分
してDC信号（電圧値）1307とし、1303は1307に応じた周
波数で発振して、1308に出力する。1304は1308を２分の
１に分周することによりデユーテイ50％のクロツク信号
を1309に出力する。従つて、1309はPLLにより1011と位
相が同期し、周波数が等しくなり、かつ、1304で分周す
ることによりデユーテイ50％のクロツク信号となる。

２相クロツク生成器1305は、デユーテイ50％のクロツク
信号1309を受けて、ノンオーバラツプ２相クロツク信号
K₁,K₂を出力する。第17図に1305のゲートレベルの一構
成例を示す。

２入力NOR回路1311,1312の出力K₁,K₂を入力の一方に交
差接続し、他方は、インバータ回路1310による1309の反
転信号1313と1309との相補信号を各々接続する。

第18図に第16,17図の各点の動作波形を示す。1301〜130
4のPLLにより、1011と1309は位相が同期し、周波数が等
しくなる。従つて、1304で２分の１分周する前の1303の
発振出力1308は、1011から1304の遅延Δt₀だけずれて、
２倍の周波数となる。1309は1308を1304で２分の１分周
するため、デユーテイ50％となる。1313は1309から1310
の遅延Δt₁だけずれる。K₁,K₂は２入力NOR回路出力のた
め、両入力がlowのときhighとなる。すなわち、K₁,K₂は
一方がhighの場合は、他方は必ずlowの関係となり、オ
ーバラツプとすることはない。K₁が立ち上がるには、13
09は立ち上がつて、1312の遅延Δt₁後K₂が立ち下がつて
から、1311の遅延Δt₂後立ち上がる。逆にK₂が立ち上が
るには、1309が立ち下がり、1313が1310の遅延Δt₁後立
ち上がり、K₁が1311の遅延Δt₂後立ち下がり、1312の遅
延Δt₁後立ち上がる。従つて、K₁とK₂が共にlowの時間
は1311,1312の遅延t₂,t₁であり、1311と1312の回路構成
と同じにし、また、K₁,K₂の負荷を等しくすることによ
り、t₁＝t₂とすることは可能である。またK₁とK₂のパル
ス幅（High状態の時間）t₃,t₄は次式が成り立つ。

（但し、周期をＴとした。）（１），（２）式より、 t₁＋t₃−Δt₁＝t₂＋t₄＋Δt₁ ……（３）となる。

ところで、1310の遅延Δt₁は1310が駆動する回路が1311
だけであり、1313の負荷は非常に小さく、1311,1312の
遅延t₂,t₁に比べて無視することが出来る。従つて、
（３）式は、 t₁＋t₃＝t₂＋t₄ となる。前述のようにt₁＝t₂に設定するならばt₃＝t₄と
なり、理想的なノンオーバラツプ２相クロツク信号を得
ることが出来る。また、この２相クロツクK₁,K₂は1011
と同期して1309から生成しており、1011と位相関係は一
定である。

以上より、1011（原クロツクＫ）と位相同期し、あらか
じめ定められたデユーテイのクロツク信号を生成するこ
とが出来る。

情報処理部間のクロツクスキユーを小さくするために
は、複数の各情報処理部間のクロツク生成器を同一構成
とすることが好ましい。

第19図は、1305のゲートレベルの他の構成例である。第
19図において第17図と同一符号は同一部分，同一機能を
示している。

２入力NAND回路1314,1315の出力1320,1321から遅延回路
1316,1317を介して、入力の一方、1322,1323に交差して
接続し、他方は、相補信号の1309,1313を各々接続す
る。1320,1321をインバータ1318,1319を介して、２相ク
ロツクK₁,K₂として出力する。本構成では、２入力NAND
回路の出力から遅延回路を介して、帰還しているため、
K₁が立ち上がるためには、1309が立ち下がつてから、13
10,1315,1317,1314,1318を経て立ち上がる。一方K₂の立
ち下がりは、1309が立ち上がつてから1310,1315,1319を
経て立ち下がる。従つて、1316,1317の遅延を他と比べ
て大きくすれば、K₁,K₂が共にlowとなる時間を1316,131
7で設定出来る。

第20図〜第19図の動作波形を示す。遅延回路1316,1317
の遅延時間が小さい場合を実線で、大きい場合を破線で
示す。すなわち、２相クロツクK₁,K₂のデユーテイを131
6,1317の遅延時間で変えることが出来るため、任意のデ
ユーテイを持つノンオーバーラツプ２相クロツク信号を
得ることが出来る。従つて、本構成の回路を用いること
により、ノンオーバラツプ２相クロツクの水あき（両ク
ロツク信号がlowとなる時間）を論理装置内で生じるク
ロツクスキユーに見合つた分だけに設定することが出来
る。

第21図は、1011（原クロツクＫ）を受けて、Ｋより高周
波数（２倍の周波数）で位相同期し、定められたデユー
テイのノンオーバラツプ２相クロツク信号K₁,K₂（第15
図に対応）を生成するクロツク生成器101の一構成例を
示したものである。第21図において、第16図と同一符号
は同一部分，同一機能を示している。

第21図で第16図と異なる点は、PLLの帰還ループに２分
の１分周器1304を追加して、２段とし、２相クロツク生
成器1305の入力を、前段の1304の出力1323としているこ
とである。

第22図に第22図の動作波形を示す。PLLは２分の１分周
器を２段介して帰還するため、1303の出力1322は1011の
４倍の周波数となる。また、前段の1304の出力1323は２
分の１分周しているため、デユーテイは50％となり、10
11に対して、周波数２倍で、後段の1304の遅延Δt₀だけ
位相のずれたクロツク信号となる。この1323を受けて、
1305はノンオーバラツプ２相クロツク信号K₁,K₂を出力
する。前述のように1305はデユーテイ50％のクロツク信
号からは、理想的なノンオーバーラツプ２相クロツク信
号を生成出来るため、本構成においても理想的なノンオ
ーバーラツプ２相クロツクK₁,K₂を得ることが出来る。
また、1323と1011の位相関係は一定（Δt₀の差）である
ため、K₁,K₂と1011の位相関係も一定となる。

以上より、外部からの低周波のクロツク信号から、位相
同期し、あらかじめ定められたデユーテイでかつ高周波
数のクロツク信号を生成することが出来る。

第23図は、1011（原クロツク信号Ｋ）を受けて、Ｋと同
周波数で位相同期し、定められたデユーテイのオーバラ
ツプ４相クロツク信号K₄₁,K₄₂,K₄₃,K₄₄を生成するクロ
ツク生成器101の一構成例を示したものである。第23図
において、第16図と同一符号は同一部分，同一機能を示
している。

1301,1302,1303、４分の１分周器1324の閉ループにより
PLLを構成している。従つて、1011と1309は位相が同期
し、周波数が等しくなる。PLLの閉ループでは４分の１
分周しているため、1303は1011の４倍の周波数で発振
し、1309すなわち1011と1324の遅延Δt₂だけ位相のずれ
たクロツクを1322に出力する。1309は1322を分周するた
め、デユーテイ50％である。

４相クロツク生成器1325は、デユーテイ50％のクロツク
1309を1309の４倍の周波数のクロツク1322で位相を90゜
ずらしたオーバーラツプ４相クロツク信号K₄₁,K₄₂,K₄₃,
K₄₄を出力する。第24図に1325のゲートレベルの一構成
例を示す。

クロツクドインバー1327とインバータ1328によるダイナ
ミツクラツチを直列に接続し、そのダイナミツクラツチ
を１つおきにインバータ1326による1322の反転信号1329
と1322との相補信号で制御することにより、シフトレジ
スタを構成している。

第25図に第23図，第24図の動作波形を示す。前述のよう
に1322は1011の４倍の周波数で、1011とΔt₂の位相差と
なる。1309は1011と同周波数，同位相でかつデユーテイ
50％である。1327,1328による１段目のダイナミツクラ
ツチ出力1330は、1309が立ち上がつてから、1329が始め
て立ち上がるときに同期して立ち上がり、1309が立ち下
がつてから1329が始めて立ち上がるときに同期して立ち
下がる。次に1327,1328による２段目のダイナミツクラ
ツチ出力K₄₁は、1330が立ち上がつてから1322が始めて
立ち上がるときに同期して立ち上がり、1330が立ち下が
つてから1322が始めて立ち上がるときに同期して立ち下
がる。従つて、K₄₁は1309から1322の１サイクルだけ位
相が遅れる。この関係は、K₄₁とK₄₂,K₄₂とK₄₃,K₄₃とK₄₄
についても同様であり、K₄₁,K₄₂,K₄₃,K₄₄は1322の１サ
イクルだけ位相が遅れる。1322は1011の４倍の周期をも
つため、90゜位相がずれることになる。すなわち、K₄₁
〜K₄₄は理想的なオーバラツプ４相クロツク信号であ
る。また、1322と1011の位相関係は一定のため、1322と
同期しているK₄₁〜K₄₄と1011の位相関係は一定である。

以上より、1011（原クロツクＫ）と位相同期し、あらか
じめ定められたデユーテイのクロツク信号を生成するこ
とができる。なお、本構成では位相がずれていく信号と
して1011と同周波数のクロツク信号である1309を用い、
ずらしていく位相として1011の４倍の周波数のクロツク
信号1322を用いているため1011と同周波数のノンオーバ
ラツプ４相クロツク信号となつているが、1309,1322が
逓倍の周波数についても同様である。また、1325のシフ
トレジスタの段数と1322の周波数の1309からの逓倍数を
等しくすることにより、任意の相数の多相クロツク信号
を得ることが出来る。

第26図は、1011（原クロツク信号Ｋ）を受けて、Ｋと同
周波数で位相同期し、定められたデユーテイのノンオー
バラツプ２相クロツク信号K₁,K₂を生成し、上記機能に
加えて、1011から直接ノンオーバラツプ２相クロツク信
号を生成できるようなクロツク生成器101の一構成例を
示したものである。第26図において、第16図と同一符号
は同一部分，同一機能を示している。

第26図で第16図と異なる点は、1305の入力を外部信号13
37とその信号をインバータ回路1325で反転した信号1338
とで制御されるクロツクドインバータ1334により、1337
がhighのときは1309、lowのときは1011と選択を行なつ
ている。ただし、クロツクドインバータを用いているた
めK₁,K₂の位相は1011から90゜ずれることになる。

すなわち、高速動作をさせて定まつたデユーテイの２相
クロツク信号を必要な場合は、デユーテイ50％のクロツ
ク1309からクロツク信号を生成させる。一方、テステイ
ングの場合のように低周波数で論理装置の機能診断をす
るときは、1011から直接２相クロツク信号を生成でき
る。

以上、本構成では、内部を低周波数で動作させる場合は
外部クロツク信号から直接２相クロツクを生成し、逆に
内部を高周波数で動作させる場合は外部クロツク信号と
同期してデユーテイ50％のクロツクから２相クロツク部
信号を生成出来る。従つて、クロツク生成器内の発振器
に対する発振周波数の範囲を限定することが出来る効果
がある。また、内部の論理装置の診断時にクロツク信号
を止めてDC的な機能試験をすることも出来る。なお、本
構成は原クロツク信号と同周波数のノンオーバラツプ２
相クロツク生成の場合について説明したが、第27図及び
第28図に示すように、原クロツク信号より高周波のノン
オーバラツプ２相クロツク信号生成の場合や、外部クロ
ツク信号が原クロツク信号と異なる場合や、オーバラツ
プ４相クロツク信号生成の場合についても同様で、原ク
ロツク信号を受けて、原クロツク信号と位相同期し、定
められたデユーテイの少なくとも１つのクロツク信号を
生成するクロツク生成器について、論理装置を制御する
クロツク信号を信号する回路に入力する信号として、ク
ロツク生成器内で生成した信号と外部から入力された信
号とを切り換えることにより、前述した効果を得ること
が出来る。

第33図は第21図の位相比較器1301の一構成例を示すもの
である。3301はインバータ、3302は２入力NAND、3303は
４入力NAND、3304は４入力NANDである。

第35図（ａ），第35図（ｂ）は位相比較器1301の動作を
示す状態図及び状態遷移図である。1301は８つの状態a,
b,c,d,e,f,g,hよりなる。状態を示す８つの円の中に書
いた値は、位相比較器1301の出力“P,D"である。また状
態の遷移を示す矢印の横に書いた値は、その状態遷移を
引き起こす位相比較器1301の入力“1011,1309"である。
この図でわかる様に、位相比較器の出力ＰがHighとなる
のは、状態c,g、また出力ＤがHighとなるのは、状態e,
h、においてである。すなわち、1301の入力1011,1309の
位相関係で、1309が1011より遅れている場合は、1011の
立ち上がりから1039の立ち上がるまで出力ＰはHighとな
り、逆に1309が1011より進んでいる場合は、1309の立ち
上がりから1011の立ち上がるまで出力ＤがHighとなる。

第36図は位相比較器1301の動作を示すタイムチヤートで
ある。第35図（ａ）及び第35図（ｂ）の説明からわかる
様に、出力Ｐは入力1011が、入力1309に対して位相が進
んでいる期間highになる。一方、出力Ｄは入力1101が、
入力1309に対して位相が遅れている期間highになる。以
上が位相比較器1301の動作である。

第37図は第21図のローパスフイルタ1302の一構成例を示
す図である。これは、チヤージポンプと呼ばれる回路
で、1301,1302はNMOSトランジスタ、1303は抵抗、1304
は静電容量である。

第38図は、第37図のローパスフィルタの動作を示したタ
イミングチヤートである。入力Ｐが、highの時には、NM
OS1301がオンし、パルス電流ｉ_ｐが流れ、ノード1305の
電位は上昇する。一方、入力Ｄが、highの時には、NMOS
1302がオンし、パルス電流ｉ_Ｄが流れ、ノード1305の電
位は下降する。1307には、1305の電位が、抵抗1303,容
量1304によつて構成されるローパスフイルタによつて平
滑された電位が出る。以上説明した様に回路1302は、出
力1307の電位から入力Ｐのパルス幅と入力Ｄのパルス幅
に比例した電位変動をする回路である。

第39図は第21図に於けるVCO1303の一構成例を示したも
のである。第39図において、3901はマルチバイブレータ
回路、3902はレベルシフト回路、3903はレベル変換回路
である。

3901において、コレクタとベースを交差接続したNPNト
ランジスタ3906,3907は一方がON状態のとき他方がOFF状
態のスイツチング動作をし、無安定マルチバイブレータ
を構成する。3906,3907のコレクタ側には電源Vccから電
流を供給する抵抗3904,3905が接続されている。また、
エミツタ側は、コンデンサ3908によつて相互に接続され
ており、NMOSトランジスタ3909,3910を介して接地され
ている。3909,3910のゲートはLPF1302の出力で1303の制
御電圧入力である1307に接続しており、1307の電圧値に
応じた電流を流すバイアス電流源である。

3901では、次の様に動作する。先ず3906がON状態、3907
がOFF状態にある場合を考える。3909,3910の流す電流値
をＩとすると、抵抗3904には3909,3910両者の電流2Iが
流れ、3908には3922から3933へ向かつて3910の流す電流
Ｉが流れる。従つて、3920はVccより3904の電圧降下分
だけ下がり、逆に3921は3905によりVccにPull−upされ
る。3922は3906がON状態のため、3921からバイポーラト
ランジスタのＶ_BE（バイポーラトランジスタがONするの
に必要なベース・エミツタ間の電圧でSiトランジスタの
場合一般的には約0.8V）だけ下がつた電位となる。3908
にはＩが流れるため、3908の容量をＣとすると、3908の
両端である3922,3923の電位はI/Cで時間変化する。そし
て、3923の電位が3920よりＶ_BEだけ下がつた電位となる
と、3907がON状態となり3908に流れていた電流Ｉが3905
を介して3907に流れる。すると、3921は3905の電圧降下
分だけ下がるため、3921,3922間の電圧がＶ_BE以下とな
るため、3906はOFF状態となる。

すなわち、3901では２つのトランジスタが交互にスイツ
チングすることになる。第40図に3901の動作波形を示
す。3901では3920,3921の差動の信号を得ることが出来
る。また、この発振周波数は3909,3910に流す電流値Ｉ
に依存しているため、Ｉを変化させることにより周波数
を変化させることが出来る。しかし、マルチバイブレー
タの出力振幅は小さいため、内部回路としてCMOSを用い
る場合は、マルチバイブレータ出力をCMOSの論理振幅ま
で増幅する必要がある。

3903はそのレベル変換回路であり、3902は3901と3903を
つなぐレベルシフト回路である。

3902において、NPNトランジスタ3911,3912と抵抗3913,3
914の直列回路は、3911,3912のベースに入力された3901
の差動出力3920,3921をＶ_BEだけ下げて3925,3924に出力
している。

3903では、3902の出力3924,3925をゲートに接続したPMO
Sトランジスタ3916,3918をNMOSトランジスタ3917,3919
の直列回路において、3917,3919のゲートを3916と3917
の接続点に共通接続している。すなわち、3916の電流が
大きいと、3917の電圧降下も大きくなり3919のインピー
ダンスは小さくなる。この場合3918の電流は小さいた
め、1322はLowとなる。逆に、3916の電流が小さいと、3
917の電圧降下も小さくなり3919のインピーダンスは大
きくなる。この場合は3918の電流は大きく、1322はHigh
となる。すなわち、3903はPush−Pullで動作するため、
出力である1322の振幅は大きくなる。

以上、本構成例では、CMOSレベルの出力をもつVCOを実
現することが出来る。

第31図に、第１図論理装置102の他の構成例について示
す。3100〜3103は論理装置を構成する４つのサブ論理装
置である。3104〜3106は、サブ論理装置間のインタフエ
ースである。各サブ論理装置は、クロツク111に同期し
て動作する。

第32図は、サブ論理装置3100の構成を示した図である。
3201は、クロツク生成器、3202は、論理装置、3203は、
インタフエース回路である。また3211は論理装置3202を
制御するクロツクである。すなわち、サブ論理装置3100
は、情報処理部1002と同じ構成になつている。このよう
な階層構成とすることにより、情報処理部を同期する原
クロツク信号1011として例えば1MHzを用い、サブ論理装
置を同期するクロツク信号111として例えば、10MHzを用
い、サブクロツク内の論理装置3202を、制御するクロツ
ク信号として例えば100MHzを用いるというように、徐々
にクロツク周波数をあげておくことができる。この階層
構成により、大規模な、情報処理装置においても、情報
処理装置全体に分配されるクロツクを低周波に保ちなが
ら、マシンサイクルを短縮することが可能となる。

〔発明の効果〕

本発明によれば、情報処理装置を構成する各情報処理部
の内面に、原クロツク信号Ｋと位相同期した少なくとも
１つのクロツク信号K₁を生成するクロツク生成手段を有
しているので、情報処理部間の同期をとることができ
る。

また、本発明によれば、上記クロツク生成手段は、あら
かじめ定められたデユーテイのクロツク信号K₁を生成す
るので、デユーテイの正確なクロツク信号を生成するこ
とができる。また、生成したクロツクを、各々の情報処
理部内のみに分配すればよいため、クロツクスキユー
小，デユーテイのずれ小のクロツク信号K₁を論理装置内
に分配できる。

また、本発明によれば、情報処理部外部からの低周波原
クロツク信号と、情報処理部内部の高周波クロツク信号
を同期することができるので、情報処理装置のマシンサ
イクルを高めながら、情報処理部外部からの原クロツク
信号を低周波に保つことができる。

【図面の簡単な説明】

第１図は本発明の１実施例の情報処理部のブロツク図、
第２図，第３図は従来例を示すブロツク図、第４図から
第６図は、従来例を説明するタイミングチヤート、第７
図，第８図は従来例を示すブロツク図、第９図は従来例
を説明するタイミングチヤート、第10図，第11図は本発
明の１実施例の全体ブロツク図、第12図は本発明の１実
施例の論理装置を説明する図、第13図は第12図の動作を
説明するタイミングチヤート、第14図，第15図は本発明
の１実施例のクロツク生成器の動作を説明するタイミン
グチヤート、第16図から第28図は本発明の１実施例のク
ロツク生成器を説明するブロツク図、及び、タイミング
チヤート、第29図，第30図は本発明の１実施例の情報処
理部間のインタフエースを説明する図、第31図から第40
図は本発明の実施例の一構成例を示す図である。 1001……原クロツク発振器、1011……原クロツク信号、
1002,1003……情報処理部、1012……インタフエース信
号、101……クロツク生成器、102……論理装置、103…
…インタフエース回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者前島英雄茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者田中成弥茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者坂東忠秋茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者中塚康弘茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者加藤和男茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭52−66346（ＪＰ，Ａ) 特開昭59−3676（ＪＰ，Ａ) 特開昭62−27813（ＪＰ，Ａ) 特開昭58−151622（ＪＰ，Ａ) 実開昭61−109236（ＪＰ，Ｕ) 特開昭62−70924（ＪＰ，Ａ) 特開昭49−29042（ＪＰ，Ａ) 特開昭55−52653（ＪＰ，Ａ) 特開昭54−35666（ＪＰ，Ａ) 特開昭60−211666（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１のクロック周波数を持つ第１のクロッ
ク信号に基づいて他の少なくとも１つの情報処理装置と
同期して動作し、上記他の少なくとも１つの情報処理装
置との間で情報の入出力を同期して行ない、上記第１の
クロック信号から第２のクロック信号を発生する少なく
とも１つのクロック発生部と上記第２のクロック信号に
基づいて情報を処理する少なくとも１つの情報処理部と
有し、１つの半導体基板上に形成された情報処理装置で
あって、上記クロック発生部は、（１）上記第１のクロック信号と第２のクロック信号と
を入力し、上記第１と第２のクロック信号のそれぞれの
位相差を表す信号を生成する位相比較器と、（２）上記位相比較器によって生成される信号によって
決定される電圧信号を生成するローパスフィルタと、（３）上記ローパスフィルタによって生成される電圧信
号によって制御され、上記第１の周波数の整数倍の周波
数を持つ第３のクロック信号を生成する電圧制御発振器
と、（４）上記電圧制御発振器に接続され、上記第３のクロ
ック信号の周波数によって決定されるデューティとなる
ように上記第３のクロック信号の周波数を分周し、上記
第１のクロック信号と実質的に同じ周波数で、上記情報
処理部の動作に必要な上記第２のクロック信号を生成す
る分周器部と、（５）上記分周器部と上記位相比較器との間に接続さ
れ、上記第２のクロック信号を上記位相比較器へ供給す
るフィードバックパスとを有し、上記情報処理部は、上記分周器部から出力される第２の
クロック信号の立上りから立下がりのタイミングまたは
立下がりから立上りまでのタイミングに応じて動作する
回路を少なくとも１つ有することを特徴とする情報処理
装置。
【請求項２】特許請求の範囲第１項において、上記情報処理部は上記クロック発生部の上記分周器部か
ら出力される第２のクロック信号に基づいて上記情報処
理部からの出力信号又は上記情報処理部への入力信号を
上記他の少なくとも１つの情報処理装置との間で入出力
処理するインターフェース部を有することを特徴とする
情報処理装置。
【請求項３】特許請求の範囲第１項又は第２項におい
て、上記情報処理装置は上記第１のクロック信号を発信する
クロック発振部を有することを特徴とする情報処理装
置。
【請求項４】特許請求の範囲第１項、第２項又は第３項
において、上記分周器部は、上記第２のクロック信号が上記第２の
クロック信号の立上りエッジと立ち下がりエッジのそれ
ぞれと上記第３のクロック信号の主要なエッジとの位相
が同期している所定のデューティを持つように分周する
ことを特徴とする情報処理装置。
【請求項５】特許請求の範囲第１項、第２項、第３項又
は第４項において上記分周器部は少なくとも２つの分周器からなり、上記
電圧制御発振器に接続され、上記第３のクロック信号の
周波数によって決定されるデューティとなるように上記
第３のクロック信号の周波数を分周し、第４のクロック
信号を生成する第１の分周器と、上記第１の分周器から
の上記第４のクロック信号または上記第１の分周器に直
列に接続された他の分周器からの他のクロック信号の周
波数を分周し、上記第１のクロック信号と実質的に同じ
周波数の上記第２のクロック信号を生成する第２の分周
器とを含んで構成されることを特徴とする情報処理装
置。
【請求項６】特許請求の範囲第１項、第２項、第３項、
第４項又は第５項において、上記電圧制御発信器によって所定の整数値分に逓倍され
た上記第３のクロック信号は、上記分周器部が有する全
ての上記分周器によって上記所定の整数値分に分周され
た上記第２のクロック信号が上記位相比較器に入力され
ることを特徴とする情報処理装置。
【請求項７】特許請求の範囲第１項、第２項、第３項、
第４項、第５項又は第６項において、上記情報処理部は上記第２のクロック信号または上記第
４のクロック信号または上記他のクロック信号によって
処理を行なうゲート回路を含むことを特徴とする情報処
理装置。
【請求項８】特許請求の範囲第１項、第２項、第３項、
第４項、第５項、第６項又は第７項において、上記情報処理装置はマイクロコンピュータであることを
特徴とする情報処理装置。
【請求項９】特許請求の範囲第１項、第２項、第３項、
第４項、第５項、第６項又は第７項において、上記情報処理装置はプロセッサであることを特徴とする
情報処理装置。
【請求項１０】特許請求の範囲第１項、第２項、第３
項、第４項、第５項、第６項、第７項、第８項又は第９
項において、上記第２のクロック信号または上記第４のクロック信号
または上記他のクロック信号を入力し位相の異なる複数
のクロック信号を生成する多相クロック生成器を有し、
上記複数のクロック信号に基づいてデータを処理する少
なくとも１つの情報処理部とを有することを特徴とする
情報処理装置。
【請求項１１】特許請求の範囲第10項において、上記情報処理部は、上記複数のクロック信号の立上りエ
ッジに基づいてデータを処理することを特徴とする情報
処理装置。
【請求項１２】特許請求の範囲第10項において、上記情報処理部は、上記複数のクロック信号の立下りエ
ッジに基づいてデータを処理することを特徴とする情報
処理装置。
【請求項１３】特許請求の範囲第10項、第11項又は第12
項において、上記多相クロック生成器は、上記クロック発生部内又は
上記クロック発生部と上記情報処理部との間又は上記情
報処理部内に有することを特徴とする情報処理装置。
【請求項１４】特許請求の範囲第10項、第11項、第12項
又は第13項において、上記多相クロック生成器によって、上記第１のクロック
信号に位相が同期し、周波数が等しい所定のデューティ
を有する複数のクロック信号を生成することを特徴とす
る情報処理装置。
【請求項１５】特許請求の範囲第10項、第11項、第12
項、第13項又は第14項において、上記多相クロック生成器によって、上記第１のクロック
信号に位相が同期し、周波数が異なる所定のデューティ
を有する複数のクロック信号を生成することを特徴とす
る情報処理装置。
【請求項１６】特許請求の範囲第10項、第11項、第12
項、第13項、第14項又は第15項において、上記多相クロック生成器は、上記第３のクロック信号に
よってタイミング制御し、上記第２のクロック信号また
は上記第４のクロック信号または上記他のクロック信号
を用いてそれぞれの位相の異なる複数のクロック信号を
生成することを特徴とする情報処理装置。
【請求項１７】特許請求の範囲第10項、第11項、第12
項、第13項、第14項、第15項又は第16項において、上記複数のクロック信号は２つのクロック信号であっ
て、それらは互いにオーバーラップしないクロック信号
であることを特徴とする情報処理装置。
【請求項１８】特許請求の範囲第10項、第11項、第12
項、第13項、第14項、第15項又は第16項において、上記複数のクロック信号は、それらは互いに所定の時間
差分オーバーラップするクロック信号であることを特徴
とする情報処理装置。