JPH069346B2 - 同期伝送のための周波数変換方法 - Google Patents
同期伝送のための周波数変換方法Info
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- JPH069346B2 JPH069346B2 JP58195593A JP19559383A JPH069346B2 JP H069346 B2 JPH069346 B2 JP H069346B2 JP 58195593 A JP58195593 A JP 58195593A JP 19559383 A JP19559383 A JP 19559383A JP H069346 B2 JPH069346 B2 JP H069346B2
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- frame
- frequency
- sync
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （ａ）発明の技術分野 本発明は入力の或るデータ速度（ｆＩＮ）のＰＣＭ多重
信号（低速側）のフレームの構成を変え所要のスタッフ
率Srで所定位置(V)にスタッフパルスを挿入するスタッ
フ制御によって、入力の低速側信号の速度（ｆＩＮ）よ
り速い速度（ｆＳＹＮＣ）の高速側ＰＣＭ多重信号に変
換して伝送する為の周波数変換装置の回路構成に係り、
特に低速側から高速側への周波数変換比（ｆＩＮ／ｆ
ＳＹＮＣ）が小さいことが要求される場合、即ち低速信
号から高速信号へのデータの変換効率の良いことが望ま
れる場合にフレームの構成が可能であり且つ伝送路で発
生する符号誤りに対して強い特性を持つ周波数変換方法
に関する。
信号（低速側）のフレームの構成を変え所要のスタッフ
率Srで所定位置(V)にスタッフパルスを挿入するスタッ
フ制御によって、入力の低速側信号の速度（ｆＩＮ）よ
り速い速度（ｆＳＹＮＣ）の高速側ＰＣＭ多重信号に変
換して伝送する為の周波数変換装置の回路構成に係り、
特に低速側から高速側への周波数変換比（ｆＩＮ／ｆ
ＳＹＮＣ）が小さいことが要求される場合、即ち低速信
号から高速信号へのデータの変換効率の良いことが望ま
れる場合にフレームの構成が可能であり且つ伝送路で発
生する符号誤りに対して強い特性を持つ周波数変換方法
に関する。
（ｂ）従来技術と問題点 従来のスタッフパルスを用いたＰＣＭ多重群変換装置に
て複数の低速多重信号の周波数を一つの高い周波数の高
速多重信号に変換する同期化方式では、低速側周波数ｆ
ＩＮの偏差、高速側へ変換する時に挿入する情報パルス
以外の付加パルス数を考慮し、高速側の同期化周波数ｆ
ＳＹＮＣは低速側周波数ｆＩＮに比べて比較的高い周波
数が選ばれる。すなわち伝送すべき情報のＤパルスの他
に、フレーム同期のためのＦパルス、スタッフパルスの
有無の状態（所定位置のＶパルスが無効なスタッフパル
スか有効なデータパルスか）を受信側へ伝えるスタッフ
指定パルスのＳパルス等がフレーム内に含まれる。特に
Ｓパルスは重要であるので、受信側で此れを受け多数決
で符号“0/1”を判定できるように奇数ビットが選ば
れ、通常は３ビット以上の奇数値としているので、高速
側の同期化周波数ｆＳＹＮＣが高くなることに大きく寄
与している。しかし高速側の同期化周波数が一定であれ
ば、逆に一定の高速側へ変換できる低速信号の周波数は
低くなり、低速側から高速側へのデータの変換効率が悪
くなる。この低速側から高速側へのデータの変換効率を
良くするには、入力の低速側の周波数ｆＩＮと高速側の
同期化周波数ｆＳＹＮＣとの周波数変換比ｆＩＮ／ｆ
ＳＹＮＣが小さいこと、即ちｆＩＮがｆＳＹＮＣに成る
べく近付くことが要求される。その場合、単純にＳパル
スを１ビットにすると、前記の如く、伝送路で符号誤り
を発生した時の受信側でのＳパルスの符号“1/0"の判定
が難しくなるし、周波数変換比fIN/fSYNCが小さいと、スタッ
フ制御による低速信号から高速信号へ変換するためのフレ-
ムを構成することが難かしくなるという問題があった。 一般にスタッフ制御による入力の低速側周波数fINと高速側
の同期化周波数fSYNCとの周波数変換比fIN/fSYNCには次
の関係がある。 fIN/fSYNC=(NI/m-Sr)NT ここでmは低速側の多重化数であるが、本発明の周波数変
換方法では、低速側は一つの多重信号であるのでm=1とし
て、ｆＩＮ／ｆＳＹＮＣ＝（ＮＩ−Ｓｒ）ＮＴの関係に
ある。Srはフレーム内の情報ビット数に対する挿入され
るスタッフパルス数の割合を示すスタッフ率で、ＮＴは
フレーム内のビット総数で、ＮＩはフレーム内の情報ビ
ット数である。従って（ＮＴ−ＮＩ）はフレームの同期
用のＦパルス、スタッフ指定パルス等の情報以外の付加
パルス数である。上式より入力の低速側周波数ｆＩＮを
高速側の同期化周波数ｆＳＹＮＣに近付けるためには、
スタッフ率Srは１以下の小さな値なので余り関係無く、
１フレーム内のビット総数ＮＴを大きくするか１フレー
ム内の情報以外の付加パルス数（ＮＴ−ＮＩ）を小さく
する必要がある。然し、フレーム同期のＦパルスは、フ
レーム構成に必要なので、結局スタッフ指定パルスの数
を少なくして１ビットとしなければならない。
て複数の低速多重信号の周波数を一つの高い周波数の高
速多重信号に変換する同期化方式では、低速側周波数ｆ
ＩＮの偏差、高速側へ変換する時に挿入する情報パルス
以外の付加パルス数を考慮し、高速側の同期化周波数ｆ
ＳＹＮＣは低速側周波数ｆＩＮに比べて比較的高い周波
数が選ばれる。すなわち伝送すべき情報のＤパルスの他
に、フレーム同期のためのＦパルス、スタッフパルスの
有無の状態（所定位置のＶパルスが無効なスタッフパル
スか有効なデータパルスか）を受信側へ伝えるスタッフ
指定パルスのＳパルス等がフレーム内に含まれる。特に
Ｓパルスは重要であるので、受信側で此れを受け多数決
で符号“0/1”を判定できるように奇数ビットが選ば
れ、通常は３ビット以上の奇数値としているので、高速
側の同期化周波数ｆＳＹＮＣが高くなることに大きく寄
与している。しかし高速側の同期化周波数が一定であれ
ば、逆に一定の高速側へ変換できる低速信号の周波数は
低くなり、低速側から高速側へのデータの変換効率が悪
くなる。この低速側から高速側へのデータの変換効率を
良くするには、入力の低速側の周波数ｆＩＮと高速側の
同期化周波数ｆＳＹＮＣとの周波数変換比ｆＩＮ／ｆ
ＳＹＮＣが小さいこと、即ちｆＩＮがｆＳＹＮＣに成る
べく近付くことが要求される。その場合、単純にＳパル
スを１ビットにすると、前記の如く、伝送路で符号誤り
を発生した時の受信側でのＳパルスの符号“1/0"の判定
が難しくなるし、周波数変換比fIN/fSYNCが小さいと、スタッ
フ制御による低速信号から高速信号へ変換するためのフレ-
ムを構成することが難かしくなるという問題があった。 一般にスタッフ制御による入力の低速側周波数fINと高速側
の同期化周波数fSYNCとの周波数変換比fIN/fSYNCには次
の関係がある。 fIN/fSYNC=(NI/m-Sr)NT ここでmは低速側の多重化数であるが、本発明の周波数変
換方法では、低速側は一つの多重信号であるのでm=1とし
て、ｆＩＮ／ｆＳＹＮＣ＝（ＮＩ−Ｓｒ）ＮＴの関係に
ある。Srはフレーム内の情報ビット数に対する挿入され
るスタッフパルス数の割合を示すスタッフ率で、ＮＴは
フレーム内のビット総数で、ＮＩはフレーム内の情報ビ
ット数である。従って（ＮＴ−ＮＩ）はフレームの同期
用のＦパルス、スタッフ指定パルス等の情報以外の付加
パルス数である。上式より入力の低速側周波数ｆＩＮを
高速側の同期化周波数ｆＳＹＮＣに近付けるためには、
スタッフ率Srは１以下の小さな値なので余り関係無く、
１フレーム内のビット総数ＮＴを大きくするか１フレー
ム内の情報以外の付加パルス数（ＮＴ−ＮＩ）を小さく
する必要がある。然し、フレーム同期のＦパルスは、フ
レーム構成に必要なので、結局スタッフ指定パルスの数
を少なくして１ビットとしなければならない。
（ｃ）発明の目的 本発明の目的は、最終的に入力の低速信号から一定の同
期化周波数の高速信号へ変換する時のデータの変換効率
を良くするために、スタッフ指定パルスの数を１ビット
として、入力／出力の周波数変換比ｆＩＮ／ｆＳＹＮＣ
が１に近くなった時に、スタッフ制御による高速多重信
号のフレーム構成が可能であり且つ伝送路での符号誤り
発生に対し受信側が安定に動作し其の１ビットのスタッ
フ指定パルスの符号1/0の判定が正しく行われるような
周波数変換方法を実現することにある。
期化周波数の高速信号へ変換する時のデータの変換効率
を良くするために、スタッフ指定パルスの数を１ビット
として、入力／出力の周波数変換比ｆＩＮ／ｆＳＹＮＣ
が１に近くなった時に、スタッフ制御による高速多重信
号のフレーム構成が可能であり且つ伝送路での符号誤り
発生に対し受信側が安定に動作し其の１ビットのスタッ
フ指定パルスの符号1/0の判定が正しく行われるような
周波数変換方法を実現することにある。
（ｄ）発明の構成 前記目的を達成するため本発明は次の構成を有する。
送信側では、入力される低速信号に、フレーム同期パル
スと、一定の割合で有効データと代わるスタッフパルス
を挿入して伝送速度を高める。フレーム同期パルスに
は、スタッフパルスの有無を示す情報が含まれている。
この伝送速度を高めた信号は高速信号として受信側に伝
送される。
スと、一定の割合で有効データと代わるスタッフパルス
を挿入して伝送速度を高める。フレーム同期パルスに
は、スタッフパルスの有無を示す情報が含まれている。
この伝送速度を高めた信号は高速信号として受信側に伝
送される。
受信側は、伝送された高速信号からフレーム同期パルス
と、スタッフパルスを除去してもとの低速信号を得る。
スタッフパルスは、フレーム同期パルスに基づいて得ら
れるスタッフパルスの有無を示す情報により除去され
る。
と、スタッフパルスを除去してもとの低速信号を得る。
スタッフパルスは、フレーム同期パルスに基づいて得ら
れるスタッフパルスの有無を示す情報により除去され
る。
スタッフパルスの有無を示す情報は、フレーム同期パル
スの一部と兼用してもよく、或いは、フレーム同期パル
スをスタッフパルスの有無を示す情報とその逆符号によ
り構成してもよい。
スの一部と兼用してもよく、或いは、フレーム同期パル
スをスタッフパルスの有無を示す情報とその逆符号によ
り構成してもよい。
（ｅ）発明の実施例 本発明による実施例の周波数変換方法を図を用いて説明
する。第１図(a)は入力の周波数fIN=704kbsの低速信号
から同期周波数ｆＳＹＮＣ=710.618kbsの高速信号へ変
換する周波数変換装置の送信側の回路構成を示し、第１
図(b)は受信側の回路構成を示すブロック図である。第2図は
本発明の実施例の周波数変換方法を説明するためのfIN7
04kbsからｆＳＹＮＣ＝710.618kbsへスタッフ率Sr=3/8
のスタッフ制御により周波数変換する場合の高速ＰＣＭ
多重信号のフレーム構成を示す。第２図(a)は其の主フ
レームの構成を示し、第２図の(b),(c)は(a)の主フレー
ムを構成する８つのサブフレームの各サブフレームの構
成図である。第２図(a)の主フレームは、８個のサブフ
レーム1,2…８から成り、各サブフレームは255ビットで
あり、全体で2040ビットである。其の各サブフレーム
は、第２図(b)に示す如く３個のＧフレームG1,Gd,G3か
ら成り、各Ｇフレームは85ビットである。第１サブフレ
ーム１のG1フレームは、先頭のサブフレーム１の同期パ
ルス(F)１個とデータパルス(D)84個の計85ビット、G2フ
レームは先頭のスタッフ指定兼用フレーム同期パルス(S
F)１個とデータパルス(D)84個の計85ビット、G3フレー
ムは、先頭のＶパルス１個とデータパルス(D)84個の計8
5ビットである。そしてG3フレームの先頭のＶパルス
は、其の84ビット前のG2フレームのスタッフ指定兼用フ
レーム同期パルスSFの符号“0/1”により、其処に挿入
された無効なスタッフパルスであったり又は有効なＤパ
ルスであることが指定され、G3のＤパルスの数84を１パ
ルス増やして85パルスに変えたり、そのままの数84パル
スで変らなくする役目をする。そして其のＶパルスが有
効か無効かを指定するスタッフ指定兼用フレーム同期パ
ルスSFが、第１サブフレームのG2フレームの先頭の１個
のSFパルスであり、サブフレーム１の同期パルスＦと同
じ周期の2040ビットを持っているので、８個のサブフレ
ーム1,2…８から成る主フレームの周期2040ビット毎に
１回現れる。同様に第２サブフレーム２のG2フレームの
先頭のSFパルスも、第２サブフレーム同期パルスＦと同
じ周期を持っているので、同じ2040ビットの主フレーム
の周期で１回現れる。以下同様で、各サブフレームに１
個で８サブフレーム1,2…８で８個のSFパルス全てが同
じ2040ビットの主フレームの周期で順次現れるので、８
個のSFパルスの符号列が形成され、主フレームの同期パ
ルスの役目をする。第２図の実施例のフレーム構成で
は、スタッフ率Sr=3/8としたので、８個のサブフレーム
の中で３個のサブフレームで無効なスタッフパルスがＶ
パルスの位置に挿入される。従って、SFパルスの８個の
符号は、例えば符号“10101011”となり（８個の符号の
うちスタッフパルスの挿入有りの符号“0”が３個有れ
ば上記の符号列の配列でなくても良い）、この符号列”
10101011”が、第１図(a)の主フレームの周期の2040ビ
ットで繰り返し出力される。ここで、SFパルスの符号
“０”の時が、Ｖパルス位置にスタッフパルスの挿入有
りを表し、SFパルスの符号”1”の時が、Ｖパルス位置
にスタッフパルスの挿入無し、つまりＶパルスが情報の
Ｄパルスである事を表す。そして此のＶパルス位置にス
タッフパルスの有／無の様子が、各サブフレームの１ビ
ットのSFパルス符号”0/1”で指定され、全部で８個の
符号列”10101011”として送信側から受信側へ伝送され
る。従来のスタッフ多重のＰＣＭ多重群変換装置では、
前述の如く、各低速側のスタッフ指定パルスＳを奇数の
３ビットの符号”000”又は”111”としていたものを、
本発明の実施例（第２図）では、付加パルス数を少なく
する為に各サブフレームのSFパルスを１ビット”0/1”
のSFパルスとしているので、総ビット数ＮＴからサブフ
レーム同期パルスのＦパルスの１ビットとSFパルスの１
ビットとを差し引くと、１サブフレームの総ビット数Ｎ
Ｔ＝255の内の情報ビット総数ＮＩは253となる。前述の
関係式のｆＩＮ／ｆＳＹＮＣ＝（ＮＩ−Sr）NTからｆ
ＩＮ＝ｆＳＹＮＣ（ＮＩ−Sr）/NT=710.618kbs(253-3/
8)/255=710.618kbs x 0.99068=703.999≒704kbsとな
り、入力の低速多重信号の周波数ｆIN＝704kbsは、8x8=
64kbs単位で高速多重信号の同期化周波数ｆＳＹＮＣ=71
0.618kbsに最も近くなり、64kb x 11CH=704kbsは、64kb
s単位の低速多重信号を710.618kbsの高速多重信号へ変
換する場合の最良の変換効率となっている。途中の計算
は省くが、スタッフ率Sr=3/8,高速多重信号の同期化周
波数ｆSYNC＝710.618kbsを一定として、SFビットを３ビ
ットとした場合は、低速多重信号の周波数はｆIN＝698.
426kbsとなり、710.618kbsの高速多重信号へ変換できる
低速側のＣＨ数は、64kbs x 10 CHとなり、64kbsの１CH
分だけ少なく情報の変換効率が悪いことが判る。
する。第１図(a)は入力の周波数fIN=704kbsの低速信号
から同期周波数ｆＳＹＮＣ=710.618kbsの高速信号へ変
換する周波数変換装置の送信側の回路構成を示し、第１
図(b)は受信側の回路構成を示すブロック図である。第2図は
本発明の実施例の周波数変換方法を説明するためのfIN7
04kbsからｆＳＹＮＣ＝710.618kbsへスタッフ率Sr=3/8
のスタッフ制御により周波数変換する場合の高速ＰＣＭ
多重信号のフレーム構成を示す。第２図(a)は其の主フ
レームの構成を示し、第２図の(b),(c)は(a)の主フレー
ムを構成する８つのサブフレームの各サブフレームの構
成図である。第２図(a)の主フレームは、８個のサブフ
レーム1,2…８から成り、各サブフレームは255ビットで
あり、全体で2040ビットである。其の各サブフレーム
は、第２図(b)に示す如く３個のＧフレームG1,Gd,G3か
ら成り、各Ｇフレームは85ビットである。第１サブフレ
ーム１のG1フレームは、先頭のサブフレーム１の同期パ
ルス(F)１個とデータパルス(D)84個の計85ビット、G2フ
レームは先頭のスタッフ指定兼用フレーム同期パルス(S
F)１個とデータパルス(D)84個の計85ビット、G3フレー
ムは、先頭のＶパルス１個とデータパルス(D)84個の計8
5ビットである。そしてG3フレームの先頭のＶパルス
は、其の84ビット前のG2フレームのスタッフ指定兼用フ
レーム同期パルスSFの符号“0/1”により、其処に挿入
された無効なスタッフパルスであったり又は有効なＤパ
ルスであることが指定され、G3のＤパルスの数84を１パ
ルス増やして85パルスに変えたり、そのままの数84パル
スで変らなくする役目をする。そして其のＶパルスが有
効か無効かを指定するスタッフ指定兼用フレーム同期パ
ルスSFが、第１サブフレームのG2フレームの先頭の１個
のSFパルスであり、サブフレーム１の同期パルスＦと同
じ周期の2040ビットを持っているので、８個のサブフレ
ーム1,2…８から成る主フレームの周期2040ビット毎に
１回現れる。同様に第２サブフレーム２のG2フレームの
先頭のSFパルスも、第２サブフレーム同期パルスＦと同
じ周期を持っているので、同じ2040ビットの主フレーム
の周期で１回現れる。以下同様で、各サブフレームに１
個で８サブフレーム1,2…８で８個のSFパルス全てが同
じ2040ビットの主フレームの周期で順次現れるので、８
個のSFパルスの符号列が形成され、主フレームの同期パ
ルスの役目をする。第２図の実施例のフレーム構成で
は、スタッフ率Sr=3/8としたので、８個のサブフレーム
の中で３個のサブフレームで無効なスタッフパルスがＶ
パルスの位置に挿入される。従って、SFパルスの８個の
符号は、例えば符号“10101011”となり（８個の符号の
うちスタッフパルスの挿入有りの符号“0”が３個有れ
ば上記の符号列の配列でなくても良い）、この符号列”
10101011”が、第１図(a)の主フレームの周期の2040ビ
ットで繰り返し出力される。ここで、SFパルスの符号
“０”の時が、Ｖパルス位置にスタッフパルスの挿入有
りを表し、SFパルスの符号”1”の時が、Ｖパルス位置
にスタッフパルスの挿入無し、つまりＶパルスが情報の
Ｄパルスである事を表す。そして此のＶパルス位置にス
タッフパルスの有／無の様子が、各サブフレームの１ビ
ットのSFパルス符号”0/1”で指定され、全部で８個の
符号列”10101011”として送信側から受信側へ伝送され
る。従来のスタッフ多重のＰＣＭ多重群変換装置では、
前述の如く、各低速側のスタッフ指定パルスＳを奇数の
３ビットの符号”000”又は”111”としていたものを、
本発明の実施例（第２図）では、付加パルス数を少なく
する為に各サブフレームのSFパルスを１ビット”0/1”
のSFパルスとしているので、総ビット数ＮＴからサブフ
レーム同期パルスのＦパルスの１ビットとSFパルスの１
ビットとを差し引くと、１サブフレームの総ビット数Ｎ
Ｔ＝255の内の情報ビット総数ＮＩは253となる。前述の
関係式のｆＩＮ／ｆＳＹＮＣ＝（ＮＩ−Sr）NTからｆ
ＩＮ＝ｆＳＹＮＣ（ＮＩ−Sr）/NT=710.618kbs(253-3/
8)/255=710.618kbs x 0.99068=703.999≒704kbsとな
り、入力の低速多重信号の周波数ｆIN＝704kbsは、8x8=
64kbs単位で高速多重信号の同期化周波数ｆＳＹＮＣ=71
0.618kbsに最も近くなり、64kb x 11CH=704kbsは、64kb
s単位の低速多重信号を710.618kbsの高速多重信号へ変
換する場合の最良の変換効率となっている。途中の計算
は省くが、スタッフ率Sr=3/8,高速多重信号の同期化周
波数ｆSYNC＝710.618kbsを一定として、SFビットを３ビ
ットとした場合は、低速多重信号の周波数はｆIN＝698.
426kbsとなり、710.618kbsの高速多重信号へ変換できる
低速側のＣＨ数は、64kbs x 10 CHとなり、64kbsの１CH
分だけ少なく情報の変換効率が悪いことが判る。
通常、フレーム同期では、同期保護がかけられているた
め、多少フレーム同期パルスが誤ったとしても、フレー
ム同期は外れない。本発明では、送信側でフレーム同期
パルスに可変パルスが有効データかスタッフパルスかを
示す情報を含ませている。よって、受信側では、フレー
ム同期さえとれていれば、実際に受信した信号の正誤に
係わらず、フレーム内の位置（分周器の内容）に基づい
て、送信側と同じスタッフ指定パルスが得られる。した
がって、多少受信誤りを生じても、正しくスタッフ制御
を行うことができる。
め、多少フレーム同期パルスが誤ったとしても、フレー
ム同期は外れない。本発明では、送信側でフレーム同期
パルスに可変パルスが有効データかスタッフパルスかを
示す情報を含ませている。よって、受信側では、フレー
ム同期さえとれていれば、実際に受信した信号の正誤に
係わらず、フレーム内の位置（分周器の内容）に基づい
て、送信側と同じスタッフ指定パルスが得られる。した
がって、多少受信誤りを生じても、正しくスタッフ制御
を行うことができる。
第２図(c)のサブフレーム構成は、第２図(b)と同じく３
個のＧフレームG1,G2,G3からなるが、その第１番目のG1
フレームの先頭のフレーム同期パルスＦは”10101011”
の繰り返しであり、第２番目のG2フレームの先頭の同期
パルスＦはその逆符号”01010100”の繰り返しになって
いる。逆符号も用いてフレーム同期を行うことにより、
擬似同期する確立を下げている。サブフレームの第３番
目のG3フレームの先頭のＶパルスは、G1フレームの先頭
にあるＦパルスの符号列”10101011”により、挿入され
たスタッフパルスであるか、有効なデータ，つまりデー
タパルスＤの一部であるかが判断される。
個のＧフレームG1,G2,G3からなるが、その第１番目のG1
フレームの先頭のフレーム同期パルスＦは”10101011”
の繰り返しであり、第２番目のG2フレームの先頭の同期
パルスＦはその逆符号”01010100”の繰り返しになって
いる。逆符号も用いてフレーム同期を行うことにより、
擬似同期する確立を下げている。サブフレームの第３番
目のG3フレームの先頭のＶパルスは、G1フレームの先頭
にあるＦパルスの符号列”10101011”により、挿入され
たスタッフパルスであるか、有効なデータ，つまりデー
タパルスＤの一部であるかが判断される。
次に本発明の実施例の周波数変換装置の構成を説明す
る。第１図(a)第１図(b)の装置の構成図において、１は
送信バッファメモリ、２は読出クロックパルスの切替
器、３はメモリ１の書込クロックと読出クロックの位相
比較器、４は読出クロックパルスの遅延回路、５は送信
ＰＬＬ、６はスタッフ制御部、７は送信側の分周器、８
はフレーム信号発生部、９は同期パルス挿入部、11は受
信側バッファメモリ、12は受信ＰＬＬ、13はデスタッフ
制御部、14は受信側の分周器、15は同期パルス除去部で
ある。第１図(a)の送信側のブロック図において、周波
数704kbsの低速側データ入力ａは其の低速側クロック入
力ｂでバッファメモリ１に書き込まれ、其のクロック入
力ｂは、位相比較器３にて読出クロックｄと常に位相比
較される。低速側クロック入力ｂは、後に詳述するが、
高速信号の周波数ｆＳＹＮＣ＝710.618kbsの同期化クロ
ック入力ｋから分周器７，スタッフ制御部６を経て送信
ＰＬＬ５に入力し出力されたクロックｃが図示しない前
段の低速側装置を経て、書込みクロック入力ｂとしてメ
モリ１へ入力されるので、そのクロック入力ｂの周波数
704kbsは、送信ＰＬＬ５から出力された直後のクロック
ｃと周波数は同じであるが、途中の配線長のため位相は
異なる。送信ＰＬＬ５から出力されるクロックｃは、高
速側の同期化周波数ｆＳＹＮＣ＝710.618kbsのクロック
入力ｋから次の如く発生される。即ち、710.618kbsの同
期化クロック入力ｋは、分周器７にて、主フレームを構
成する８個のサブフレームを得るため先ず分周比1/8で
分周され、次に各１サブフレームから３個のＧフレーム
G1,G2,G3を得るために分周比1/3で分周され、最後に各
Ｇフレームの85ビットを得るため分周比1/85で分周され
て、全部で1/8x1/3x1/85に分周されて主フレーム，サブ
フレーム，Ｇフレームの各フレームを構成するのに必要
な基本周波数を生成して、スタッフ制御部６に供給す
る。スタッフ制御部６は供給されたクロックパルス列が
一定のスタッフ率Sr=3/8となるようにスタッフ制御（高
速側同期化クロックを歯抜けとする事と低速側データに
スタッフパルスを挿入する事）が行われる。このスタッ
フ制御の結果、スタッフ制御部６の出力パルス列ｆは歯
抜けのクロックパルスとなるが、ＰＬＬ５で其の位相が
平均化され低速側信号クロック入力ｂと同じ周波数704k
bsのクロックｃが出力される。また、同時に分周器７の
分周比1/8,1/3,1/25の出力は、フレーム信号発生部８を
駆動し必要なフレーム信号ｉを発生し同期パルス挿入部
９で、第２図に示した様なフレームを構成するのに用い
られる。さて、前述の如く、位相比較器３は、メモリ１
への書込みクロックｂと読出しクロックｄの位相比較を
するが、読出しクロックｄの位相は、位相比較器３の出
力ｅにより切換器２で遅延回路４の出力ｇを切り換える
ことで変えられる。即ちスタッフ制御部６の出力パルス
列ｆに必要な遅延を与えて、クロックｄの位相をクロッ
クｂの位相に一致させる。バッファメモリ１に書き込ま
れたデータは、クロックｄで読み出されデータｈとして
同期パルス挿入部９へ送られる。同期パルス挿入部９で
は、前述のメモリ１から読出したデータｈにフレーム信
号ｉを挿入して、第２図のようなフレームを構成し、同
期化データ出力ｊとして受信側への伝送路に出力する。
伝送路に出力された同期化データｊは、同期化クロック
入力ｋと共に、第１図(b)の受信側へ送られ、受信側の
同期化データ入力ｑと其れから抽出された同期化クロッ
ク入力ｒとなる。同期化データ入力ｑは、同期パルス除
去部15にてフレーム同期パルスＦ等の、送信側で付加さ
れた信号が除かれ、信号データｐのみとなりバッファメ
モリ11に書き込まれる。一方、同期化クロック入力ｒ
は、分周器14にて送信側の分周器７と同様に分周され、
710.618kbsの同期化データ入力ｑからフレーム同期パル
スＦを抽出するタイミングを同期パルス除去部15へ出力
すると同時に、デスタッフ制御部13へ、バッファメモリ
11に受信データｐを書込むタイミングに関する情報、即
ちスタッフ指定パルスＳに相当する信号を出力する。同
期パルス除去部15は、分周器７からのフレーム同期パル
スのタイミングを示す信号が、実際に受信した信号中の
フレーム同期パルスＦの位置に合っているか否かによ
り、分周器７の動作を制御し、分周が受信信号のフレー
ムに同期するよう、いわゆるフレーム同期を行う。
る。第１図(a)第１図(b)の装置の構成図において、１は
送信バッファメモリ、２は読出クロックパルスの切替
器、３はメモリ１の書込クロックと読出クロックの位相
比較器、４は読出クロックパルスの遅延回路、５は送信
ＰＬＬ、６はスタッフ制御部、７は送信側の分周器、８
はフレーム信号発生部、９は同期パルス挿入部、11は受
信側バッファメモリ、12は受信ＰＬＬ、13はデスタッフ
制御部、14は受信側の分周器、15は同期パルス除去部で
ある。第１図(a)の送信側のブロック図において、周波
数704kbsの低速側データ入力ａは其の低速側クロック入
力ｂでバッファメモリ１に書き込まれ、其のクロック入
力ｂは、位相比較器３にて読出クロックｄと常に位相比
較される。低速側クロック入力ｂは、後に詳述するが、
高速信号の周波数ｆＳＹＮＣ＝710.618kbsの同期化クロ
ック入力ｋから分周器７，スタッフ制御部６を経て送信
ＰＬＬ５に入力し出力されたクロックｃが図示しない前
段の低速側装置を経て、書込みクロック入力ｂとしてメ
モリ１へ入力されるので、そのクロック入力ｂの周波数
704kbsは、送信ＰＬＬ５から出力された直後のクロック
ｃと周波数は同じであるが、途中の配線長のため位相は
異なる。送信ＰＬＬ５から出力されるクロックｃは、高
速側の同期化周波数ｆＳＹＮＣ＝710.618kbsのクロック
入力ｋから次の如く発生される。即ち、710.618kbsの同
期化クロック入力ｋは、分周器７にて、主フレームを構
成する８個のサブフレームを得るため先ず分周比1/8で
分周され、次に各１サブフレームから３個のＧフレーム
G1,G2,G3を得るために分周比1/3で分周され、最後に各
Ｇフレームの85ビットを得るため分周比1/85で分周され
て、全部で1/8x1/3x1/85に分周されて主フレーム，サブ
フレーム，Ｇフレームの各フレームを構成するのに必要
な基本周波数を生成して、スタッフ制御部６に供給す
る。スタッフ制御部６は供給されたクロックパルス列が
一定のスタッフ率Sr=3/8となるようにスタッフ制御（高
速側同期化クロックを歯抜けとする事と低速側データに
スタッフパルスを挿入する事）が行われる。このスタッ
フ制御の結果、スタッフ制御部６の出力パルス列ｆは歯
抜けのクロックパルスとなるが、ＰＬＬ５で其の位相が
平均化され低速側信号クロック入力ｂと同じ周波数704k
bsのクロックｃが出力される。また、同時に分周器７の
分周比1/8,1/3,1/25の出力は、フレーム信号発生部８を
駆動し必要なフレーム信号ｉを発生し同期パルス挿入部
９で、第２図に示した様なフレームを構成するのに用い
られる。さて、前述の如く、位相比較器３は、メモリ１
への書込みクロックｂと読出しクロックｄの位相比較を
するが、読出しクロックｄの位相は、位相比較器３の出
力ｅにより切換器２で遅延回路４の出力ｇを切り換える
ことで変えられる。即ちスタッフ制御部６の出力パルス
列ｆに必要な遅延を与えて、クロックｄの位相をクロッ
クｂの位相に一致させる。バッファメモリ１に書き込ま
れたデータは、クロックｄで読み出されデータｈとして
同期パルス挿入部９へ送られる。同期パルス挿入部９で
は、前述のメモリ１から読出したデータｈにフレーム信
号ｉを挿入して、第２図のようなフレームを構成し、同
期化データ出力ｊとして受信側への伝送路に出力する。
伝送路に出力された同期化データｊは、同期化クロック
入力ｋと共に、第１図(b)の受信側へ送られ、受信側の
同期化データ入力ｑと其れから抽出された同期化クロッ
ク入力ｒとなる。同期化データ入力ｑは、同期パルス除
去部15にてフレーム同期パルスＦ等の、送信側で付加さ
れた信号が除かれ、信号データｐのみとなりバッファメ
モリ11に書き込まれる。一方、同期化クロック入力ｒ
は、分周器14にて送信側の分周器７と同様に分周され、
710.618kbsの同期化データ入力ｑからフレーム同期パル
スＦを抽出するタイミングを同期パルス除去部15へ出力
すると同時に、デスタッフ制御部13へ、バッファメモリ
11に受信データｐを書込むタイミングに関する情報、即
ちスタッフ指定パルスＳに相当する信号を出力する。同
期パルス除去部15は、分周器７からのフレーム同期パル
スのタイミングを示す信号が、実際に受信した信号中の
フレーム同期パルスＦの位置に合っているか否かによ
り、分周器７の動作を制御し、分周が受信信号のフレー
ムに同期するよう、いわゆるフレーム同期を行う。
本発明の実施例（第２図）では、各サブフレームの１ビ
ットのスタッフ指定パルスSFが、各サブフレーム先頭の
サブフレーム同期パルスFの周期と同じ主フレームの周
期で各サブフレームのＧ２フレーム先頭に現れる。スタ
ッフ率Sr=3/8の本実施例では、この８サブフレーム毎の
スタッフパルス挿入の有無の様子が、スタッフ指定パル
スSFの符号”10101011”で表されていて、送信側で可変
パルスＶの位置にデータとして無効なスタッフパルスを
挿入したか否かの情報が含まれている。受信側でも、受
信した其のスタッフ指定パルスSFの符号”10101011”
に、受信信号の中のＶパルスの位置のパルスがデータと
して無効なスタッフパルスであるか有効なデータパルス
であるかを判断する情報がある。第１図(b)の受信側の
力ｑを分周する分周器14からの、各サブフレームのG2フ
レームの先頭に挿入されているべきSFパルスに相当する
符号列”10101011”から、受信した同期化データ入力ｑ
の中にスタッフパルスが存在しているか否かの情報を得
る。SFパルスの符号”1”の時はスタッフパルスの挿入
無しを表すので、その時のＶパルスは有効データと判断
され、逆にSFパルスの符号が”0”の時はスタッフパル
スの挿入有りを表すので、その時のＶパルスは無効パル
スと判断される。デスタッフ制御部13は、このSFパルス
の符号1/0によるＶパルスの有効／無効の判断により、
書込みクロックｎを発生し、有効データｐのみをバッフ
ァメモリ11へ書き込み、無効パルスはメモリ11への書込
みが中止される。この様にして、デスタッフ制御部13の
出力の書込みクロックｎは歯抜けのクロックパルス列と
なるが、受信ＰＬＬ12により其の位相が平均化され、そ
のＰＬＬ12の出力として送信側の元の低速側クロックｂ
と同じ低速側周波数704kbsのクロックｍが得られる。こ
の復元されたクロックｍでメモリ11のデータを読み出し
低速側データ出力１を得る。
ットのスタッフ指定パルスSFが、各サブフレーム先頭の
サブフレーム同期パルスFの周期と同じ主フレームの周
期で各サブフレームのＧ２フレーム先頭に現れる。スタ
ッフ率Sr=3/8の本実施例では、この８サブフレーム毎の
スタッフパルス挿入の有無の様子が、スタッフ指定パル
スSFの符号”10101011”で表されていて、送信側で可変
パルスＶの位置にデータとして無効なスタッフパルスを
挿入したか否かの情報が含まれている。受信側でも、受
信した其のスタッフ指定パルスSFの符号”10101011”
に、受信信号の中のＶパルスの位置のパルスがデータと
して無効なスタッフパルスであるか有効なデータパルス
であるかを判断する情報がある。第１図(b)の受信側の
力ｑを分周する分周器14からの、各サブフレームのG2フ
レームの先頭に挿入されているべきSFパルスに相当する
符号列”10101011”から、受信した同期化データ入力ｑ
の中にスタッフパルスが存在しているか否かの情報を得
る。SFパルスの符号”1”の時はスタッフパルスの挿入
無しを表すので、その時のＶパルスは有効データと判断
され、逆にSFパルスの符号が”0”の時はスタッフパル
スの挿入有りを表すので、その時のＶパルスは無効パル
スと判断される。デスタッフ制御部13は、このSFパルス
の符号1/0によるＶパルスの有効／無効の判断により、
書込みクロックｎを発生し、有効データｐのみをバッフ
ァメモリ11へ書き込み、無効パルスはメモリ11への書込
みが中止される。この様にして、デスタッフ制御部13の
出力の書込みクロックｎは歯抜けのクロックパルス列と
なるが、受信ＰＬＬ12により其の位相が平均化され、そ
のＰＬＬ12の出力として送信側の元の低速側クロックｂ
と同じ低速側周波数704kbsのクロックｍが得られる。こ
の復元されたクロックｍでメモリ11のデータを読み出し
低速側データ出力１を得る。
（ｆ）発明の効果 以上説明した如く、本発明によれば、スタッフ制御によ
る周波数変換のために低速側データに挿入する付加パル
スであるスタッフ指定パルスSFが１ビットで済むので、
入力の低速信号から高速信号への情報の変換効率をよく
する為にその周波数変換比が小さいことが要求された場
合でも、効率良く高速信号のフレームを構成することが
出来る。また、其の１ビットのスタッフ指定パルスSF
は、送信側から各サブフレームの周期と同じ周期で符号
列として受信側へ繰り返し送出されるので、受信側では
受信した各サブフレームのフレーム同期が取れている限
り、伝送路で相当ひどい符号誤りが生じても、フレーム
に同期して、本来挿入されていると判断できるスタッフ
指定パルスに相当する符号列を使って送信側のスタッフ
パルスの挿入の有無を知り、必要なデスタッフ制御をし
て元の低速信号を復元できるので、伝送路での符号誤り
に対して強い保護性をもつ周波数変換方法を実現できる
効果が得られる。
る周波数変換のために低速側データに挿入する付加パル
スであるスタッフ指定パルスSFが１ビットで済むので、
入力の低速信号から高速信号への情報の変換効率をよく
する為にその周波数変換比が小さいことが要求された場
合でも、効率良く高速信号のフレームを構成することが
出来る。また、其の１ビットのスタッフ指定パルスSF
は、送信側から各サブフレームの周期と同じ周期で符号
列として受信側へ繰り返し送出されるので、受信側では
受信した各サブフレームのフレーム同期が取れている限
り、伝送路で相当ひどい符号誤りが生じても、フレーム
に同期して、本来挿入されていると判断できるスタッフ
指定パルスに相当する符号列を使って送信側のスタッフ
パルスの挿入の有無を知り、必要なデスタッフ制御をし
て元の低速信号を復元できるので、伝送路での符号誤り
に対して強い保護性をもつ周波数変換方法を実現できる
効果が得られる。
第１図(a)は本発明の実施例の周波数変換装置の送信側
の回路構成であり、第１図（ｂ）は其の受信側の回路構
成を示すブロック図である。第２図(a)は本発明の周波
数変換方法を説明する為の高次側信号の主フレームの構
成で、第２図(b),(c)は主フレームを構成する各サブフ
レームを構成するパルスの配置図である。第１図におい
て、１は送信バッファメモリ、２は切替器、３は位相比
較器、４は遅延回路、５は送信ＰＬＬ、６はスタッフ制
御部、７は分周器、８はフレーム信号発生部、９は同期
パルス挿入部、11は受信バッファメモリ、12は受信ＰＬ
Ｌ、13はデスタッフ制御部、14は分周器、15は同期パル
ス除去部である。第２図において、Ｄはデータパルス、
Ｆはフレーム同期パルス、SFはスタッフ指定パルス、Ｖ
は可変パルスである。
の回路構成であり、第１図（ｂ）は其の受信側の回路構
成を示すブロック図である。第２図(a)は本発明の周波
数変換方法を説明する為の高次側信号の主フレームの構
成で、第２図(b),(c)は主フレームを構成する各サブフ
レームを構成するパルスの配置図である。第１図におい
て、１は送信バッファメモリ、２は切替器、３は位相比
較器、４は遅延回路、５は送信ＰＬＬ、６はスタッフ制
御部、７は分周器、８はフレーム信号発生部、９は同期
パルス挿入部、11は受信バッファメモリ、12は受信ＰＬ
Ｌ、13はデスタッフ制御部、14は分周器、15は同期パル
ス除去部である。第２図において、Ｄはデータパルス、
Ｆはフレーム同期パルス、SFはスタッフ指定パルス、Ｖ
は可変パルスである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古川 隆弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 谷戸 良昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐藤 憲二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 藤本 尚延 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 村勢 徹郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】送信側は入力される低速信号に、フレーム
同期パルスと、一定の割合で有効データと代わるスタッ
フパルスを挿入し、高速信号として伝送し、受信側は高
速信号から、該挿入された信号を除去してもとの低速信
号を得る伝送方式において、 送信側は、挿入されるフレーム同期パルスに、スタッフ
パルスの有無を示す情報を含ませ、 受信側は、フレーム同期パルスから該スタッフパルスの
有無を示す情報を得て、スタッフパルスを除去すること
を特徴とする同期伝送のための周波数変換方法。 - 【請求項２】前記スタッフパルスの有無を示す情報はフ
レーム同期パルスの一部と兼用されたスタッフ指定パル
スであることを特徴とする特許請求の範囲第１項記載の
同期伝送のための周波数変換方法。 - 【請求項３】前記フレーム同期パルスは前記スタッフパ
ルスの有無を示す情報とその逆符号からなることを特徴
とする特許請求の範囲第１項記載の同期伝送のための周
波数変換方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195593A JPH069346B2 (ja) | 1983-10-19 | 1983-10-19 | 同期伝送のための周波数変換方法 |
| CA000465727A CA1262937A (en) | 1983-10-19 | 1984-10-18 | Frequency converter |
| DE8484112651T DE3482540D1 (de) | 1983-10-19 | 1984-10-19 | Frequenzwandler fuer multiplexsystem unter verwendung des stopfverfahrens. |
| EP84112651A EP0142723B1 (en) | 1983-10-19 | 1984-10-19 | Frequency converter for multiplex system using pulse-stuffing |
| US06/728,191 US4885746A (en) | 1983-10-19 | 1985-04-29 | Frequency converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195593A JPH069346B2 (ja) | 1983-10-19 | 1983-10-19 | 同期伝送のための周波数変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6087539A JPS6087539A (ja) | 1985-05-17 |
| JPH069346B2 true JPH069346B2 (ja) | 1994-02-02 |
Family
ID=16343725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195593A Expired - Lifetime JPH069346B2 (ja) | 1983-10-19 | 1983-10-19 | 同期伝送のための周波数変換方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4885746A (ja) |
| EP (1) | EP0142723B1 (ja) |
| JP (1) | JPH069346B2 (ja) |
| CA (1) | CA1262937A (ja) |
| DE (1) | DE3482540D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697759B2 (ja) * | 1985-10-16 | 1994-11-30 | 株式会社日立製作所 | デジタル信号の同期化方式 |
| ATE90490T1 (de) * | 1987-03-17 | 1993-06-15 | Antonio Cantoni | Jitterregelung in digitalen uebertragungsstrecken. |
| JPH0693667B2 (ja) * | 1988-08-03 | 1994-11-16 | 富士通株式会社 | 同期多重方式 |
| DE3922897A1 (de) * | 1989-07-12 | 1991-01-17 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
| FR2675924B1 (fr) * | 1991-04-25 | 1993-12-24 | Innovatron Sa | Systeme d'echange de donnees entre un objet electronique accouple a un dispositif de transfert a debits de donnees distincts, objet inserable et dispositif de transfert correspondants. |
| JP3078183B2 (ja) * | 1994-09-26 | 2000-08-21 | 沖電気工業株式会社 | データ受信装置 |
| US5757869A (en) * | 1995-07-28 | 1998-05-26 | Adtran, Inc. | Apparatus and method for detecting frame synchronization pattern/word in bit-stuffed digital data frame |
| BRPI0520720A2 (pt) * | 2005-11-30 | 2009-06-13 | Ericsson Telefon Ab L M | método para transcodificação de fala de um primeiro esquema de codificação de fala para um segundo esquema de codificação de fala, transcodificador de fala, e, sistema de telecomunicação |
| US8880928B2 (en) * | 2008-04-11 | 2014-11-04 | Thinklogical, Llc | Multirate transmission system and method for parallel input data |
| US9026434B2 (en) * | 2011-04-11 | 2015-05-05 | Samsung Electronic Co., Ltd. | Frame erasure concealment for a multi rate speech and audio codec |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL299314A (ja) * | 1962-10-18 | |||
| CH504818A (de) * | 1968-12-11 | 1971-03-15 | Standard Telephon & Radio Ag | Verfahren zur Datenübertragung über einen Kanal einer PCM-Nachrichtenanlage |
| US3946161A (en) * | 1970-10-26 | 1976-03-23 | Communications Satellite Corporation | Distributed bit stuff decision transmission |
| US3825899A (en) * | 1971-08-11 | 1974-07-23 | Communications Satellite Corp | Expansion/compression and elastic buffer combination |
| FR2269246B1 (ja) * | 1974-04-25 | 1976-12-17 | Cit Alcatel | |
| US4010325A (en) * | 1975-10-30 | 1977-03-01 | Gte Automatic Electric Laboratories Incorporated | Framing circuit for digital signals using evenly spaced alternating framing bits |
| US4596026A (en) * | 1983-05-09 | 1986-06-17 | Raytheon Company | Asynchronous data clock generator |
| CA1232693A (en) * | 1985-09-05 | 1988-02-09 | Alan F. Graves | Network multiplex structure |
-
1983
- 1983-10-19 JP JP58195593A patent/JPH069346B2/ja not_active Expired - Lifetime
-
1984
- 1984-10-18 CA CA000465727A patent/CA1262937A/en not_active Expired
- 1984-10-19 EP EP84112651A patent/EP0142723B1/en not_active Expired
- 1984-10-19 DE DE8484112651T patent/DE3482540D1/de not_active Expired - Lifetime
-
1985
- 1985-04-29 US US06/728,191 patent/US4885746A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4885746A (en) | 1989-12-05 |
| JPS6087539A (ja) | 1985-05-17 |
| EP0142723B1 (en) | 1990-06-13 |
| EP0142723A3 (en) | 1988-01-27 |
| EP0142723A2 (en) | 1985-05-29 |
| CA1262937A (en) | 1989-11-14 |
| DE3482540D1 (de) | 1990-07-19 |
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