JPH0685647A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0685647A JPH0685647A JP4255909A JP25590992A JPH0685647A JP H0685647 A JPH0685647 A JP H0685647A JP 4255909 A JP4255909 A JP 4255909A JP 25590992 A JP25590992 A JP 25590992A JP H0685647 A JPH0685647 A JP H0685647A
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 ＭＯＳレベルの信号をＥＣＬレベルの信号に
レベル変換する際に、入力周波数の上限を高くする。 【構成】 直列接続した２個のＣＭＯＳインバータ１
１，１２にて反転信号と非反転信号とを出力する。これ
らの信号は、ＮＰＮトランジスタＱ1，Ｑ2からなる差動
増幅器に入力され、ＥＣＬレベルの信号として出力され
る。このため、出力波形が常に方形波となり、限界入力
周波数を高くすることが可能となる。
レベル変換する際に、入力周波数の上限を高くする。 【構成】 直列接続した２個のＣＭＯＳインバータ１
１，１２にて反転信号と非反転信号とを出力する。これ
らの信号は、ＮＰＮトランジスタＱ1，Ｑ2からなる差動
増幅器に入力され、ＥＣＬレベルの信号として出力され
る。このため、出力波形が常に方形波となり、限界入力
周波数を高くすることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は信号のレベル変換回路に
関し、特にＭＯＳレベル入力からＥＣＬレベルを出力す
ることが可能なレベル変換回路に関する。
関し、特にＭＯＳレベル入力からＥＣＬレベルを出力す
ることが可能なレベル変換回路に関する。
【０００２】
【従来の技術】従来のレベル変換回路は図２に示すよう
に、ＭＯＳレベルを入力する入力端子２とＣＭＯＳイン
バータ（以下、ＩＮＶという）１１を備え、ＩＮＶ１１
の出力をエミッタが共通とされエミッタからＧＮＤに定
電流源４を接続したＮＰＮトランジスタＱ1，Ｑ2からな
る差動増幅器のＮＰＮトランジスタＱ1のベースに接続
し、ＮＰＮトランジスタＱ2のベースにはＩＮＶ１１の
出力振幅１／２となる基準電圧源（以下、ＶREF）６を
接続し、ＮＰＮトランジスタＱ2のコレクタは電源端子
１に接続され、ＮＰＮトランジスタＱ1のコレクタと電
源端子１は抵抗Ｒ4を介して接続され、ＮＰＮトランジ
スタＱ1のコレクタと抵抗Ｒ4の交点をＮＰＮトランジス
タＱ3のベースを接続しコレクタを電源端子１に接続
し、エミッタとＧＮＤ間に定電流源５を接続し、前記Ｎ
ＰＮトランジスタＱ3のエミッタを出力端子とする構成
となっていた。
に、ＭＯＳレベルを入力する入力端子２とＣＭＯＳイン
バータ（以下、ＩＮＶという）１１を備え、ＩＮＶ１１
の出力をエミッタが共通とされエミッタからＧＮＤに定
電流源４を接続したＮＰＮトランジスタＱ1，Ｑ2からな
る差動増幅器のＮＰＮトランジスタＱ1のベースに接続
し、ＮＰＮトランジスタＱ2のベースにはＩＮＶ１１の
出力振幅１／２となる基準電圧源（以下、ＶREF）６を
接続し、ＮＰＮトランジスタＱ2のコレクタは電源端子
１に接続され、ＮＰＮトランジスタＱ1のコレクタと電
源端子１は抵抗Ｒ4を介して接続され、ＮＰＮトランジ
スタＱ1のコレクタと抵抗Ｒ4の交点をＮＰＮトランジス
タＱ3のベースを接続しコレクタを電源端子１に接続
し、エミッタとＧＮＤ間に定電流源５を接続し、前記Ｎ
ＰＮトランジスタＱ3のエミッタを出力端子とする構成
となっていた。
【０００３】
【発明が解決しようとする課題】従来のレベル変換回路
の動作を図２，図３を用いて説明する。図２の入力端子
２に図３に示す入力電圧を印加すると、ＩＮＶ１１の出
力は図３に示すように入力の反転を出力する。
の動作を図２，図３を用いて説明する。図２の入力端子
２に図３に示す入力電圧を印加すると、ＩＮＶ１１の出
力は図３に示すように入力の反転を出力する。
【０００４】その出力は、ＮＰＮトランジスタＱ1，Ｑ2
からなる差動増幅器に入力されるが、トランジスタＱ2
のベースにはＩＮＶ１１の論理振幅の１／２に設定され
たＶR EF６が接続されているので、ＮＰＮトランジスタ
Ｑ1はＩＮＶ１１の出力振幅をＶOUT１とすると、ＶOUT
１＞ＶREF６でトランジスタＱ1がＯＮ，ＶOUT１＜ＶREF
６でトランジスタＱ1がＯＦＦとなる。
からなる差動増幅器に入力されるが、トランジスタＱ2
のベースにはＩＮＶ１１の論理振幅の１／２に設定され
たＶR EF６が接続されているので、ＮＰＮトランジスタ
Ｑ1はＩＮＶ１１の出力振幅をＶOUT１とすると、ＶOUT
１＞ＶREF６でトランジスタＱ1がＯＮ，ＶOUT１＜ＶREF
６でトランジスタＱ1がＯＦＦとなる。
【０００５】従って、定電流源４の電流をＩ0とする
と、トランジスタＱ1のコレクタ電流ＩC1は、トランジ
スタＱ1のＯＮ時にＩC1＝Ｉ0，トランジスタＱ1のＯＦ
Ｆ時にＩC 1＝０となるため、抵抗Ｒ4の両端には、図３
のトランジスタＱ1のコレクタ電圧に示すような入力電
圧と同相の出力が得られる。また、トランジスタＱ1の
コレクタ電圧のハイレベルをＶH，ロウレベルをＶLとす
ると、それぞれ次式で示される。
と、トランジスタＱ1のコレクタ電流ＩC1は、トランジ
スタＱ1のＯＮ時にＩC1＝Ｉ0，トランジスタＱ1のＯＦ
Ｆ時にＩC 1＝０となるため、抵抗Ｒ4の両端には、図３
のトランジスタＱ1のコレクタ電圧に示すような入力電
圧と同相の出力が得られる。また、トランジスタＱ1の
コレクタ電圧のハイレベルをＶH，ロウレベルをＶLとす
ると、それぞれ次式で示される。
【０００６】 ＶH＝ＶCC （１）式 ＶL＝ＶCC−Ｒ4×ＩC1 （２）式 但し、ＶCC＝電源電圧
【０００７】また、トランジスタＱ1のコレクタ電圧の
振幅をＶC1とすると、 ＶC1＝ＶH−ＶL （３）式 で表わされる。
振幅をＶC1とすると、 ＶC1＝ＶH−ＶL （３）式 で表わされる。
【０００８】ＶC1は、エミッタフォロワのトランジスタ
Ｑ3を介して出力されるため、出力電圧も図３に示すよ
うに入力電圧と同相となる。
Ｑ3を介して出力されるため、出力電圧も図３に示すよ
うに入力電圧と同相となる。
【０００９】また、出力電圧はハイ側をＶOUT(H)，ロウ
側をＶOUT(L)とすると、 ＶOUT(H)＝ＶH−ＶBEＱ3 （４）式 ＶOUT(L)＝ＶL−ＶBEＱ3 （５）式 ＶBEＱ3＝ＫＴ／ｑ ｌｎ Ｉ5／ＩS （６）式 となる。但し、Ｋ＝ボルツマン定数，ｑ＝電子の負荷，
Ｔ＝絶対温度，ＩS＝トランジスタＱ3ベースエミッタ間
飽和電流，Ｉ5＝定電流源５の電流値。
側をＶOUT(L)とすると、 ＶOUT(H)＝ＶH−ＶBEＱ3 （４）式 ＶOUT(L)＝ＶL−ＶBEＱ3 （５）式 ＶBEＱ3＝ＫＴ／ｑ ｌｎ Ｉ5／ＩS （６）式 となる。但し、Ｋ＝ボルツマン定数，ｑ＝電子の負荷，
Ｔ＝絶対温度，ＩS＝トランジスタＱ3ベースエミッタ間
飽和電流，Ｉ5＝定電流源５の電流値。
【００１０】出力電圧の振幅をＶOUTとすると、 ＶOUT＝ＶOUT(H)−ＶOUT(L)・ＶH−ＶL （７）式 となり、出力端子の振幅はＶC1に等しくなる。
【００１１】入力電圧がハイレベレルの時、トランジス
タＱ1はＯＮ状態であるから、その時のトランジスタＱ1
のコレクタ電圧ＶC1は（２）式で表わされるため、Ｉ0
＝１ｍＡ，Ｒ4＝３００Ωとすると、ＶC1＝４．７Ｖと
なる。
タＱ1はＯＮ状態であるから、その時のトランジスタＱ1
のコレクタ電圧ＶC1は（２）式で表わされるため、Ｉ0
＝１ｍＡ，Ｒ4＝３００Ωとすると、ＶC1＝４．７Ｖと
なる。
【００１２】一方、この時トランジスタＱ1のベース電
圧（ＶB1），ＩＮＶ１１の振幅はＶC CからＧＮＤまで振
れるため、ＶB1＝ＶCCとなる。
圧（ＶB1），ＩＮＶ１１の振幅はＶC CからＧＮＤまで振
れるため、ＶB1＝ＶCCとなる。
【００１３】従って、トランジスタＱ1のＶB1とＶ
C1は、ＶB1＞ＶC1とベース電位の方がコレクタ電圧より
低くなる。つまり飽和状態となる。
C1は、ＶB1＞ＶC1とベース電位の方がコレクタ電圧より
低くなる。つまり飽和状態となる。
【００１４】トランジスタのエミッタ接地直流電流増幅
率を通常ｈＦＥと呼ぶが、トランジスタが飽和状態にな
ると、飽和状態の１／１０以下にｈＦＥが下がってしま
う。図３の出力電圧波形において、振幅が１０％から９
０％まで上昇する。時間をライズタイム（以下ｔｒ），
振幅が９０％から１０％まで下降する時間をフォールタ
イム（以下ｔｆ）といい、次式で示される。
率を通常ｈＦＥと呼ぶが、トランジスタが飽和状態にな
ると、飽和状態の１／１０以下にｈＦＥが下がってしま
う。図３の出力電圧波形において、振幅が１０％から９
０％まで上昇する。時間をライズタイム（以下ｔｒ），
振幅が９０％から１０％まで下降する時間をフォールタ
イム（以下ｔｆ）といい、次式で示される。
【００１５】
【式１】
【００１６】
【式２】
【００１７】
【式３】
【００１８】ここで、能動状態のｈＦＲ＝５０，飽和状
態のｈＦＥをｈＦＥ′＝ｈＦＲ×０．１０，ｆT＝１０
０ＭＨｚとすると、（１０）式よりＴB＝４０ｎｓとな
る。今、Ｉ0＝１ｍＡと考えているため、（８），
（９）式よりｔｒ＝８８ｎｓ，ｔｆ＝８８ｎｓとなる。
態のｈＦＥをｈＦＥ′＝ｈＦＲ×０．１０，ｆT＝１０
０ＭＨｚとすると、（１０）式よりＴB＝４０ｎｓとな
る。今、Ｉ0＝１ｍＡと考えているため、（８），
（９）式よりｔｒ＝８８ｎｓ，ｔｆ＝８８ｎｓとなる。
【００１９】入力信号の１周期ＴINは、 ＴIN＝１／ｆIN ｆIN：入力周波数 で表わされるが、図４に示すようにｆINが低く、ＴIN≧
ｔｒ，ｔｆの条件では出力電圧は正常に出力されるが、
ｆINが高くなる。ＴIN≦２ｔｒ，ｔｆになると、出力電
圧波形は三角波となってしまい、正常に出力されなくな
ってしまう。
ｔｒ，ｔｆの条件では出力電圧は正常に出力されるが、
ｆINが高くなる。ＴIN≦２ｔｒ，ｔｆになると、出力電
圧波形は三角波となってしまい、正常に出力されなくな
ってしまう。
【００２０】ｔｒ，ｔｆ＝８８ｎｓとすると、従来回路
の場合、入力周波数ｆINは、 ｆIN＝１／（２×ｔｒ）＝５．６ＭＨｚ （１０′）式 となると、出力波形は方形波ではなく、三角波になって
しまうという欠点があった。
の場合、入力周波数ｆINは、 ｆIN＝１／（２×ｔｒ）＝５．６ＭＨｚ （１０′）式 となると、出力波形は方形波ではなく、三角波になって
しまうという欠点があった。
【００２１】本発明の目的は、入力周波数の上限を高く
したレベル変換回路を提供することにある。
したレベル変換回路を提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るレベル変換回路は、２個のＣＭＯＳイ
ンバータと、差動増幅器とを有し、ＭＯＳレベルの信号
をＥＣＬレベルの信号にレベル変換するレベル変換回路
であり、２個のＣＭＯＳインバータは、直列接続され、
反転信号と非反転信号とを出力するものであり、差動増
幅器は、前記ＣＭＯＳインバータから出力された反転信
号と非反転信号とを入力とし、ＥＣＬレベルの信号を出
力するものである。
め、本発明に係るレベル変換回路は、２個のＣＭＯＳイ
ンバータと、差動増幅器とを有し、ＭＯＳレベルの信号
をＥＣＬレベルの信号にレベル変換するレベル変換回路
であり、２個のＣＭＯＳインバータは、直列接続され、
反転信号と非反転信号とを出力するものであり、差動増
幅器は、前記ＣＭＯＳインバータから出力された反転信
号と非反転信号とを入力とし、ＥＣＬレベルの信号を出
力するものである。
【００２３】
【作用】直列接続した２個のＣＭＯＳインバータにて出
力される反転信号と非反転信号とを用いて、ＥＣＬレベ
ルの信号を出力する。これにより出力波形が方形波とし
て出力され、限界入力周波数を高くすることが可能とな
る。
力される反転信号と非反転信号とを用いて、ＥＣＬレベ
ルの信号を出力する。これにより出力波形が方形波とし
て出力され、限界入力周波数を高くすることが可能とな
る。
【００２４】
【実施例】以下、本発明の一実施例を図により説明す
る。図１は、本発明の一実施例を示す回路図である。
る。図１は、本発明の一実施例を示す回路図である。
【００２５】図１において、ＣＭＯＳインバータ（以
下、ＩＮＶという）１１とＣＭＯＳインバータ（以下、
ＩＮＶという）１２を直列接続とし、ＩＮＶ１１をＭＯ
Ｓレベル信号の入力端子２とし、ＩＮＶ１１の出力とＩ
ＮＶ１２の入力の交点とＩＮＶ１２の出力間に抵抗
Ｒ1，Ｒ2，Ｒ3を直列接続している。
下、ＩＮＶという）１１とＣＭＯＳインバータ（以下、
ＩＮＶという）１２を直列接続とし、ＩＮＶ１１をＭＯ
Ｓレベル信号の入力端子２とし、ＩＮＶ１１の出力とＩ
ＮＶ１２の入力の交点とＩＮＶ１２の出力間に抵抗
Ｒ1，Ｒ2，Ｒ3を直列接続している。
【００２６】さらに、抵抗Ｒ2の両端をＮＰＮトランジ
スタＱ1，Ｑ2のエミッタを共通とし、共通エミッタとＧ
ＮＤ間に定電流源４を接続した差動増幅器のそれぞれの
ベースへ接続し、トランジスタＱ2のコレクタは電源端
子１へ、トランジスタＱ1のコレクタは抵抗Ｒ1を介し電
源端子１へ接続され、抵抗Ｒ1とＮＰＮトランジスタＱ
１の交点にＮＰＮトランジスタＱ3のベースを接続し、
コレクタは電源端子１へ、エミッタは定電流源５を介し
てＧＮＤへ接続され、前記ＮＰＮトランジスタＱ3のエ
ミッタを出力端子３とする構成としている。
スタＱ1，Ｑ2のエミッタを共通とし、共通エミッタとＧ
ＮＤ間に定電流源４を接続した差動増幅器のそれぞれの
ベースへ接続し、トランジスタＱ2のコレクタは電源端
子１へ、トランジスタＱ1のコレクタは抵抗Ｒ1を介し電
源端子１へ接続され、抵抗Ｒ1とＮＰＮトランジスタＱ
１の交点にＮＰＮトランジスタＱ3のベースを接続し、
コレクタは電源端子１へ、エミッタは定電流源５を介し
てＧＮＤへ接続され、前記ＮＰＮトランジスタＱ3のエ
ミッタを出力端子３とする構成としている。
【００２７】図１の入力端子２に図５に示す入力電圧を
印加すると、ＩＮＶ１１の出力は図３に示すように入力
の反転を反転入力端子６に出力する。その出力はＩＮＶ
１２に入力されるため、ＩＮＶ１２の出力は図３に示す
ように入力と同相の出力となり、非反転入力端子７に出
力する。
印加すると、ＩＮＶ１１の出力は図３に示すように入力
の反転を反転入力端子６に出力する。その出力はＩＮＶ
１２に入力されるため、ＩＮＶ１２の出力は図３に示す
ように入力と同相の出力となり、非反転入力端子７に出
力する。
【００２８】次に、ＩＮＶ１１とＩＮＶ１２の出力は抵
抗Ｒ1，Ｒ2，Ｒ3で直列接続されているため、抵抗Ｒ1，
Ｒ3の両端電圧はＩＮＶ１１，ＩＮＶ１２の出力振幅レ
ベルと等しくなる。ＣＭＯＳ ＩＮＶの振幅は電源端子
電圧（以下ＶCC）からＧＮＤまで振れるため、抵抗Ｒ1
とＲ3の電位差はＶCCとなる。
抗Ｒ1，Ｒ2，Ｒ3で直列接続されているため、抵抗Ｒ1，
Ｒ3の両端電圧はＩＮＶ１１，ＩＮＶ１２の出力振幅レ
ベルと等しくなる。ＣＭＯＳ ＩＮＶの振幅は電源端子
電圧（以下ＶCC）からＧＮＤまで振れるため、抵抗Ｒ1
とＲ3の電位差はＶCCとなる。
【００２９】抵抗Ｒ2の両端に発生する電圧をＶR2と
し、ハイレベルをＶR2H，ロウレベルをＶR2Lとすると、
それぞれ次式で表わされる。
し、ハイレベルをＶR2H，ロウレベルをＶR2Lとすると、
それぞれ次式で表わされる。
【００３０】 ＶR2H＝ＶCC×（Ｒ2＋Ｒ3）／（Ｒ1＋Ｒ2＋Ｒ3） （１１）式 ＶR2L＝ＶCC×Ｒ3／（Ｒ1＋Ｒ2＋Ｒ3） （１２）式 ＶR2＝ＶR2H−ＶR2L＝Ｒ2／（Ｒ1＋Ｒ2＋Ｒ3） （１３）式
【００３１】（１１）〜（１３）式より、ＶCC＝５．０
Ｖ，Ｒ1＝２０Ｋ，Ｒ2＝１０Ｋ，Ｒ3＝２０Ｋとする
と、ＶR2H＝３Ｖ，ＶR2L＝２Ｖ，ＶR2＝１Ｖとなる。
Ｖ，Ｒ1＝２０Ｋ，Ｒ2＝１０Ｋ，Ｒ3＝２０Ｋとする
と、ＶR2H＝３Ｖ，ＶR2L＝２Ｖ，ＶR2＝１Ｖとなる。
【００３２】一方、ＮＰＮトランジスタＱ1，Ｑ2，定電
流源４，抵抗Ｒ4からなる差動増幅器は、定電流源４を
Ｉ0とすると、ＶR2HでトランジスタＱ1がＯＮ，Ｖ Ｉ
C1＝Ｉ0 ＶR2LでトランジスタＱ1がＯＦＦ，Ｖ ＩC1
＝となるため、トランジスタＱ1のコレクタ電圧ＶC1は
図５に示すように入力電圧と同相の信号が出力される。
流源４，抵抗Ｒ4からなる差動増幅器は、定電流源４を
Ｉ0とすると、ＶR2HでトランジスタＱ1がＯＮ，Ｖ Ｉ
C1＝Ｉ0 ＶR2LでトランジスタＱ1がＯＦＦ，Ｖ ＩC1
＝となるため、トランジスタＱ1のコレクタ電圧ＶC1は
図５に示すように入力電圧と同相の信号が出力される。
【００３３】また、トランジスタＱ1のコレクタ電圧の
ハイレベルをＶH，ロウレベルをＶLとすると、それぞれ
次式で示される。 ＶH＝ＶCC （１４）式 ＶL＝ＶCC−Ｒ4×Ｉ0 （１５）式 また、Ｑ1のコレクタ電圧の振幅をＶC1とすると、 ＶC1＝ＶH−ＶL （１６）式 で示される。ＶC1はエミッタフォロワのトランジスタＱ
3を介して出力されるため、出力電圧も図３に示すよう
に入力電圧と同相となる。
ハイレベルをＶH，ロウレベルをＶLとすると、それぞれ
次式で示される。 ＶH＝ＶCC （１４）式 ＶL＝ＶCC−Ｒ4×Ｉ0 （１５）式 また、Ｑ1のコレクタ電圧の振幅をＶC1とすると、 ＶC1＝ＶH−ＶL （１６）式 で示される。ＶC1はエミッタフォロワのトランジスタＱ
3を介して出力されるため、出力電圧も図３に示すよう
に入力電圧と同相となる。
【００３４】また、出力電圧は、ハイ側をＶOUT(H)，ロ
ウ側をＶOUT(L)とすると、 ＶOUT(H)＝ＶH−ＶBEＱ3 （１７）式 ＶOUT(L)＝ＶL−ＶBEＱ3 （１８）式 ＶBEＱ3＝ＫＴ／ｑ ｌｎ Ｉ5／ＩS （１９）式 となる。但し、Ｋ＝ボルツマン定数，ｑ＝電子の負荷，
Ｔ＝絶対温度，ＩS＝Ｑ3ベースエミッタ間飽和電流，Ｉ
5＝定電流源５の電流値。
ウ側をＶOUT(L)とすると、 ＶOUT(H)＝ＶH−ＶBEＱ3 （１７）式 ＶOUT(L)＝ＶL−ＶBEＱ3 （１８）式 ＶBEＱ3＝ＫＴ／ｑ ｌｎ Ｉ5／ＩS （１９）式 となる。但し、Ｋ＝ボルツマン定数，ｑ＝電子の負荷，
Ｔ＝絶対温度，ＩS＝Ｑ3ベースエミッタ間飽和電流，Ｉ
5＝定電流源５の電流値。
【００３５】出力電圧の振幅をＶOUTとすると、 ＶOUT＝ＶOUT(H)−ＶOUT(L)＝ＶH−ＶL （２０）式 となり、出力端子の振幅はＶC1に等しくなる。
【００３６】ＶR2Hの時、ＮＰＮトランジスタＱ1はＯＮ
するが、その時の電圧は（１）式よりＶR2H＝３．０Ｖ
となり、これがＮＰＮトランジスタＱ1のベース電圧Ｖ
B1となる。
するが、その時の電圧は（１）式よりＶR2H＝３．０Ｖ
となり、これがＮＰＮトランジスタＱ1のベース電圧Ｖ
B1となる。
【００３７】一方、ＮＰＮトランジスタＱ1のコレクタ
電圧ＶC1はＱ1がＯＮ状態であるため、ＶC1は（１５）
式で表わされ、従来例と同様にＩ0＝１ｍＡ，Ｒ4＝３０
０Ωとすると、 ＶC1＝ＶCC−Ｒ4×Ｉ0＝５Ｖ−３００Ω×１ｍＡ＝４．７Ｖ となる。トランジスタＱ1のＶB1とＶC1は、ＶB1＜ＶC1
となり、従来例のようにＶB1＞ＶC1となってトランジス
タＱ1が飽和状態になることはない。従って、ｈＦＥも
従来例のように１／１０以下となることもない。
電圧ＶC1はＱ1がＯＮ状態であるため、ＶC1は（１５）
式で表わされ、従来例と同様にＩ0＝１ｍＡ，Ｒ4＝３０
０Ωとすると、 ＶC1＝ＶCC−Ｒ4×Ｉ0＝５Ｖ−３００Ω×１ｍＡ＝４．７Ｖ となる。トランジスタＱ1のＶB1とＶC1は、ＶB1＜ＶC1
となり、従来例のようにＶB1＞ＶC1となってトランジス
タＱ1が飽和状態になることはない。従って、ｈＦＥも
従来例のように１／１０以下となることもない。
【００３８】次に（８）式から（１０）式を用いて、ｔ
ｒ，ｔｆを従来例と同様の条件のｈＦＥ＝５０，ｆT＝
１００ＭＨｚ，Ｉ0＝１ｍＡとして計算すると、ｔｒは
（８）式よりｔｒ＝３２ｐｓ，ｔｆは、（９）式より７
２ｐｓとなる。
ｒ，ｔｆを従来例と同様の条件のｈＦＥ＝５０，ｆT＝
１００ＭＨｚ，Ｉ0＝１ｍＡとして計算すると、ｔｒは
（８）式よりｔｒ＝３２ｐｓ，ｔｆは、（９）式より７
２ｐｓとなる。
【００３９】次に、本発明の場合の出力波形が方形波と
なり正常に出力される限界入力周波数ｆIN MAXを計算す
ると、（１０′）式より ｆIN MAX＝１／（２×ｔｒ）＝７ＧＨｚ となる。
なり正常に出力される限界入力周波数ｆIN MAXを計算す
ると、（１０′）式より ｆIN MAX＝１／（２×ｔｒ）＝７ＧＨｚ となる。
【００４０】
【発明の効果】以上説明したように本発明の回路を使用
することにより、限界入力周波数ｆIN MAXを高くするこ
とができる効果を有する。
することにより、限界入力周波数ｆIN MAXを高くするこ
とができる効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】従来回路の動作波形を示す図である。
【図４】従来回路の動作波形を示す図である。
【図５】本発明の動作波形を示す図である。
１ 電源端子 ２ 入力端子 ３ 出力端子 ４ 定電流源 ５ 定電流源 ６ 反転入力端子 ７ 非反転入力端子 １１，１２ ＣＭＯＳインバータ（ＩＮＶ） Ｑ1〜Ｑ3 ＮＰＮトランジスタ Ｒ1〜Ｒ4 抵抗
Claims (1)
- 【請求項１】 ２個のＣＭＯＳインバータと、差動増幅
器とを有し、ＭＯＳレベルの信号をＥＣＬレベルの信号
にレベル変換するレベル変換回路であり、 ２個のＣＭＯＳインバータは、直列接続され、反転信号
と非反転信号とを出力するものであり、 差動増幅器は、前記ＣＭＯＳインバータから出力された
反転信号と非反転信号とを入力とし、ＥＣＬレベルの信
号を出力するものであることを特徴とするレベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255909A JP3012407B2 (ja) | 1992-08-31 | 1992-08-31 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255909A JP3012407B2 (ja) | 1992-08-31 | 1992-08-31 | レベル変換回路 |
Publications (2)
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| JPH0685647A true JPH0685647A (ja) | 1994-03-25 |
| JP3012407B2 JP3012407B2 (ja) | 2000-02-21 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009543210A (ja) * | 2006-07-07 | 2009-12-03 | サンディスク コーポレイション | アイデンティティオブジェクトを使用する制御システムおよび方法 |
-
1992
- 1992-08-31 JP JP4255909A patent/JP3012407B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009543210A (ja) * | 2006-07-07 | 2009-12-03 | サンディスク コーポレイション | アイデンティティオブジェクトを使用する制御システムおよび方法 |
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