JPH0683271B2

JPH0683271B2 - 情報変換方式

Info

Publication number: JPH0683271B2
Application number: JP58201587A
Authority: JP
Inventors: 伸一福田; 雄一小島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-10-27
Filing date: 1983-10-27
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: US4626826A; EP0143553B1; JPS6093857A; DE3475978D1; CA1244950A; EP0143553A1

Description

【発明の詳細な説明】産業上の利用分野この発明は情報変換方式、特にディジタル信号を記録又
は伝送する際に、その記録系又は伝送系に適した信号に
変換する場合等に用いて好適な情報変換方式に関する。

背景技術とその問題点例えば音声信号をPCM化し、回転ヘッドを用いてガード
バンドを形成しない状態で磁気記録を行うような装置で
は、磁気記録の微分出力特性や隣接トラックからの低域
クロストークに加えてロータリトランスにより低域成分
が遮断されるので、低域の忠実な再生ができない問題が
ある。

従って、このような記録再生周波数帯域が狭く、低域成
分が少ないことを要求される装置では、低域成分や直流
成分の領域に周波数スペクトル成分の少ない変調方式に
より記録信号を変調することが有効であり、いわゆるNR
ZIと呼ばれる変調方式もその一例である。これはデータ
信号中の“1"で信号を反転させ、“0"で反転させないよ
うにするものである。

ところが、このNRZIの変調方式において、“0"が連続す
ると、その間変調信号は反転されなくなり、周波数が低
下して、直流成分や低域成分が増大する不都合がある。

そこでPCMによる情報を任意数のビットずつに分解し、
そのそれぞれをより多数のビットに変換して、“0"が多
数連続しないようにすることが行われている。

斯る情報変換方式として、本願出願人は先に以下のよう
なものを提案した。

この方式においては、８ビット（B₁,B₂,B₃,B₄,B₅,B₆,
B₇,B₈）の情報を10ビット（P₁,P₂,P₃,P₄,P₅,P₆,P₇,P₈,P
₉,P₁₀）に変換する場合で、８ビット（B₁〜B₈）の情報
が取り得る形態は2⁸＝256通りである。

一方10ビット（P₁〜P₁₀）については、まず直流成分を
除去するためにはNRZI変調後の信号で10ビット中の５ビ
ットが正（１）、５ビットが負（０）となればよい。な
おTmax（最大反転幅）/Tmin（最小反転幅）＝４とする
ためNRZI表現で“0"の連続する数が３個以下、即ち変調
後の信号で同じレベルの連続が４ビット以下となること
を条件とする。

このような条件を考えた上で、さらにNRZI表現で、最初
または最後の“0"の数が、０個、１個、２個、３個の場
合に分類して、それぞれの場合の組合わせの数は次の表
１のようになる。

この表１から、10ビットパターン同士の接続の部分すな
わち境界の部分でも“0"の連続が３個以下となるように
できるものは、例えば最初の“0"の数が２個以下で最後
の“0"の数が１個以下の場合である。ところがこの場合
に組合せの数は、 69＋34＋40＋20＋20＋10＝193 通りしかない。これでは８ビット256の組合せの数に満
たず、他の選び方ではその数はさらに少なくなる。

そこで直流成分０以外の組合せについて検討する。すな
わち例えば最後の“0"の数が１個以下とした場合に、最
初の“0"の数と直流の蓄積量による組合せの数は次の表
２のようになる。

この表２により、直流の蓄積が−２の組合わせの数は、 52＋43＋30＝125 通り、直流の蓄積が＋２の組合わせの数は、 100＋40＋11＝151 通りあることがわかる。

ここで直流の蓄積量については、例えば第１図に示すよ
うに前の組合せの最後が負（０）で終った場合である。
従って前の組合せの最後が正（１）で終っている場合に
は正負の符号は逆転する。また例えば先頭ビットが“0"
の組合せについて、この先頭ビットを“1"に変換する
と、直流の蓄積量は第２図に示すように符号が逆転す
る。

また、変調波の低域スペクトルは、直流の蓄積が０の組
合わせより、直流の蓄積が＋2,−２の組合わせを交互に
使った組合わせが多い程少なくなる傾向を示し、従っ
て、直流の蓄積が＋２と−２の一対の組合わせ125通り
を用い、更に８ビット256通りの組合わせに対して残り1
31通りに直流の蓄積が０の組合わせを用い、８ビット25
6通りの組合わせと１対１で対応させて選ぶようにす
る。

もっとも、直流の蓄積が＋２と−２の一対の組合わせと
して、先頭ビットを変えるだけで直流の蓄積をコントロ
ールできるように（一対の組合わせの２ビット目以降を
同一の符号として）対を選ぶようにしてもよく、そこで
例えば表２の内の直流の蓄積量が＋2,−２で、先頭ビッ
トが“0"の組合せ 40＋11＋43＋30＝124 通りの組合せを利用し、この124通りと、直流の蓄積が
０の、この場合132通りとを、８ビット256通りの組合わ
せと１対１で対応させるようにしてもよい。そして直流
の蓄積が±２の組合わせが現われる度に、直流の蓄積量
が正、負交互になるように先頭ビットを変換する。

すなわち第３図に示すように、直流の蓄積が±２の組合
わせが現われたとき、その２ビット目からの反転回数Ｐ
（“1"の数）を計数し、次の直流蓄積が±２の組合わせ
が現われるまでに、反転回数が偶数なら第３図Ａに示す
ように先頭ビット（矢印）を“1"に変換し、奇数なら第
３図Ｂに示すように“0"のままとする。

これによって±２の直流蓄積が生じても、次の直流の蓄
積が±２の組合わせでこれが相殺され、どのような組合
わせの連続でも直流成分が０になる。

ところで、１ビット毎の直流蓄積値は、一般に評価法の
１つであるDSV（Digital Sum Variation）と呼ばれてお
り、例えば第４図Ａに示すような、10ビットパターンか
ら成る直流の蓄積が０の組合わせを考えると、この組合
わせのDSVの推移は、最初をDSV＝１とした場合、第４図
Ｂに実線で示すような変化をする。

このDSVはその最大値と最小値の幅が小さい方が直流的
なかたよりが少なく、低域成分は少なくなる。また、評
価法の１つとして、DSVの分散（DSV Varinace）と云う
パラメータがあり、これは各ビット毎のDSV値の２乗平
均で求められる。この値は小さい程好ましいとされる。
なお、DSV＝０のレベルは、各ビットのDSV値の平均値と
して定義されるが、組合わせ（符号語）をNRZI変調した
波形のDSVに付いては、DSVmax＝−DSVminとなり、従っ
て、この場合各組合わせの境界におけるDSVを＋１また
は−１にして、DSVmaxとDSVminの中間値をDSV＝０と定
義すればよい。

そこで、このDSVの分散の評価法で、上述の変換方式を
考察して見ると、例えば、第４図Ａの如き組合わせは、
DSV＝＋１から始めると、そのDSVの推移は、上述の如く
第４図Ｂの実線に沿って変化するが、この時の分散は1.
7となる。一方、DSV＝−１から始めると、そのDSVの推
移は第４図Ｂに破線で示すように変化して、この時の分
散は6.9となる。つまり、同一のビットパターンの組合
わせでも、最初のDSVの設定の仕方により、直流的な性
質は異なり、特にこの場合、DSV＝−１から始めると、
その分散が大きくなり、好ましくない。

第５図は上述の変換方式に従って変換を行う装置の一例
である。同図において、（１）は入力端子、（２）は入
力用８ビットシフトレジスタ、（３）は例えばプログラ
マブル・ロジック・アレイ（PLA）を用いた変換ロジッ
クであって、入力端子（１）に供給される情報がクロッ
ク端子（４）にデータビットレートで印加されるパルス
により８ビットずつ、シフトレジスタ（２）の中を転送
され、８ビット（B₁〜B₈）の情報が変換ロジック（３）
に供給される。

（５）はデータ・シンクパターン選択器であって、端子
（６）に印加されるデータ／シンク選択制御信号によ
り、その選択動作を制御させ、この選択器（５）が接点
ａ側に切換えられると、変換ロジック（３）で上述の１
対１の変換がなされた10ビット（P₁〜P₁₀）の情報が出
力用10ビットシフトレジスタ（７）に供給される。ま
た、選択器（５）が接点ｂに切換えられると、図示せず
も各接点ｂの他端側に固定的に与えられているシンクパ
ターンが導出される。このシンクパターンとしては、こ
の方式の変換では出現しないものが使用される。

（８）は先頭ビットが可変であるか、固定であるか、す
なわち、この場合直流の蓄積が０の組合わせか直流の蓄
積が±２の組合わせかを判別するための判別回路であっ
て、例えば選択器（５）の出力の偶数番目のビットのmo
d加算を行ない、つまり偶数番目のビット０の数が偶数
か奇数か検出し、０（偶数）ならば、これを直流の蓄積
が±２の組合わせと判断し、その出力側にハイレベル
“1"を発生する。この判別回路（８）の出力はアンド回
路（９）の一方の入力端に供給され、アンド回路（９）
の他方の入力端には、シフトレジスタ（７）の出力側に
設けられて各組合わせの直流の蓄積値（DSV）を検出す
るための検出回路（10）からの出力が供給される。この
検出回路（10）は前の組合わせまでの直流の蓄積値DSV
が例えば−１ならばハイレベルの出力をアンド回路
（９）の入力側に供給する。

アンド回路（９）の出力は先頭ビットを反転するための
イクスクルーシブオア（以下、EORと称する）回路（1
1）の一方の入力端に供給され、このEOR回路（11）の他
方の入力端には、選択器（５）がその10ビットの先頭ビ
ット（P₁）が供給される。従って、先頭ビット（P₁）
は、アンド回路（９）の出力が“0"の時は反転されるこ
となくそのままシフトレジスタ（７）に供給され“1"の
時は反転されてシフトレジスタ（７）に供給される。

なお、変換ロジック（３）の出力は直流の蓄積が０の組
合わせか、直流の蓄積が±２の組合わせのものはいずれ
かに統一して出力するように成し、因みに直流の蓄積が
−２に統一した出力とした場合、変換された組合せが直
流の蓄積−２で、DSVが−１から初まる時には、その先
頭ビットをEOR回路（11）で反転（この時アンド回路
（９）の出力はハイレベル）し、直流の蓄積が＋２の組
合わせとして出力するようにする。なお、直流の蓄積が
０の組合わせは、判別回路（８）の出力がローレベル
で、アンド回路（９）の出力もローレベルであるので、
EOR回路（11）でその先頭ビットを反転させることなく
出力される。

また、クロック端子（４）にデータビットレートで供給
されるパルスのタイミングがタイミング検出回路（12）
で検出され、このタイミング信号がデータ８ビット毎に
シフトレジスタ（７）のロード端子LDに供給される。

そして、上述の如く10ビットに変換されシフトレジスタ
（７）にとり込まれた内容は、クロック端子（13）より
供給される入力信号のクロックの5/4倍の周波数のクロ
ック信号により、順次読み出される。この読み出された
信号がNRZI変調回路としての例えばＴ型フリップフロッ
プ回路（14）に供給され、このフリップフロップ回路
（14）のクロック端子に印加される端子（13）からのク
ロック信号により、フリップフロップ回路（14）からは
NRZI変調された信号が出力端子（15）に取り出される。

また第６図は上述の変換方式による復調のための装置の
一例を示すもので、同図において、入力端子（21）から
の信号がNRZIの復調回路（22）を通じて10ビットシフト
レジスタ（23）に供給され、クロック端子（24）からの
コードビットレートのパルスにより10ビットずつシフト
レジスタ（23）の中を転送される。そしてこのシフトレ
ジスタ（23）からの（P₁〜P₁₀）の情報が例えばPLAを用
いた変換ロジック（25）に供給される。

また、復調回路（22）の出力側に各組合わせの直流の蓄
積値（DSV）を検出するための検出回路（26）が設けら
れ、この検出回路（26）の出力がEOR回路（27）の一方
の入力端に供給され、このEOR回路（27）の他方の入力
端にシフトレジスタ（23）の出力の先頭ビット（P₁）が
供給される。そして、この場合、変換ロジック（25）の
入力は、直流の蓄積が０の組合わせか、直流の蓄積が±
２の組合わせのものはいずれかに統一して入力するよう
に成し、また検出回路（26）は、前の組合わせまでのDS
Vが−１ならハイレベルの出力を発生するようにする。
従って、シフトレジスタ（23）より直流の蓄積が±２の
組合わせが供給されたら、EOR回路（27）はその先頭ビ
ットを反転して出力し、直流の蓄積が−２の組合わせが
供給されたら、その先頭ビットを反転することなく出力
する。

変換ロジック（25）では、上述の１対１の逆変換による
復調が行われ、復調された（B₁〜B₈）の情報がシフトレ
ジスタ（28）に供給され、クロック端子（29）のパルス
よりタイミング検出回路（30）で検出されたタイミング
信号（ブロック毎のパルス）がシフトレジスタ（28）の
ロード端子LDに印加される毎にとり込まれる。そしてシ
フトレジスタ（28）の内容はクロック端子（29）にデー
タビットレートで印加されるパルスによりシフトされ、
出力端子（31）に取り出される。

このようにして変調及び復調を行うことができる。

ところで、上述の如く変換ロジック（３）又は（25）に
PLAを用いた回路構成の場合、直流の蓄積が０の組合わ
せと、直流の蓄積が±２の組合わせとを判別する回路等
が必要になるので回路構成が複雑となる。このことは、
変換ロジックにROMを用いると何の問題もないが、しか
しこのROMは回路構成が大きくなり、IC化する時にその
パターン面積が大きくなると共に消費電力も大となる等
の不都合がある。また、上述したDSVの分散を小さくす
るために、直流の蓄積が０の組合わせも、出来る限り多
くを２つの組合わせを一対としてそれまでのDSVが＋１
か−１でより分散の小さな方を使用すればよいが、それ
では同じ直流の蓄積が０の組合わせでも、先頭ビットを
可変する２つの組合わせ一対のものと、そうでないもの
との判別を行う回路が必要になり、その回路構成は更に
複雑化して来る。

更に、２つの組合わせの一対を２ビット目以降が等しい
ものに限定せず、DSVの分散の小さいものから選択して
ゆけば、更に、DSVの分散は小さくはできるが、回路構
成は増々複雑なものとなる。

発明の目的この発明は斯る点に鑑みてなされたもので、構成が簡単
で、しかもDSVの分散をより小さくして低域成分が少な
い情報変換方式を提供するものである。

発明の概要この発明では、８ビットの情報を８より大なる10ビット
の情報に変換するに当り、上記10ビットの情報は、NRZI
表現で、“0"の連続が４個以下であり、先頭に“0"が３
個以下、後端が“0"が２個以下であると共に上記10ビッ
ト中の直流の蓄積が０で先頭ビットを変換することによ
り直流の蓄積値をコントロール可能な第１の組合わせ
と、先頭ビットを変換することにより上記直流の蓄積を
±２にコントロール可能な第２の組合わせとし、上記８
ビットの情報が上記条件で選ばれた組合わせと１対１で
対応されると共に、上記第１及び第２の組合わせが用い
られるときその上記直流の蓄積の正負の符号が記憶さ
れ、次に上記第１の組合わせに用いられるとき上記直流
の蓄積値が小さくなるようにこの第１の組合わせの先頭
ビットを変換し、また次に上記第２の組合わせが用いら
れるときその上記直流の蓄積が上記記憶とは逆の符号と
なるように上記次の第２の組合わせの先頭ビットを変換
するように構成することにより、回路構成が簡略化さ
れ、またDSVの分散を小さくして低域成分を少なくする
ことができる。

実施例以下、この発明の一実施例を、上述同様例えば８ビット
の情報を10ビットの情報に変換する場合を例にとり、第
７図〜第11図に基づいて詳しく説明する。

この発明では、直流の蓄積が０の組合わせも、直流の蓄
積が±２の組合わせと同様に、全てその先頭ビットを変
換して使用する。そのためには、先頭ビットを反転して
も、やはり組合わせとなっているものが２×2m個、すな
わち8/10変換の場合２×256個なくてはならない。そこ
で、ここでは、Tmax＝5T′（Ｔ′＝Tmin＝Tw（検出ウイ
ンドウの幅））とする。すると、使用できる組合わせ
は、512通りか、それ以上存在する。

次の表３はTmax＝5T′を満足する10ビットの情報の組合
わせの数を示したもので、ここでTmax＝5T′とするため
NRZI表現で“0"の連続する数が４個以下、すなわち変調
後の信号で同じレベルの連続が５ビット以下となること
を条件としているので、先頭ビットは“0"2個まで、後
端も“0"2個までとしている。

なお、上記表３において、先頭が“100・・・”のもの
は、先頭ビットを反転すると“000・・・”となり、先
頭に“0"が３個存在し、各組合わせの境界で“0"の連続
が４個を越えるものが発生するおそれがあり、本実施例
の変換方式では使用できない。そこで、この等の組合わ
せ55（３＋18＋34）通りを除くと、丁度512通りと2⁸＝2
56×２倍存在する。

従って、これより互いに先頭ビットの異なった対を成す
256通りを８ビット情報の256通りと対応して作ることが
できる。因みに、表３では、直流の蓄積が０で互いに先
頭ビットの異なった対を成す組合わせ（以下、これを第
１の組合わせと云う）は102通り、直流の蓄積が±２で
互いに先頭ビットの異なった対を成す組合わせ（以下、
これを第２の組合わせと云う）は154通りである。

そして、変換に際しては、これ等の対を成す組合わせ
を、DSV＝＋１又は−１のどちらで初めたらDSVの分散が
小さくなるかで選択するようにする。なお、第４図に関
連して上述したように、直流の蓄積が−２のときは、DS
V＝＋１から、直流の蓄積が＋２の時はDSV＝−１から初
めるものとする。

次の表４は、上記表３に基づいて選んだ256通り組合わ
せ（コード）の一例を示すもので、ここではデータとは
対応させてない。この表４は、対を成す２つの組合わせ
の選択法として、例えば先頭ビットのコントロールのみ
で行う場合である。また、この表４において、Ｑ′は変
換した前のコード（組合わせ）までの直流蓄積情報（そ
れまでのDSV相当）、DVはDSVの分散、Ｐは各コードにお
ける反転回数（偶数0,奇数１）、Ｑはいま変換したコー
ドまでの直流蓄積情報（いま変換したコードまでのDSV
相当）である。

次に、さらにDSVの分散が小さく組合せの選択範囲の広
い例について説明する。

上記表４において、|DSV|の分布を見ると、大部分が|DS
V|≦３の範囲にあるが、No.154,188のコードのみは|DSV
|＝４である。従って、上記表３に基づく選び方では、D
SVの絶対値の最大値は４までとすることができる。

そこでDSVの絶対値を３までとすると、表４の256通りの
うち、上述のNo.154,188に対応した２通りの組合せは使
用できないため、結局表３に基づく選び方では254通り
の組合せしか使用できるものがないことになる。

しかし、|DSV|≦３とすると、表３の選び方では使用で
きなかった先頭が“0001・・・”と“0"が３個連続する
ものが使用できるようになる。これは、次の組合せにDS
V＝＋１と伝える組合せの後端には“・・・100"は現れ
てこないので、DSV＝＋１から初める場合にのみ先頭が
“0001・・・”のものを使用できるようになるからであ
る。

このことを更に第７図を参照して説明する。いま、次の
組合せの先頭が“0001・・・”でこれをDSV＝＋１で初
めようとすると、同図に実線で示すように、その前の組
合せの後端は、 |DSV|≦３の条件より“・・・10"となる。因みに、|DSV
|≦４とすると同図に破線で示すように、その前の組合
せの後端は“・・・100"となり、前後の組合せの境界に
おいて、“0"が５個連続することになり、Tmax＝5T′の
条件を満足しないことになる。

また、次の組合せの先頭が“0001・・・”のものをDSV
＝−１で初めようとすると、同図に鎖線で示すように、
前の組合せの後端“100・・・”の部分は|DSV|≦３の範
囲に入るも、次の組合せの先端“0001・・・”の部分は
DSV＝−４を越えるようになり、しかも前後の組合せの
境界において“0"が５個連続することになり、Tmax＝5
T′の条件も満足してない。

従って、|DSV|≦３を満足する組合せで構成すれば、DSV
＝＋１から初める場合には先頭が“0001・・・”のもの
も次の組合せ（直流の蓄積が０か、−２の組合せ）とし
て使用できるようになるわけである。

この場合に、選択できる10ビット情報の組合せ数を次の
表５に示す。

なお、上記表５において、直流の蓄積（DC）が＋２で、
先頭が“0001・・・”の３通りは、直流の蓄積が＋２の
組合せをDSV＝−１の時に使用するので、この選択法で
は使用できない。従って、これと対を成す直流の蓄積が
−２で先頭が“1001・・・”の３通りも使用できない。
よって、これ等を除いた対を成す287通り（直流の蓄積
が０の組合せ116対、直流の蓄積が±２の組合せ（171
対）が使用可能な組合せである。

次の表６は、上記表５に基づいて選んだ287通りの組合
せ（コード）の一例を示すもので、これもデータとは対
応させてない。また、この表６も、上記表４同様、先頭
ビットのコントロールのみで行う場合であり、またＱ′
等の各参照符号も表４同様の目的で使用されている。

この表６における287通りより、８ビット情報に対応し
て好適な256通りを選ぶには、変換しやすく、つまり例
えば８ビット情報の先頭ビットと同じ極性の先頭ビット
を有するもの、またDSVの分散（DV）の小さいもの等を
考慮して選ぶようにすればよい。また、表６において、
NO.103〜116及び201〜219の先頭が“0001・・・”のコ
ードは、上述より、Ｑ′＝１すなわちDSVが＋１の時の
み使用される。

第８図は、この変換方式に従って変換を行う装置の一例
である。なお、同図において、第５図と対応する部分に
は同一符号を付し、その詳細説明は省略する。

この発明では変換の際全ての組合せの先頭ビットの可変
するため、先頭ビット可変であるか固定であるかを判別
する回路、つまり第５図における直流の蓄積が０の組合
せ（先頭ビット固定）と直流の蓄積が＋２の組合せ（先
頭ビット可変）を制御する制御回路（８）等が不要であ
る。

そこで、こゝでは、直流の蓄積値（DSV）を検出する検
出回路（10）の出力を直接EOR回路（11）の一方の入力
端に供給するようにする。その他の構成は第５図同様で
ある。

また、変換ロシック（３）の出力は、それまでのDSVが
−１又は＋１の時の組合せとなるような先頭ビットのも
ので統一して出力するようにする。従って、例えばDSV
＝＋１に統一したとすると、変換された組合せが、DSV
が−１で初まる時に、検出回路（10）のハイレベルの出
力をEOR回路（11）に供給してその先頭ビットを反転し
てシフトレジスタ（７）に供給してやればよい。

そして、このシフトレジスタ（７）の内容は、上述同様
にクロック端子（13）からのクロック信号によりよみ出
されてフリップフロップ回路（14）に供給され、NRZI変
調された信号として出力端子（15）に取り出される。

このようにして、第５図の如き判別回路（８）（及びア
ンド回路（９））を用いることなく8/10変換を行うこと
ができる。

また、第９図は復調のための装置の一例を示すもので、
同図において、第６図と対応する部分には同一符号を付
し、その詳細説明は省略する。

本実施例では、変換の時に全ての組合せを先頭ビット可
変としたが、この先頭ビットは、逆変換では、単に直流
的性質を良くするためのビットで、データ語には直接関
係ないので、この先頭ビットを除いた９ビットをシフト
レジスタ（23）より変換ロジック（25′）に供給するよ
うにする。従って、この変換ロジック（25′）は、この
場合、10/8変換でなく9/8変換のものでよく、それだけ
回路が簡略化される。また、これに伴って、第６図で要
した検出回路（26）及びEOR回路（27）は不要となる。

また、第10図及び第11図は本実施例で使用されるシンク
パターンの一例を示すもので、第10図はDSV＝−１の
時、第11図はDSV＝＋１の時に夫々使用される。

このシンクパターンは、復調の際に、10ビットづつの区
切りを見付けるために、通常の変換では実現しない組合
せとして挿入されるものであるが、こゝでは、第10図及
び第11図の如きTmax＝6T′のパターンを使用する。もっ
とも、このTmax＝6T′のパターンは、どんな波形でもよ
いが、上述の如く|DSV|≧３の条件の下では、第10図及
び第11図のパターンしかあり得ない。そこで、例えば、
変換ロジック（３）の出力をDSV＝＋１（すなわちDC＝
−２）の時の組合せになるような先頭ビットのもので統
一して出力する場合、第８図の選択器（５）の接点ｂ側
に、第11図に示すようなシンクパターンが設定される。

発明の効果上述の如くこの発明によれば、８ビットの情報を８より
大なる10ビットの情報に変換するに当り、被変換情報の
８ビットに１対１に対応させる変換情報10ビットの各組
合せの先頭ビットを全て可変できるように成すと共に変
調後の信号で同じレベルの連続が所定ビット、例えば8/
10変換の場合５ビット（“0"の連続が４つまで）とし、
それまでの直流の蓄積値により、良い方の組合せを選択
するようにしたので、直流の蓄積値の分散が小さくなっ
て低域成分を少なくすることができ、もってビット誤り
率が改善され、高密度記録また伝送が可能となる。また
変換の際、全ての組合せが先頭ビット可変のため、先頭
ビットが可変か否かを判別する回路が不要となり、ま
た、逆変換では斯る先頭ビットを除いて行うことができ
るので変換ロジックの構成が簡略化される。

【図面の簡単な説明】

第１図〜第４図は従来方式の説明に供するための図、第
５図は従来方式で用いられる変換装置の一例を示す構成
図、第６図はその復調装置の一例を示す構成図、第７図
はこの発明の説明に供するための図、第８図はこの発明
を適用した変換装置の一例を示す構成図、第９図はその
復調装置の一例を示す図、第10図及び第11図はこの発明
で使用されるシンクパターンの一例を示す図である。（２），（７）、（23），（28）はシフトレジスタ、
（３），（25′）は変換ロジック、（５）はデータ・シ
ンクパターン選択器、（10）は検出回路、（11）はイク
スクルーシブオア回路、（14）はフリップフロップ回路
である。

Claims

【特許請求の範囲】

【請求項１】８ビットの情報を８より大なる10ビットの
情報に変換するに当り、上記10ビットの情報は、NRZI表
現で“0"の連続が４個以下であり、先頭に“0"が３個以
下、後端が“0"が２個以下であると共に上記10ビット中
の直流の蓄積が０で先頭ビットを変換することにより直
流の蓄積値をコントロール可能な第１の組合わせと、先
頭ビットを変換することにより上記直流の蓄積を±２に
コントロール可能な第２の組合わせとし、上記８ビット
の情報が上記条件で選ばれた組合わせと１対１で対応さ
れると共に、上記第１及び第２の組合わせが用いられる
ときその上記直流の蓄積の正負の符号が記憶され、次に
上記第１の組合わせに用いられるとき上記直流の蓄積値
が小さくなるように該第１の組合わせの先頭ビットを変
換し、また次に上記第２の組合わせが用いられるときそ
の上記直流の蓄積が上記記憶とは逆の符号となるように
上記次の第２の組合わせの先頭ビットを変換するように
した情報変換方式。