JPH0683071B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0683071B2 JPH0683071B2 JP59079504A JP7950484A JPH0683071B2 JP H0683071 B2 JPH0683071 B2 JP H0683071B2 JP 59079504 A JP59079504 A JP 59079504A JP 7950484 A JP7950484 A JP 7950484A JP H0683071 B2 JPH0683071 B2 JP H0683071B2
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- 238000006243 chemical reaction Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログ信号をディジタル符号に変換する装置
に関し、特に高速に変換する手段を集積回路化するのに
適した構造に関する。
に関し、特に高速に変換する手段を集積回路化するのに
適した構造に関する。
（従来技術とその問題点） 従来高速にアナログ信号をディジタル符号に変換（A/D
変換）する方法として分解能をＮビットとしたとき2N-1
個の電圧比較器を用いて行う全並列型A/D変換器が用い
られてきた。しかし分解能を増加しようとすると、必要
となる電圧比較器の数が大きくなり過ぎて実用的でな
い。
変換）する方法として分解能をＮビットとしたとき2N-1
個の電圧比較器を用いて行う全並列型A/D変換器が用い
られてきた。しかし分解能を増加しようとすると、必要
となる電圧比較器の数が大きくなり過ぎて実用的でな
い。
そこで、第１図に示すような縦続接続型A/D変換器が用
いられる。この方式に関してはH.Schmid著“Electronic
Analog/Digital Converters"（VAN NOSTRAND REIN
HOLD社刊）の318頁に詳しく書かれているので詳細は省
略するが、第１図では３ビットの並列型A/D変換器をAD
1,AD2,AD3の３個,3ビットのD/A変換器をDA1,DA2の２個
用い、入力端子イから入力される入力信号をまず第１の
A/D変換器AD1で符号化して上位３ビットの出力コードを
4,5,6より得ると共にこの出力コードを第１のD/A変換器
DA1により再生して入力信号が減じこれを増幅器A1によ
り23すなわち８倍増幅して第２のA/D変換器AD2に入力し
て次の３ビットの出力コードを得る。このコードを更に
D/A変換してAD2の入力電圧から減じて更にA2により８倍
増加し、第３のA/D変換器AD3に印加して３ビットの符号
を得ることにより合計９ビットの符号を得ている。この
場合、３ビットのA/D変換器に必要な比較器は７個であ
るから合計21個の比較器ですむ。並列型では511個であ
り、縦続型はこれに比べて大幅なハードウェアの減少が
見込めることがわかる。
いられる。この方式に関してはH.Schmid著“Electronic
Analog/Digital Converters"（VAN NOSTRAND REIN
HOLD社刊）の318頁に詳しく書かれているので詳細は省
略するが、第１図では３ビットの並列型A/D変換器をAD
1,AD2,AD3の３個,3ビットのD/A変換器をDA1,DA2の２個
用い、入力端子イから入力される入力信号をまず第１の
A/D変換器AD1で符号化して上位３ビットの出力コードを
4,5,6より得ると共にこの出力コードを第１のD/A変換器
DA1により再生して入力信号が減じこれを増幅器A1によ
り23すなわち８倍増幅して第２のA/D変換器AD2に入力し
て次の３ビットの出力コードを得る。このコードを更に
D/A変換してAD2の入力電圧から減じて更にA2により８倍
増加し、第３のA/D変換器AD3に印加して３ビットの符号
を得ることにより合計９ビットの符号を得ている。この
場合、３ビットのA/D変換器に必要な比較器は７個であ
るから合計21個の比較器ですむ。並列型では511個であ
り、縦続型はこれに比べて大幅なハードウェアの減少が
見込めることがわかる。
しかしながら縦続型では特に第１のA/D変換器、D/A変換
器共に最終分解能と等しいかそれ以上の精度、この例の
場合９ビットの精度が必要である。さもないと第２以降
の変換器の出力コードの誤差が大きくなってしまうから
である。このような制約条件はプリント基板上に組み立
てる場合部品の選択を行うことにより解決できるが、全
体を集積回路とする場合には大幅な部留りの低下を伴っ
てしまうため集積回路には向かなかった。
器共に最終分解能と等しいかそれ以上の精度、この例の
場合９ビットの精度が必要である。さもないと第２以降
の変換器の出力コードの誤差が大きくなってしまうから
である。このような制約条件はプリント基板上に組み立
てる場合部品の選択を行うことにより解決できるが、全
体を集積回路とする場合には大幅な部留りの低下を伴っ
てしまうため集積回路には向かなかった。
同一の比較器をくり返して用いる方法として第２図に示
される例がある。本発明は1977年ISSCCDigest of Tec
hnical paperの96頁にR.H.Mccharlesらにより発表され
ており、ここでは詳細な説明は省略する。本発明は、入
力端子21に入力電圧Vimを印加し、端子22にA/D変換を行
う際の最大電圧であるリファレンス電圧VREFを印加し、
端子23にA/D変換を行う中心電圧である接地電圧を印加
する。これらの電圧をスイッチS21を介して蓄電器C21の
片方の電極に接続され、C21のもう一方の電極は第１の
演算増幅器A21と蓄電器C21およびC25スイッチS22により
構成される加算器を用いて、第２の演算増幅器A22と蓄
電器C24およびC23、スイッチS23による保持回路により
保持される電圧と加算が行われその結果を第３の演算増
幅器と蓄電器C26およびスイッチS24により構成される比
較器を用いて比較が行われる。この構造でC21,C22,C23,
C24を等しくし、C25をその２倍に選びスイッチのタイミ
ングを選んでいる。スイッチのタイミングを選択するこ
とによりまず入力電圧が比較器に伝達され接地電位と比
較されMSB １ビットの符号を得る。次にこの電圧が保
持回路により保持される。次に前記の比較結果が正であ
ればS21を端子23の接地側から端子22のリファレンス電
圧へ、負であればリファレンス電圧から接地側へスイッ
チすることにより前記の加算器の出力として２×Vin±V
REFの演算が行われる。この電圧を比較器により比較し
て第２ビットを得る。この操作をＮ回くり返せばＮビッ
トのA/D変換が行える。
される例がある。本発明は1977年ISSCCDigest of Tec
hnical paperの96頁にR.H.Mccharlesらにより発表され
ており、ここでは詳細な説明は省略する。本発明は、入
力端子21に入力電圧Vimを印加し、端子22にA/D変換を行
う際の最大電圧であるリファレンス電圧VREFを印加し、
端子23にA/D変換を行う中心電圧である接地電圧を印加
する。これらの電圧をスイッチS21を介して蓄電器C21の
片方の電極に接続され、C21のもう一方の電極は第１の
演算増幅器A21と蓄電器C21およびC25スイッチS22により
構成される加算器を用いて、第２の演算増幅器A22と蓄
電器C24およびC23、スイッチS23による保持回路により
保持される電圧と加算が行われその結果を第３の演算増
幅器と蓄電器C26およびスイッチS24により構成される比
較器を用いて比較が行われる。この構造でC21,C22,C23,
C24を等しくし、C25をその２倍に選びスイッチのタイミ
ングを選んでいる。スイッチのタイミングを選択するこ
とによりまず入力電圧が比較器に伝達され接地電位と比
較されMSB １ビットの符号を得る。次にこの電圧が保
持回路により保持される。次に前記の比較結果が正であ
ればS21を端子23の接地側から端子22のリファレンス電
圧へ、負であればリファレンス電圧から接地側へスイッ
チすることにより前記の加算器の出力として２×Vin±V
REFの演算が行われる。この電圧を比較器により比較し
て第２ビットを得る。この操作をＮ回くり返せばＮビッ
トのA/D変換が行える。
この方法はハードウェアが簡単でA/D変換器を構成でき
るが例えば10ビットなら10回くり返す必要がある。アナ
ログ加算をくり返すわけであるがアナログ加算の精度は
用いる演算増幅器の利得、帯域幅により大きく制限され
る。最初の加算結果の誤差は演算をくり返すことにより
どんどん大きくなるため最初の加算精度により分解能は
決ってしまう。また１回の演算に必要な演算時間は精度
を上げようとするに従い長くなる。また演算回数も比例
して増大するため高速高精度のA/D変換を行うことは不
可能である。
るが例えば10ビットなら10回くり返す必要がある。アナ
ログ加算をくり返すわけであるがアナログ加算の精度は
用いる演算増幅器の利得、帯域幅により大きく制限され
る。最初の加算結果の誤差は演算をくり返すことにより
どんどん大きくなるため最初の加算精度により分解能は
決ってしまう。また１回の演算に必要な演算時間は精度
を上げようとするに従い長くなる。また演算回数も比例
して増大するため高速高精度のA/D変換を行うことは不
可能である。
（発明の目的） 本発明は上記各種のA/D変換器の欠点を除去し、高速か
つ高精度のA/D変換器を比較的少ないハードウェア量で
実現する手段を提供するものである。
つ高精度のA/D変換器を比較的少ないハードウェア量で
実現する手段を提供するものである。
（発明の構成） 本発明は、信号入力端子を二個備えた並列型のA/D変換
器と、このA/D変換器の出力符号に対して最小分解能の
分だけ少ない第１の符号に相当する電圧を入力電圧から
減ずる手段と、この減じた電圧を前記A/D変換器の分解
能をＮビットとしたとき2N-1倍に増幅してこの増幅され
た電圧を前記A/D変換器のもう１つの入力端子に供給す
る手段と、前記第１符号に対して2N-1倍した符号と前記
増幅された電圧を前記A/D変換器に作用させて得られる
第２の符号とを加算する手段とを有することを特徴とす
るA/D変換器にある。
器と、このA/D変換器の出力符号に対して最小分解能の
分だけ少ない第１の符号に相当する電圧を入力電圧から
減ずる手段と、この減じた電圧を前記A/D変換器の分解
能をＮビットとしたとき2N-1倍に増幅してこの増幅され
た電圧を前記A/D変換器のもう１つの入力端子に供給す
る手段と、前記第１符号に対して2N-1倍した符号と前記
増幅された電圧を前記A/D変換器に作用させて得られる
第２の符号とを加算する手段とを有することを特徴とす
るA/D変換器にある。
（実施例） 次に本発明の実施例について５ビット精度のA/D変換器
の実現例を第３図を参照して説明する。
の実現例を第３図を参照して説明する。
本実施例では、信号入力端子101に接続されたスイッチS
101と演算増幅器の出力端104に接続されたスイッチS102
により切り換えられる２つの入力端子を持ち、A/D変換
を行う際の最大電圧を与えるリファレンス電圧VGNDを加
える端子102と最小電圧−VRを加える端子103とこの２つ
の端子の間に直列に接続された抵抗R1〜R9とこれらの抵
抗の接続点と入力電圧を比較する８個の比較器CP1〜CP8
により構成されるビット並列型A/D変換器と、このA/D変
換器を構成するコンパレータの状態および外部のタイミ
ングによりスイッチ点が前記入力電圧を加える端子101
および前記VGNDを与える端子102および前記−VRを与え
る端子103の３つのどれかに接続される接点をもつ８つ
のスイッチS111〜S118およびこれらスイッチの出力点と
演算増幅器A101の負入力点の間に接続された等しい容量
をもつ蓄電器C101〜C108および前記演算増幅器A101の入
力点および出力点の間に並列に接続された前記蓄電器C1
01〜108の１つに対し２倍の容量を持つC109とスイッチS
103により構成される前記A/D変換器の出力符号に対して
最小分解能の分だけ少ない第１の符号に相当する電圧を
入力電圧から減じてこの電圧を前記A/D変換器の分解能
３ビットに対し22すなわち４倍に増幅してこの増幅され
た電圧を前記A/D変換器への入力となる前記スイッチS10
2に与える手段と、前記A/D変換器の第１の符号に対して
2N-1倍した符号と前記演算増幅器の出力に対して再び前
記A/D変換器を動作させて得られる第２の符号とを加算
して出力する手段105により構成される。前記A/D変換器
の抵抗値R1〜R9においてR2からR8は等しい値とし、R1お
よびR9はR2からR8の1/2の抵抗値に選ばれる。
101と演算増幅器の出力端104に接続されたスイッチS102
により切り換えられる２つの入力端子を持ち、A/D変換
を行う際の最大電圧を与えるリファレンス電圧VGNDを加
える端子102と最小電圧−VRを加える端子103とこの２つ
の端子の間に直列に接続された抵抗R1〜R9とこれらの抵
抗の接続点と入力電圧を比較する８個の比較器CP1〜CP8
により構成されるビット並列型A/D変換器と、このA/D変
換器を構成するコンパレータの状態および外部のタイミ
ングによりスイッチ点が前記入力電圧を加える端子101
および前記VGNDを与える端子102および前記−VRを与え
る端子103の３つのどれかに接続される接点をもつ８つ
のスイッチS111〜S118およびこれらスイッチの出力点と
演算増幅器A101の負入力点の間に接続された等しい容量
をもつ蓄電器C101〜C108および前記演算増幅器A101の入
力点および出力点の間に並列に接続された前記蓄電器C1
01〜108の１つに対し２倍の容量を持つC109とスイッチS
103により構成される前記A/D変換器の出力符号に対して
最小分解能の分だけ少ない第１の符号に相当する電圧を
入力電圧から減じてこの電圧を前記A/D変換器の分解能
３ビットに対し22すなわち４倍に増幅してこの増幅され
た電圧を前記A/D変換器への入力となる前記スイッチS10
2に与える手段と、前記A/D変換器の第１の符号に対して
2N-1倍した符号と前記演算増幅器の出力に対して再び前
記A/D変換器を動作させて得られる第２の符号とを加算
して出力する手段105により構成される。前記A/D変換器
の抵抗値R1〜R9においてR2からR8は等しい値とし、R1お
よびR9はR2からR8の1/2の抵抗値に選ばれる。
次に本回路の動作を説明する。まずS101,S103はオン、S
111〜S118は信号入力端子と接続される。このときS102
はオフにする。ここで電圧比較器CP1〜CP8を動作させ
る。いま入力電圧Viを負とし、VGND＝０の場合、例えば にあったとする。もしコンパレータにオフセット電圧が
全くなければCP1〜CP5は論理１となり、CP6〜CP8は論理
零となるが、コンパレータに よりすこし少いすなわち本例の３ビットA/D変換器に よりすこし少いオフセットがあると、 ではCP5も論理零をとる場合がある。また ではCP6も論理１をとる場合が生ずる。従来の方式では
この２つの場合、正常な出力が得られない。いま前記の
条件式を満たす入力電圧で、CP1〜CP6が論理１であった
としよう。すなわち−10/16VRef＞Vi＞−11/16VRefであ
ったとする。すると並列型A/D変換器の出力は負の方向
にフルスケールをとると本来“110"となるべきものが
“110"となる。このとき加算を作う第１の符号としては
出力コードから１を減じたコード“101"を加算を行う手
段105に貯える。この変換はPLA,ROM論理回路等の手段と
フリップフロップにより容易に行える。前記の各コンパ
レータの結果は加算を行う手段105に送られると共S103
を開いてから各末尾の番号に一致するスイッチS112〜S1
18を駆動して論理１の場合にはVGNDに、論理零の場合−
VREFに、切り換える制御を行う。このときS111だけは常
にVGNDに切り変えられる。CP1〜CP6が論理零の場合S112
〜S116は−VRefに接続されS117,S118はVGNDに接続され
る。するとA101の出力電圧は電荷保存則を用いて計算で
き なる出力が得られる。すなわち本例の場合入力電圧は負
にとっているから第１の符号“101"に対応した だけ入力電圧より高い電圧を４倍した電圧が出力され
る。すなわち出力電圧は となる。したがってS101を開きS102を閉じて再びA/D変
換器に作用させて第２の符号３ビットを得、第１の符号
を４倍した２進符号“10100"と加え合わせることにより
５ビットのA/D変換が３ビット精度のA/D変換器を２回動
作させることで得られる。第２回目の入力電圧は０＞４
（Vin＋5/8VRef）＞−1/4VRefであるから第２回目の変
換による出力符号のMSBは必ず零となり、加算結果には
上位に対してキャリーが生ずることはなく、正しい変換
が行われる。第１の符号を４倍することは５ビットの加
算器の上位３ビットに加算入力を与えることにより達成
できる。
111〜S118は信号入力端子と接続される。このときS102
はオフにする。ここで電圧比較器CP1〜CP8を動作させ
る。いま入力電圧Viを負とし、VGND＝０の場合、例えば にあったとする。もしコンパレータにオフセット電圧が
全くなければCP1〜CP5は論理１となり、CP6〜CP8は論理
零となるが、コンパレータに よりすこし少いすなわち本例の３ビットA/D変換器に よりすこし少いオフセットがあると、 ではCP5も論理零をとる場合がある。また ではCP6も論理１をとる場合が生ずる。従来の方式では
この２つの場合、正常な出力が得られない。いま前記の
条件式を満たす入力電圧で、CP1〜CP6が論理１であった
としよう。すなわち−10/16VRef＞Vi＞−11/16VRefであ
ったとする。すると並列型A/D変換器の出力は負の方向
にフルスケールをとると本来“110"となるべきものが
“110"となる。このとき加算を作う第１の符号としては
出力コードから１を減じたコード“101"を加算を行う手
段105に貯える。この変換はPLA,ROM論理回路等の手段と
フリップフロップにより容易に行える。前記の各コンパ
レータの結果は加算を行う手段105に送られると共S103
を開いてから各末尾の番号に一致するスイッチS112〜S1
18を駆動して論理１の場合にはVGNDに、論理零の場合−
VREFに、切り換える制御を行う。このときS111だけは常
にVGNDに切り変えられる。CP1〜CP6が論理零の場合S112
〜S116は−VRefに接続されS117,S118はVGNDに接続され
る。するとA101の出力電圧は電荷保存則を用いて計算で
き なる出力が得られる。すなわち本例の場合入力電圧は負
にとっているから第１の符号“101"に対応した だけ入力電圧より高い電圧を４倍した電圧が出力され
る。すなわち出力電圧は となる。したがってS101を開きS102を閉じて再びA/D変
換器に作用させて第２の符号３ビットを得、第１の符号
を４倍した２進符号“10100"と加え合わせることにより
５ビットのA/D変換が３ビット精度のA/D変換器を２回動
作させることで得られる。第２回目の入力電圧は０＞４
（Vin＋5/8VRef）＞−1/4VRefであるから第２回目の変
換による出力符号のMSBは必ず零となり、加算結果には
上位に対してキャリーが生ずることはなく、正しい変換
が行われる。第１の符号を４倍することは５ビットの加
算器の上位３ビットに加算入力を与えることにより達成
できる。
（発明の効果） 本発明を用いれば、３ビット精度のA/D変換器に限ら
ず、一般にｎビット精度の並列型A/D変換器を用いて2n
−１ビット精度のA/D変換器が２回の変換のくり返しで
構成できる。
ず、一般にｎビット精度の並列型A/D変換器を用いて2n
−１ビット精度のA/D変換器が２回の変換のくり返しで
構成できる。
したがって通常精度を向上させることは困難であるが高
速である特徴を有する並列型A/D変換器を２倍近く精度
を向上させることができると共にくり返し回数も２回で
あるため、誤差の入り込む可能性も少なく高速正も保た
れる。
速である特徴を有する並列型A/D変換器を２倍近く精度
を向上させることができると共にくり返し回数も２回で
あるため、誤差の入り込む可能性も少なく高速正も保た
れる。
第１図は並列型A/D変換器を継続接続して分解能を向上
させる従来例のブロック図。AD1〜AD3は３ビット並列型
A/D変換器DA1〜DA3は３ビットD/A変換器A1,A2は演算増
幅器。第２図は同一比較回路をくり返し使用して分解能
を向上させる従来例の回路図。A21,A22は演算増幅器A23
は比較器。第３図は本発明で５ビット精度のA/D変換を
行う実施例の回路図。CP1〜CP8は比較器、A101は演算増
幅器、105は比較器の結果を２進符号化し、加算を行う
手段。
させる従来例のブロック図。AD1〜AD3は３ビット並列型
A/D変換器DA1〜DA3は３ビットD/A変換器A1,A2は演算増
幅器。第２図は同一比較回路をくり返し使用して分解能
を向上させる従来例の回路図。A21,A22は演算増幅器A23
は比較器。第３図は本発明で５ビット精度のA/D変換を
行う実施例の回路図。CP1〜CP8は比較器、A101は演算増
幅器、105は比較器の結果を２進符号化し、加算を行う
手段。
Claims (1)
- 【請求項１】信号入力端子を二個備えた並列型のA/D変
換器と、このA/D変換器の出力符号に対して最小分解能
の分だけ少ない第１の符号に相当する電圧を入力電圧か
ら減ずる手段と、この減じた電圧を前記A/D変換器の分
解能をＮビットとしたとき2N-1倍に増幅してこの増幅さ
れた電圧を前記A/D変換器のもう１つの入力端子に供給
する手段と、前記第１の符号に対して2N-1倍した符号と
前記増幅された電圧を前記A/D変換器に作用させて得ら
れる第２の符号とを加算する手段とを有することを特徴
とするA/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079504A JPH0683071B2 (ja) | 1984-04-20 | 1984-04-20 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079504A JPH0683071B2 (ja) | 1984-04-20 | 1984-04-20 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223328A JPS60223328A (ja) | 1985-11-07 |
| JPH0683071B2 true JPH0683071B2 (ja) | 1994-10-19 |
Family
ID=13691762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079504A Expired - Lifetime JPH0683071B2 (ja) | 1984-04-20 | 1984-04-20 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683071B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134025A (ja) * | 1988-11-14 | 1990-05-23 | Teac Corp | アナログ・デイジタル変換装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965767A (ja) * | 1972-10-27 | 1974-06-26 | ||
| FR2243558A1 (en) * | 1973-09-06 | 1975-04-04 | Cit Alcatel | Analogue-digital converter using operational amplifier - for pulse code modulation telephone signals |
| JPS5959053U (ja) * | 1982-10-12 | 1984-04-17 | 神田通信工業株式会社 | 携帯用受信機 |
-
1984
- 1984-04-20 JP JP59079504A patent/JPH0683071B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60223328A (ja) | 1985-11-07 |
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