JPH0683578A - 処理システム、及びデータスループット制御方法 - Google Patents
処理システム、及びデータスループット制御方法Info
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- JPH0683578A JPH0683578A JP5004891A JP489193A JPH0683578A JP H0683578 A JPH0683578 A JP H0683578A JP 5004891 A JP5004891 A JP 5004891A JP 489193 A JP489193 A JP 489193A JP H0683578 A JPH0683578 A JP H0683578A
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- buffer
- fifo
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Communication Control (AREA)
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Abstract
(57)【要約】
【目的】 ディジタル信号処理機能をシステムプロセッ
サから独立して実行させる。 【構成】 入力ＦＩＦＯバッファ２０４と、出力ＦＩＦ
Ｏバッファ２０６と、第１ＦＩＦＯバッファのデータ出
力と第２ＦＩＦＯバッファのデータ入力との間に接続さ
れたディジタル信号プロセッサ（ＤＳＰ）２０２と、デ
ィジタル信号プロセッサ２０２を制御するための制御回
路３０２と、を備える。制御回路３０２は制御信号ソー
スとの間でライン３０６によりデータを伝送及び受信
し、一旦使用可能にされると、制御信号ソースとの更な
る通信を必要とせずにＤＳＰ２０２の機能性を制御す
る。この非同期的動作によって、ディジタル信号処理機
能は、その最大速度でデータを処理することができる。
サから独立して実行させる。 【構成】 入力ＦＩＦＯバッファ２０４と、出力ＦＩＦ
Ｏバッファ２０６と、第１ＦＩＦＯバッファのデータ出
力と第２ＦＩＦＯバッファのデータ入力との間に接続さ
れたディジタル信号プロセッサ（ＤＳＰ）２０２と、デ
ィジタル信号プロセッサ２０２を制御するための制御回
路３０２と、を備える。制御回路３０２は制御信号ソー
スとの間でライン３０６によりデータを伝送及び受信
し、一旦使用可能にされると、制御信号ソースとの更な
る通信を必要とせずにＤＳＰ２０２の機能性を制御す
る。この非同期的動作によって、ディジタル信号処理機
能は、その最大速度でデータを処理することができる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、計算システ
ムを通るデータフローに関する。更に詳細には、本発明
は、システムプロセッサから独立してディジタル信号処
理機能を実行させるシステム（手段）に関する。
ムを通るデータフローに関する。更に詳細には、本発明
は、システムプロセッサから独立してディジタル信号処
理機能を実行させるシステム（手段）に関する。
【０００２】
【従来の技術】リアルタイム計算システムでは、システ
ム中及び種々のサブプロセッサ間を流れるデータフロー
を管理するために処理時間の一部が費やされる。この機
能に費やされる処理時間は、計算システムが連続的且つ
非同期的に到着する高速リアルタイムデータを有する場
合に重要となる。また、システムプロセッサがデータを
直接処理しなければならない場合には、データフローの
同期化及びスループット速度が妨害される。
ム中及び種々のサブプロセッサ間を流れるデータフロー
を管理するために処理時間の一部が費やされる。この機
能に費やされる処理時間は、計算システムが連続的且つ
非同期的に到着する高速リアルタイムデータを有する場
合に重要となる。また、システムプロセッサがデータを
直接処理しなければならない場合には、データフローの
同期化及びスループット速度が妨害される。
【０００３】これらの計算システムが処理パスに分散及
び分離される処理パワーを有する場合、性能はデータパ
スの最も遅い部分によって制限される。ある構成要素又
はサブシステムの高い性能は、他の要素の低い性能によ
って失われる。これらの場合には、計算結果がサブプロ
セッサ間で独立しているときよりも相互に依存している
ときに、スループットは低下する。
び分離される処理パワーを有する場合、性能はデータパ
スの最も遅い部分によって制限される。ある構成要素又
はサブシステムの高い性能は、他の要素の低い性能によ
って失われる。これらの場合には、計算結果がサブプロ
セッサ間で独立しているときよりも相互に依存している
ときに、スループットは低下する。
【０００４】これらの性能問題は、サブシステム機能が
ハードウェアで実行される場合により深刻になる。これ
らのハードウェアベースの機能は、システムプロセッサ
よりもかなり高速にデータを処理する。その結果、サブ
プロセッサの要求を満足させるようデータスループット
を管理するために、より大きな要求がシステムプロセッ
サに課せられることになる。
ハードウェアで実行される場合により深刻になる。これ
らのハードウェアベースの機能は、システムプロセッサ
よりもかなり高速にデータを処理する。その結果、サブ
プロセッサの要求を満足させるようデータスループット
を管理するために、より大きな要求がシステムプロセッ
サに課せられることになる。
【０００５】連続的且つ非同期的に到着する高速リアル
タイムデータを有する計算システムは、入力されるデー
タと同期化するための種々の技法を実行している。例え
ば、データが得られるときだけ応答するために割込み又
は同様の方式が通常使用される。割込みの利用は、オフ
ェンディング（offending ）事象の表示、及び割込みが
サービスされた後に実行されるべき命令を含む、プロセ
ッサの満杯状態をセーブするために追加のハードウェア
を必要とする。これは、データフローを管理するために
処理時間の大部分を使用し、非効率的になり易い。
タイムデータを有する計算システムは、入力されるデー
タと同期化するための種々の技法を実行している。例え
ば、データが得られるときだけ応答するために割込み又
は同様の方式が通常使用される。割込みの利用は、オフ
ェンディング（offending ）事象の表示、及び割込みが
サービスされた後に実行されるべき命令を含む、プロセ
ッサの満杯状態をセーブするために追加のハードウェア
を必要とする。これは、データフローを管理するために
処理時間の大部分を使用し、非効率的になり易い。
【０００６】非同期的なデータフローを処理するための
もう１つの一般的な解決法は、データ入力又は出力をプ
ロセッサへ同期させるために先入れ先出し（ＦＩＦＯ）
バッファを使用することである。ＦＩＦＯは一時的な記
憶領域として機能し、プロセッサの受信準備ができるま
で入力データを保持し、受信装置の受信準備ができるま
で処理された出力データを保持する。ＦＩＦＯバッファ
を使用するだけでは、システムプロセッサは他のサブシ
ステムとディジタル信号プロセッサとの間のデータ転送
を制御しなければならないので、信号プロセッサの性能
及び速度は、依然としてシステム依存性を有する。
もう１つの一般的な解決法は、データ入力又は出力をプ
ロセッサへ同期させるために先入れ先出し（ＦＩＦＯ）
バッファを使用することである。ＦＩＦＯは一時的な記
憶領域として機能し、プロセッサの受信準備ができるま
で入力データを保持し、受信装置の受信準備ができるま
で処理された出力データを保持する。ＦＩＦＯバッファ
を使用するだけでは、システムプロセッサは他のサブシ
ステムとディジタル信号プロセッサとの間のデータ転送
を制御しなければならないので、信号プロセッサの性能
及び速度は、依然としてシステム依存性を有する。
【０００７】従って、システム環境に依存することなく
サブ処理機能を実行可能にし、システムプロセッサがサ
ブシステムへの又はサブシステムからのデータフローを
制御する機能を実行しなくてもよいシステム体系が必要
とされる。
サブ処理機能を実行可能にし、システムプロセッサがサ
ブシステムへの又はサブシステムからのデータフローを
制御する機能を実行しなくてもよいシステム体系が必要
とされる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、ディ
ジタル信号処理機能をそのシステムプロセッサ環境から
独立して実行可能にし、多数の処理機能を有するシステ
ムに典型的なデータスループット問題をシステムから除
去することである。
ジタル信号処理機能をそのシステムプロセッサ環境から
独立して実行可能にし、多数の処理機能を有するシステ
ムに典型的なデータスループット問題をシステムから除
去することである。
【０００９】
【課題を解決するための手段】本発明は、データスルー
プット構成に関し、特に、ディジタル信号処理機能をシ
ステムプロセッサとは独立して実行させる手段に関す
る。
プット構成に関し、特に、ディジタル信号処理機能をシ
ステムプロセッサとは独立して実行させる手段に関す
る。
【００１０】データスループット構成には、それぞれが
データ入力及びデータ出力を有する２つの先入れ先出し
（ＦＩＦＯ）バッファと、第１のＦＩＦＯバッファのデ
ータ出力と、第２のＦＩＦＯバッファのデータ入力との
間に接続されたディジタル信号処理手段と、第１及び第
２のＦＩＦＯバッファ内のデータの有無の関数としてデ
ィジタル信号処理手段を制御するための制御手段と、が
含まれる。
データ入力及びデータ出力を有する２つの先入れ先出し
（ＦＩＦＯ）バッファと、第１のＦＩＦＯバッファのデ
ータ出力と、第２のＦＩＦＯバッファのデータ入力との
間に接続されたディジタル信号処理手段と、第１及び第
２のＦＩＦＯバッファ内のデータの有無の関数としてデ
ィジタル信号処理手段を制御するための制御手段と、が
含まれる。
【００１１】２つのＦＩＦＯバッファはいずれも、バッ
ファと称される記憶領域と、ＦＩＦＯバッファが満杯状
態であることを表示するためのバッファフルインジケー
タ出力と、ＦＩＦＯバッファがデータ入力において入力
データを受信できるようにするためのバッファ書込入力
と、ＦＩＦＯバッファが空状態であることを表示するた
めのバッファエンプティインジケータ出力と、ＦＩＦＯ
バッファがデータ出力においてデータを出力できるよう
にするためのバッファ読取入力と、から構成される。
ファと称される記憶領域と、ＦＩＦＯバッファが満杯状
態であることを表示するためのバッファフルインジケー
タ出力と、ＦＩＦＯバッファがデータ入力において入力
データを受信できるようにするためのバッファ書込入力
と、ＦＩＦＯバッファが空状態であることを表示するた
めのバッファエンプティインジケータ出力と、ＦＩＦＯ
バッファがデータ出力においてデータを出力できるよう
にするためのバッファ読取入力と、から構成される。
【００１２】制御手段は、第１のＦＩＦＯバッファのバ
ッファエンプティインジケータ出力へ結合された入力
と、第２のＦＩＦＯバッファのバッファフルインジケー
タ出力へ結合された入力と、を備えている。また制御手
段には、第１のＦＩＦＯバッファのバッファ読取入力へ
結合された出力と、第２のＦＩＦＯバッファのバッファ
書込入力へ結合された出力と、が備えられる。制御手段
は、第１のＦＩＦＯバッファからディジタル信号プロセ
ッサへのデータの出力と、ディジタル信号プロセッサか
ら第２のＦＩＦＯバッファへのデータの出力と、を制御
信号ソースから受信した制御信号の関数として制御す
る。
ッファエンプティインジケータ出力へ結合された入力
と、第２のＦＩＦＯバッファのバッファフルインジケー
タ出力へ結合された入力と、を備えている。また制御手
段には、第１のＦＩＦＯバッファのバッファ読取入力へ
結合された出力と、第２のＦＩＦＯバッファのバッファ
書込入力へ結合された出力と、が備えられる。制御手段
は、第１のＦＩＦＯバッファからディジタル信号プロセ
ッサへのデータの出力と、ディジタル信号プロセッサか
ら第２のＦＩＦＯバッファへのデータの出力と、を制御
信号ソースから受信した制御信号の関数として制御す
る。
【００１３】ディジタル信号プロセッサは、第１のＦＩ
ＦＯバッファのデータ出力へ結合されたデータ入力と、
第２のＦＩＦＯバッファのデータ入力へ結合されたデー
タ出力と、から構成される。またディジタル信号プロセ
ッサは、制御信号を受信するために制御手段の出力へ結
合された制御信号入力を有する。ディジタル信号プロセ
ッサは、制御手段から受信された制御信号の関数とし
て、第１のＦＩＦＯバッファからのデータ出力を処理す
る。
ＦＯバッファのデータ出力へ結合されたデータ入力と、
第２のＦＩＦＯバッファのデータ入力へ結合されたデー
タ出力と、から構成される。またディジタル信号プロセ
ッサは、制御信号を受信するために制御手段の出力へ結
合された制御信号入力を有する。ディジタル信号プロセ
ッサは、制御手段から受信された制御信号の関数とし
て、第１のＦＩＦＯバッファからのデータ出力を処理す
る。
【００１４】システムを介するデータの転送は、制御手
段の制御の下、制御信号ソースから受信される制御信号
の関数として達成される。データスループットはシステ
ム環境と非同期的且つ独立的に実行され、第１のＦＩＦ
Ｏバッファのデータ入力でデータを受信するステップ
と、そのデータをディジタル信号プロセッサへ転送する
ステップと、データを処理するステップと、処理された
データを第２のＦＩＦＯバッファへ転送し、データ受信
装置のデータ受取準備ができている場合に出力させるス
テップと、を含む。
段の制御の下、制御信号ソースから受信される制御信号
の関数として達成される。データスループットはシステ
ム環境と非同期的且つ独立的に実行され、第１のＦＩＦ
Ｏバッファのデータ入力でデータを受信するステップ
と、そのデータをディジタル信号プロセッサへ転送する
ステップと、データを処理するステップと、処理された
データを第２のＦＩＦＯバッファへ転送し、データ受信
装置のデータ受取準備ができている場合に出力させるス
テップと、を含む。
【００１５】
【作用】本発明の利点は、データフローを管理するため
のシステムプロセッサの応答性を低下させることであ
る。これは、実質的に、他の機能のために利用可能な処
理時間の量を増大させる。
のシステムプロセッサの応答性を低下させることであ
る。これは、実質的に、他の機能のために利用可能な処
理時間の量を増大させる。
【００１６】更に本発明の利点は、入力データ転送、信
号処理、及び出力データ転送間の潜在的な同期化問題を
軽減することである。
号処理、及び出力データ転送間の潜在的な同期化問題を
軽減することである。
【００１７】
【実施例】本発明の好ましい実施例について図面を参照
して以下に説明する。同じ参照番号は同様の要素を示す
ものである。
して以下に説明する。同じ参照番号は同様の要素を示す
ものである。
【００１８】本発明では、ディジタル信号処理機能をシ
ステムプロセッサと非同期的且つ独立的に動作可能にす
るアーキテクチャが示されている。これによって、ディ
ジタル信号処理機能は、組込み変換関数を有するハード
ウェアＦＩＦＯのように見える。
ステムプロセッサと非同期的且つ独立的に動作可能にす
るアーキテクチャが示されている。これによって、ディ
ジタル信号処理機能は、組込み変換関数を有するハード
ウェアＦＩＦＯのように見える。
【００１９】先入れ先出し（ＦＩＦＯ）バッファを図１
に示す。データ送信装置１０４は、データ受信装置１０
６へ送信可能なデータを有する場合、データ入力ライン
１１２でデータを供給し、ライン１１０でバッファ書込
信号を起動させることによって、ＦＩＦＯ１０２にデー
タを配置する。ＦＩＦＯ１０２はデータを受信して記憶
する。データがＦＩＦＯ１０２から出力可能である場
合、データ受信装置１０６は、ライン１１４にバッファ
エンプティ信号が無いことによって通知される。ＦＩＦ
Ｏバッファが空でないときには常に、データ受信装置
は、ライン１１６でバッファ読取信号を起動させること
によって、ＦＩＦＯバッファ１０２からデータを転送さ
せることができる。データ送信装置１０４がデータを出
力する速度以上の速度でデータ受信装置１０６がデータ
を除去できないと、ＦＩＦＯバッファ１０２は満杯にな
るまでデータで満たされ続ける。満杯になると、データ
送信装置１０４にはライン１０８でバッファフル信号が
供給される。ＦＩＦＯバッファのアーキテクチャはここ
に示されたものに制限されない。他の構成には、ＦＩＦ
Ｏバッファが５０％満杯であるときをデータ受信装置１
０６へ示すハーフフル信号等の制御信号が含まれる。
に示す。データ送信装置１０４は、データ受信装置１０
６へ送信可能なデータを有する場合、データ入力ライン
１１２でデータを供給し、ライン１１０でバッファ書込
信号を起動させることによって、ＦＩＦＯ１０２にデー
タを配置する。ＦＩＦＯ１０２はデータを受信して記憶
する。データがＦＩＦＯ１０２から出力可能である場
合、データ受信装置１０６は、ライン１１４にバッファ
エンプティ信号が無いことによって通知される。ＦＩＦ
Ｏバッファが空でないときには常に、データ受信装置
は、ライン１１６でバッファ読取信号を起動させること
によって、ＦＩＦＯバッファ１０２からデータを転送さ
せることができる。データ送信装置１０４がデータを出
力する速度以上の速度でデータ受信装置１０６がデータ
を除去できないと、ＦＩＦＯバッファ１０２は満杯にな
るまでデータで満たされ続ける。満杯になると、データ
送信装置１０４にはライン１０８でバッファフル信号が
供給される。ＦＩＦＯバッファのアーキテクチャはここ
に示されたものに制限されない。他の構成には、ＦＩＦ
Ｏバッファが５０％満杯であるときをデータ受信装置１
０６へ示すハーフフル信号等の制御信号が含まれる。
【００２０】図２は、データスループットを処理するた
めにＦＩＦＯバッファを利用するディジタル信号プロセ
ッサ（ＤＳＰ）を示す。ディジタル信号プロセッサ２０
２は、データ送信装置２２８から入力ＦＩＦＯバッファ
２０４を通ってデータを受信する。次に、ディジタル信
号プロセッサ２０２は、データを処理し、修正された形
のデータを出力ＦＩＦＯバッファ２０６を通ってデータ
受信装置２３０へ出力する。入力ＦＩＦＯバッファ２０
４及び出力ＦＩＦＯバッファ２０６は、上述のように、
ＤＳＰ２０２と他のサブシステムとの間のデータフロー
を同期させる働きをする。
めにＦＩＦＯバッファを利用するディジタル信号プロセ
ッサ（ＤＳＰ）を示す。ディジタル信号プロセッサ２０
２は、データ送信装置２２８から入力ＦＩＦＯバッファ
２０４を通ってデータを受信する。次に、ディジタル信
号プロセッサ２０２は、データを処理し、修正された形
のデータを出力ＦＩＦＯバッファ２０６を通ってデータ
受信装置２３０へ出力する。入力ＦＩＦＯバッファ２０
４及び出力ＦＩＦＯバッファ２０６は、上述のように、
ＤＳＰ２０２と他のサブシステムとの間のデータフロー
を同期させる働きをする。
【００２１】本発明のブロック図を図３に示す。制御回
路３０２は、ディジタル信号プロセッサ（ＤＳＰ）２０
２と共に、入力ＦＩＦＯバッファ２０４と出力ＦＩＦＯ
バッファ２０６との間に配置される。
路３０２は、ディジタル信号プロセッサ（ＤＳＰ）２０
２と共に、入力ＦＩＦＯバッファ２０４と出力ＦＩＦＯ
バッファ２０６との間に配置される。
【００２２】制御回路３０２は、入力ＦＩＦＯバッファ
２０４へ結合された入力３０１及び出力３０３を有す
る。入力３０１は、ライン２２２によってＦＩＦＯバッ
ファ２０４のバッファエンプティ出力へ結合されてい
る。入力３０１は入力ＦＩＦＯバッファ２０４からバッ
ファエンプティ信号を受信する。出力３０３は、ライン
２２０によってＦＩＦＯバッファ２０４のバッファ読取
入力へ結合されている。出力３０３によって、ＦＩＦＯ
バッファ２０４はデータライン３０８でデータをＤＳＰ
２０２へ出力できるようになる。
２０４へ結合された入力３０１及び出力３０３を有す
る。入力３０１は、ライン２２２によってＦＩＦＯバッ
ファ２０４のバッファエンプティ出力へ結合されてい
る。入力３０１は入力ＦＩＦＯバッファ２０４からバッ
ファエンプティ信号を受信する。出力３０３は、ライン
２２０によってＦＩＦＯバッファ２０４のバッファ読取
入力へ結合されている。出力３０３によって、ＦＩＦＯ
バッファ２０４はデータライン３０８でデータをＤＳＰ
２０２へ出力できるようになる。
【００２３】制御回路３０２は、出力ＦＩＦＯバッファ
２０６へ結合された入力３０５及び出力３０７も有す
る。入力３０５は、ライン２２６によってＦＩＦＯバッ
ファ２０６のバッファフル出力へ結合されている。入力
３０５はＦＩＦＯバッファ２０６からバッファフル信号
を受信する。制御回路出力３０７は、ライン２２４によ
ってＦＩＦＯバッファ２０６の書込入力へ結合されてい
る。出力３０７によって、ＦＩＦＯバッファ２０６はデ
ータライン３１０でデータをＤＳＰ２０２から受信でき
るようになる。
２０６へ結合された入力３０５及び出力３０７も有す
る。入力３０５は、ライン２２６によってＦＩＦＯバッ
ファ２０６のバッファフル出力へ結合されている。入力
３０５はＦＩＦＯバッファ２０６からバッファフル信号
を受信する。制御回路出力３０７は、ライン２２４によ
ってＦＩＦＯバッファ２０６の書込入力へ結合されてい
る。出力３０７によって、ＦＩＦＯバッファ２０６はデ
ータライン３１０でデータをＤＳＰ２０２から受信でき
るようになる。
【００２４】また、制御回路３０２は、ライン３１２に
よってＤＳＰ２０２へ、またライン３０６によって制御
信号のソースへ結合されている。
よってＤＳＰ２０２へ、またライン３０６によって制御
信号のソースへ結合されている。
【００２５】データは、ライン１１２でデータ送信装置
からＦＩＦＯバッファ２０４へ入力される。データ送信
装置は、ライン１１０でバッファ書込信号を送信するこ
とによって、ＦＩＦＯバッファ２０４がデータを受信で
きるようにする。次に、ＦＩＦＯバッファ２０４はデー
タをデータライン１１２で受信し、ライン２２２のバッ
ファエンプティ信号を除去することによって、データを
有していることを制御回路３０２へ通知する。制御回路
３０２は、制御信号ソースから受信された制御信号及び
ＤＳＰ２０２の状態の関数として、データがデータライ
ン３０８でＤＳＰ２０２へ送信されるべきかどうかを判
断する。ＤＳＰがータ受信の準備ができている場合、制
御回路３０２はライン２２０でバッファ読取信号を送信
することによって、ＦＩＦＯバッファ２０４を使用可能
にする。ＦＩＦＯバッファ２０４は、データで完全に充
満されている場合には、ライン１０８でバッファフル信
号を送信することによって、データ送信装置へ通知す
る。
からＦＩＦＯバッファ２０４へ入力される。データ送信
装置は、ライン１１０でバッファ書込信号を送信するこ
とによって、ＦＩＦＯバッファ２０４がデータを受信で
きるようにする。次に、ＦＩＦＯバッファ２０４はデー
タをデータライン１１２で受信し、ライン２２２のバッ
ファエンプティ信号を除去することによって、データを
有していることを制御回路３０２へ通知する。制御回路
３０２は、制御信号ソースから受信された制御信号及び
ＤＳＰ２０２の状態の関数として、データがデータライ
ン３０８でＤＳＰ２０２へ送信されるべきかどうかを判
断する。ＤＳＰがータ受信の準備ができている場合、制
御回路３０２はライン２２０でバッファ読取信号を送信
することによって、ＦＩＦＯバッファ２０４を使用可能
にする。ＦＩＦＯバッファ２０４は、データで完全に充
満されている場合には、ライン１０８でバッファフル信
号を送信することによって、データ送信装置へ通知す
る。
【００２６】制御回路３０２は、ライン２２２でＦＩＦ
Ｏ２０４から受信されたバッファエンプティ信号と、ラ
イン３０６で制御信号ソースから受信された制御信号と
の関数として、ＦＩＦＯバッファ２０４からＤＳＰ２０
２へのデータの出力を制御する。次に、制御回路３０２
は、制御及び状態情報をライン３１２で伝送及び受信す
ることによって、ＤＳＰ２０２によるデータの処理を制
御する。さらに、制御回路３０２は、ライン２２６でＦ
ＩＦＯ２０６から受信されたバッファフル信号と、ライ
ン３０６で制御信号ソースから受信された制御信号との
関数として、ＤＳＰ２０２から出力ＦＩＦＯバッファ２
０６へのデータの出力を制御する。
Ｏ２０４から受信されたバッファエンプティ信号と、ラ
イン３０６で制御信号ソースから受信された制御信号と
の関数として、ＦＩＦＯバッファ２０４からＤＳＰ２０
２へのデータの出力を制御する。次に、制御回路３０２
は、制御及び状態情報をライン３１２で伝送及び受信す
ることによって、ＤＳＰ２０２によるデータの処理を制
御する。さらに、制御回路３０２は、ライン２２６でＦ
ＩＦＯ２０６から受信されたバッファフル信号と、ライ
ン３０６で制御信号ソースから受信された制御信号との
関数として、ＤＳＰ２０２から出力ＦＩＦＯバッファ２
０６へのデータの出力を制御する。
【００２７】ＤＳＰ２０２がＦＩＦＯ２０６へのデータ
を処理すると、制御回路３０２は、ライン２２４でバッ
ファ書込信号を送信することによって、ＦＩＦＯ２０６
がデータを受信できるようにする。次にＦＩＦＯバッフ
ァ２０６は、処理されたデータを受信して記憶する。出
力ＦＩＦＯバッファ２０６は、ライン１１４のバッファ
エンプティ信号を除去することによって、データの受信
装置へデータが利用可能であることを通知する。データ
の受信装置は、処理されたデータを受信する準備ができ
ている場合、ライン１１６でバッファ読取信号を送信す
ることによって、出力ＦＩＦＯバッファ２０６を使用可
能にする。次に、ＦＩＦＯバッファ２０６は、処理され
たデータをデータライン１１８で出力する。出力ＦＩＦ
Ｏバッファ２０６がデータで完全に充満されている場合
には、ライン２２６でバッファフル信号を送信すること
によって、制御回路３０２へ通知する。
を処理すると、制御回路３０２は、ライン２２４でバッ
ファ書込信号を送信することによって、ＦＩＦＯ２０６
がデータを受信できるようにする。次にＦＩＦＯバッフ
ァ２０６は、処理されたデータを受信して記憶する。出
力ＦＩＦＯバッファ２０６は、ライン１１４のバッファ
エンプティ信号を除去することによって、データの受信
装置へデータが利用可能であることを通知する。データ
の受信装置は、処理されたデータを受信する準備ができ
ている場合、ライン１１６でバッファ読取信号を送信す
ることによって、出力ＦＩＦＯバッファ２０６を使用可
能にする。次に、ＦＩＦＯバッファ２０６は、処理され
たデータをデータライン１１８で出力する。出力ＦＩＦ
Ｏバッファ２０６がデータで完全に充満されている場合
には、ライン２２６でバッファフル信号を送信すること
によって、制御回路３０２へ通知する。
【００２８】制御回路３０２は、制御信号ソースとの間
で、ライン３０６でデータを伝送及び受信する。制御回
路３０２が必要とする最小限のただ１つの制御機能は、
システムがリセットされるときを示す制御信号である。
しかしながら、より典型的には、制御回路３０２への制
御信号には、初期化信号及び使用可能信号も含まれる。
で、ライン３０６でデータを伝送及び受信する。制御回
路３０２が必要とする最小限のただ１つの制御機能は、
システムがリセットされるときを示す制御信号である。
しかしながら、より典型的には、制御回路３０２への制
御信号には、初期化信号及び使用可能信号も含まれる。
【００２９】制御回路３０２は、一旦使用可能にされる
と、制御信号ソースとの更なる通信を必要とせずにＤＳ
Ｐ２０２の機能性を制御する。
と、制御信号ソースとの更なる通信を必要とせずにＤＳ
Ｐ２０２の機能性を制御する。
【００３０】この非同期的動作によって、ディジタル信
号処理機能は、ＦＩＦＯバッファ２０４に残っているデ
ータが無くなるか、又は出力ＦＩＦＯバッファ２０６に
処理されたデータを記憶するスペースが無くなるまで、
その最大速度でデータを処理できる。
号処理機能は、ＦＩＦＯバッファ２０４に残っているデ
ータが無くなるか、又は出力ＦＩＦＯバッファ２０６に
処理されたデータを記憶するスペースが無くなるまで、
その最大速度でデータを処理できる。
【００３１】制御回路３０２は、データスループットを
管理するのに必要な任意の形を取り得る。好ましい実施
例では、制御回路３０２は有限状態機械の形を有する。
しかしながら、当業者には理解されるように、本発明の
精神と範囲から逸脱することなく制御手段は任意の形を
有することができる。
管理するのに必要な任意の形を取り得る。好ましい実施
例では、制御回路３０２は有限状態機械の形を有する。
しかしながら、当業者には理解されるように、本発明の
精神と範囲から逸脱することなく制御手段は任意の形を
有することができる。
【００３２】システム環境には見えない本発明の要素
は、点線３０４で囲まれた領域に含まれる。これには、
ＤＳＰ２０２、制御回路３０２、入力ＦＩＦＯバッファ
２０４の出力側、及び出力ＦＩＦＯバッファ２０６の入
力側が含まれる。これらの要素は、システム環境からの
直接アクセスが無いという点で、システム環境には見え
ない。従って、これらの機能は、図４に示されるよう
に、組込みディジタル信号プロセッサを有する単一のＦ
ＩＦＯバッファのように見える。ＦＩＦＯバッファ４０
２はデータ送信装置１０４とインタフェースをとる。こ
のインタフェースには、データ入力ライン１１２、バッ
ファフルライン１０８及びバッファ書込制御ライン１１
０が含まれる。ＦＩＦＯバッファ４０２は、データ受信
装置１０６とインタフェースをとる。これには、データ
出力ライン１１８、バッファエンプティライン１１４及
びバッファ書込制御ライン１１６が含まれる。これは、
図３に示されるインタフェースと機能的及び外観上同一
である。システムの観点から、信号処理機能は単一のＦ
ＩＦＯ機能へ圧縮される。
は、点線３０４で囲まれた領域に含まれる。これには、
ＤＳＰ２０２、制御回路３０２、入力ＦＩＦＯバッファ
２０４の出力側、及び出力ＦＩＦＯバッファ２０６の入
力側が含まれる。これらの要素は、システム環境からの
直接アクセスが無いという点で、システム環境には見え
ない。従って、これらの機能は、図４に示されるよう
に、組込みディジタル信号プロセッサを有する単一のＦ
ＩＦＯバッファのように見える。ＦＩＦＯバッファ４０
２はデータ送信装置１０４とインタフェースをとる。こ
のインタフェースには、データ入力ライン１１２、バッ
ファフルライン１０８及びバッファ書込制御ライン１１
０が含まれる。ＦＩＦＯバッファ４０２は、データ受信
装置１０６とインタフェースをとる。これには、データ
出力ライン１１８、バッファエンプティライン１１４及
びバッファ書込制御ライン１１６が含まれる。これは、
図３に示されるインタフェースと機能的及び外観上同一
である。システムの観点から、信号処理機能は単一のＦ
ＩＦＯ機能へ圧縮される。
【００３３】当業者には理解されるように、ディジタル
信号処理手段は、本発明の精神と範囲から逸脱すること
なく種々の形をとることができる。リアルタイムデータ
の連続ストリームを管理する共通の問題を有する多くの
アプリケーションは、本発明から利益を得ることができ
る。これらのアプリケーションの例としては、音響及び
ビデオ信号処理、データ圧縮、データエンコーディング
及びデコーディング、データ変換又は置換え、並びに計
測及び感知信号処理等がある。
信号処理手段は、本発明の精神と範囲から逸脱すること
なく種々の形をとることができる。リアルタイムデータ
の連続ストリームを管理する共通の問題を有する多くの
アプリケーションは、本発明から利益を得ることができ
る。これらのアプリケーションの例としては、音響及び
ビデオ信号処理、データ圧縮、データエンコーディング
及びデコーディング、データ変換又は置換え、並びに計
測及び感知信号処理等がある。
【００３４】本発明の一例として、暗号システムでの利
用を図５に示す。暗号安全保護プロセッサは、ホストプ
ロセッサのために暗号機能を実行するコプロセッサであ
る。暗号コプロセッサ５０２は、機能上、プロセッサセ
クション５０４及び暗号化セクション５０６の２つのセ
クションに分かれている。これらの２つのセクション
は、物理的に安全な単一パッケージに結合されている。
用を図５に示す。暗号安全保護プロセッサは、ホストプ
ロセッサのために暗号機能を実行するコプロセッサであ
る。暗号コプロセッサ５０２は、機能上、プロセッサセ
クション５０４及び暗号化セクション５０６の２つのセ
クションに分かれている。これらの２つのセクション
は、物理的に安全な単一パッケージに結合されている。
【００３５】プロセッサセクション５０４には、システ
ムプロセッサ、メモリ及び他の関連構成要素が含まれ
る。ここでの議論では、プロセッサ５０８及びローカル
バス５１０だけが関連している。プロセッサ５０８は、
暗号化セクション５０６への又はそこからのデータ転送
を含むシステム環境を制御するインテル３８６ＳＸマイ
クロプロセッサである。暗号化セクション５０６には、
バスインタフェース構成要素５１４、ルーティング回路
５１６、及び暗号機構５１２が含まれる。暗号コプロセ
ッサ５０２は、第１バス５１８及び第２バス５２０を介
して、その環境とインタフェースをとる。図５におい
て、暗号コプロセッサ５０２とインタフェースをとる構
成要素は、第２システム５２６、第２記憶位置５２４、
及び残余システム５２２である。残余システム５２２
は、暗号コプロセッサ５０２が存在するより大きいシス
テム環境を説明する。
ムプロセッサ、メモリ及び他の関連構成要素が含まれ
る。ここでの議論では、プロセッサ５０８及びローカル
バス５１０だけが関連している。プロセッサ５０８は、
暗号化セクション５０６への又はそこからのデータ転送
を含むシステム環境を制御するインテル３８６ＳＸマイ
クロプロセッサである。暗号化セクション５０６には、
バスインタフェース構成要素５１４、ルーティング回路
５１６、及び暗号機構５１２が含まれる。暗号コプロセ
ッサ５０２は、第１バス５１８及び第２バス５２０を介
して、その環境とインタフェースをとる。図５におい
て、暗号コプロセッサ５０２とインタフェースをとる構
成要素は、第２システム５２６、第２記憶位置５２４、
及び残余システム５２２である。残余システム５２２
は、暗号コプロセッサ５０２が存在するより大きいシス
テム環境を説明する。
【００３６】ルーティング回路５１６は、暗号機構５１
２がインタフェースをとっている３つのバス（５１０、
５１８又は５２０）のいずれかでデータを受信又は伝送
可能にするために使用され、任意のバスはデータ送信装
置及びデータ着信装置として機能する。例えば、データ
は、第１バス５１８から第２バス５２０へ、第１バス５
１８からそれ自身へ、暗号ローカルバス５１０から第１
バス５１８へ等、暗号化又は解読が可能である。ルーテ
ィング回路５１６はデータパス５２８を介して相互に接
続されており、暗号機構５１２によって処理されずにデ
ータがシステムを通過できるようにする。
２がインタフェースをとっている３つのバス（５１０、
５１８又は５２０）のいずれかでデータを受信又は伝送
可能にするために使用され、任意のバスはデータ送信装
置及びデータ着信装置として機能する。例えば、データ
は、第１バス５１８から第２バス５２０へ、第１バス５
１８からそれ自身へ、暗号ローカルバス５１０から第１
バス５１８へ等、暗号化又は解読が可能である。ルーテ
ィング回路５１６はデータパス５２８を介して相互に接
続されており、暗号機構５１２によって処理されずにデ
ータがシステムを通過できるようにする。
【００３７】バスインタフェース５１４は、暗号コプロ
セッサが第１バス５１８及び第２バス５２０とインタフ
ェースをとる通信ポートである。
セッサが第１バス５１８及び第２バス５２０とインタフ
ェースをとる通信ポートである。
【００３８】暗号機構５１２は本発明の好ましい実施例
を利用する。図６は暗号機構５１２のブロック図であ
る。暗号機構５１２には、データ暗号化システム（ＤＥ
Ｓ）モジュール６０２、入力ＦＩＦＯ６０４、出力ＦＩ
ＦＯ６０６、及び有限状態機械６０８が含まれる。ＤＥ
Ｓモジュール６０２は、暗号コプロセッサ５０２のデー
タ暗号化／解読処理機能を実行する。入力ＦＩＦＯ６０
４及び出力ＦＩＦＯ６０６は、図３のＦＩＦＯ２０４及
びＦＩＦＯ２０６と同じ機能を実行する。有限状態機械
６０８は暗号機構５１２に対する制御機能を実行し、図
３の制御回路３０２と同じ機能を実行する。
を利用する。図６は暗号機構５１２のブロック図であ
る。暗号機構５１２には、データ暗号化システム（ＤＥ
Ｓ）モジュール６０２、入力ＦＩＦＯ６０４、出力ＦＩ
ＦＯ６０６、及び有限状態機械６０８が含まれる。ＤＥ
Ｓモジュール６０２は、暗号コプロセッサ５０２のデー
タ暗号化／解読処理機能を実行する。入力ＦＩＦＯ６０
４及び出力ＦＩＦＯ６０６は、図３のＦＩＦＯ２０４及
びＦＩＦＯ２０６と同じ機能を実行する。有限状態機械
６０８は暗号機構５１２に対する制御機能を実行し、図
３の制御回路３０２と同じ機能を実行する。
【００３９】動作中、プロセッサ５０８は、３つのバス
のうちのどれがソースで、どれが暗号機構５１２の宛先
であるかを決定する。プロセッサ５０８は、この決定を
一旦行うと、有限状態機械６０８をこの情報で初期化
し、有限状態機械６０８の準備できている場合に、有限
状態機械６０８をローカルバス５１０を介して使用可能
にする。この時点で、暗号法は、処理が完了するまで初
期化命令に従って実行される。この構成によって、暗号
セクション５０６は、プロセッサ５０８から独立して、
データが利用可能であるときにはいつでも最大速度でそ
の処理及び通信機能を実行できる。その結果、暗号機構
５１２は組込み暗号機能を有するＦＩＦＯのように見え
る。この機能は非同期的且つ独立的に実行され、プロセ
ッサ５０８からの初期化命令及び使用可能コマンドのみ
を必要とする。これによって、暗号機構５１２からのデ
ータフローを管理する負担が除去され、プロセッサ５０
８は、より多くの処理時間を他の機能に費やすことがで
きる。
のうちのどれがソースで、どれが暗号機構５１２の宛先
であるかを決定する。プロセッサ５０８は、この決定を
一旦行うと、有限状態機械６０８をこの情報で初期化
し、有限状態機械６０８の準備できている場合に、有限
状態機械６０８をローカルバス５１０を介して使用可能
にする。この時点で、暗号法は、処理が完了するまで初
期化命令に従って実行される。この構成によって、暗号
セクション５０６は、プロセッサ５０８から独立して、
データが利用可能であるときにはいつでも最大速度でそ
の処理及び通信機能を実行できる。その結果、暗号機構
５１２は組込み暗号機能を有するＦＩＦＯのように見え
る。この機能は非同期的且つ独立的に実行され、プロセ
ッサ５０８からの初期化命令及び使用可能コマンドのみ
を必要とする。これによって、暗号機構５１２からのデ
ータフローを管理する負担が除去され、プロセッサ５０
８は、より多くの処理時間を他の機能に費やすことがで
きる。
【００４０】
【発明の効果】本発明の利点は、ディジタル信号処理機
能をそのシステムプロセッサ環境と独立して実行できる
ことである。これによって、多数の処理機能を有するシ
ステムに典型的なデータスループット問題がシステムか
ら除去される。
能をそのシステムプロセッサ環境と独立して実行できる
ことである。これによって、多数の処理機能を有するシ
ステムに典型的なデータスループット問題がシステムか
ら除去される。
【図１】典型的な先入れ先出し（ＦＩＦＯ）バッファの
線図である。
線図である。
【図２】非同期的計算機におけるＦＩＦＯバッファの使
用を説明するブロック図である。
用を説明するブロック図である。
【図３】本発明のハイレベルのブロック図である。
【図４】組込み処理関数を有するＦＩＦＯのブロック図
である。
である。
【図５】Citadel 386SX コプロセッサのハイレベルのブ
ロック図である。
ロック図である。
【図６】本発明のアーキテクチャを利用する Citadelプ
ロセッサの暗号機構のブロック図である。
ロセッサの暗号機構のブロック図である。
１０２ 先入れ先出し（ＦＩＦＯ）バッファ １０４ データ送信装置 １０６ データ受信装置 ２０２ ディジタル信号プロセッサ（ＤＳＰ） ２０４ 入力ＦＩＦＯバッファ ２０６ 出力ＦＩＦＯバッファ ２２８ データ送信装置 ２３０ データ受信装置 ３０２ 制御回路 ４０２ ＦＩＦＯバッファ
Claims (9)
- 【請求項１】 第１記憶領域、第１データ入力及び第１
データ出力を有する第１先入れ先出し（ＦＩＦＯ）バッ
ファと、 第２記憶領域、第２データ入力及び第２データ出力を有
する第２ＦＩＦＯバッファと、 前記第１ＦＩＦＯバッファの前記第１データ出力と、前
記第２ＦＩＦＯバッファの前記第２データ入力との間に
接続されたディジタル信号処理手段と、 第１ＦＩＦＯバッファの前記第１記憶領域と第２ＦＩＦ
Ｏバッファの前記第２記憶領域内のデータの有無の関数
として、前記ディジタル信号処理手段を制御するための
制御手段と、 を備えた処理システム。 - 【請求項２】 前記第１ＦＩＦＯバッファは、第１ＦＩ
ＦＯバッファの満杯状態を示すための第１バッファフル
インジケータ出力と、前記第１ＦＩＦＯバッファが前記
第１データ入力で入力データを受信できるようにするた
めの第１バッファ書込入力と、を更に備える請求項１記
載の処理システム。 - 【請求項３】 前記第２ＦＩＦＯバッファは、第２ＦＩ
ＦＯバッファの空状態を示すための第２バッファエンプ
ティインジケータ出力と、前記第２ＦＩＦＯバッファが
前記第２データ出力でデータを出力できるようにするた
めの第２バッファ読取入力と、を更に備える請求項１記
載の処理システム。 - 【請求項４】 前記ディジタル信号処理手段は、 前記第１ＦＩＦＯバッファの前記第１データ出力へ結合
された第３データ入力と、 前記第２ＦＩＦＯバッファの前記第２データ入力へ結合
された第３データ出力 と、前記制御手段から制御信号を受信するために前記制
御手段の出力へ結合された制御信号入力と、 前記制御手段から受信した制御信号の関数として、前記
第１ＦＩＦＯバッファからの出力データを処理するため
の手段と、 を備える請求項１記載の処理システム。 - 【請求項５】 ディジタル信号処理システムのデータス
ループットを制御するための方法であって、 第１先入れ先出し（ＦＩＦＯ）バッファの第１データ入
力でデータを受信するステップと、 制御信号ソースから受信した制御信号の関数として、前
記第１ＦＩＦＯバッファからディジタル信号処理手段へ
データを転送するステップと、 制御信号ソースから受信した制御信号の関数として前記
第１ＦＩＦＯバッファから前記ディジタル信号処理手段
へ転送されたデータを処理するステップと、 制御信号ソースから受信した制御信号の関数として、前
記ディジタル信号処理手段から第２ＦＩＦＯバッファへ
処理されたデータを転送するステップと、 制御信号ソースから受信した制御信号の関数として、前
記第２ＦＩＦＯバッファからデータを出力するステップ
と、 を含むディジタル信号処理システムのデータスループッ
ト制御方法。 - 【請求項６】 前記データ受信ステップは、 第１ＦＩＦＯバッファが空である表示を出力するステッ
プと、 第１ＦＩＦＯバッファが満杯でない表示を出力するステ
ップと、 前記第１ＦＩＦＯバッファが前記第１データ入力でデー
タを入力できるようにする第１ＦＩＦＯ書込表示を受信
するステップと、 前記第１ＦＩＦＯバッファの前記第１データ入力でデー
タを受信するステップと、 前記第１ＦＩＦＯバッファにデータを記憶するステップ
と、 第１ＦＩＦＯバッファが空でない表示を出力するステッ
プと、 前記第１ＦＩＦＯバッファがデータで完全に充満されて
いる場合に、第１ＦＩＦＯバッファが満杯である表示を
出力するステップと、 を更に含む請求項５記載のディジタル信号処理システム
のデータスループット制御方法。 - 【請求項７】 前記第１ＦＩＦＯバッファからの前記デ
ータ転送ステップは、 前記第１ＦＩＦＯバッファが前記第１データ出力でデー
タを出力できるようにする第１ＦＩＦＯバッファ読取表
示を受信するステップと、 前記第１ＦＩＦＯバッファから前記ディジタル信号処理
手段へデータを転送するステップと、 前記第１ＦＩＦＯバッファが第１ＦＩＦＯバッファ読取
表示を受信しない場合に、前記第１ＦＩＦＯバッファか
ら前記ディジタル信号処理手段へのデータ転送を中止す
るステップと、 を更に含む請求項５記載のディジタル信号処理システム
のデータスループット制御方法。 - 【請求項８】 前記ディジタル信号処理手段からの前記
データ転送ステップは、 第２ＦＩＦＯバッファが空である表示を出力するステッ
プと、 第２ＦＩＦＯバッファが満杯でない表示を出力するステ
ップと、 前記第２ＦＩＦＯバッファが第２データ入力でデータを
入力できるようにする第２ＦＩＦＯ書込表示を受信する
ステップと、 前記第２ＦＩＦＯバッファの前記第２データ入力でデー
タを受信するステップと、 前記第２ＦＩＦＯバッファにデータを記憶するステップ
と、 第２ＦＩＦＯバッファが空でない表示を出力するステッ
プと、 前記第２ＦＩＦＯバッファがデータで完全に充満される
と、第２ＦＩＦＯバッファが満杯である表示を出力する
ステップと、 を更に含む請求項５記載のディジタル信号処理システム
のデータスループット制御方法。 - 【請求項９】 前記データ出力ステップは、 第２ＦＩＦＯバッファが前記第２データ出力でデータを
出力できるようにする第２ＦＩＦＯ読取表示を受信する
ステップと、 前記第２データ出力で前記第２ＦＩＦＯバッファからデ
ータを転送するステップと、 前記第２ＦＩＦＯバッファが第２ＦＩＦＯバッファ読取
表示を受信しない場合に、前記第２ＦＩＦＯバッファか
らのデータ転送を中止するステップと、 を更に含む請求項５記載のディジタル信号処理システム
のデータスループット制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85054192A | 1992-03-13 | 1992-03-13 | |
| US850541 | 1992-03-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683578A true JPH0683578A (ja) | 1994-03-25 |
Family
ID=25308416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004891A Pending JPH0683578A (ja) | 1992-03-13 | 1993-01-14 | 処理システム、及びデータスループット制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0560020A2 (ja) |
| JP (1) | JPH0683578A (ja) |
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