JPH066723A - Image display device - Google Patents
Image display deviceInfo
- Publication number
- JPH066723A JPH066723A JP4162622A JP16262292A JPH066723A JP H066723 A JPH066723 A JP H066723A JP 4162622 A JP4162622 A JP 4162622A JP 16262292 A JP16262292 A JP 16262292A JP H066723 A JPH066723 A JP H066723A
- Authority
- JP
- Japan
- Prior art keywords
- screen
- line memory
- signal
- writing
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Receiver Circuits (AREA)
- Television Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、CRTを用いた画像表
示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device using a CRT.
【0002】[0002]
【従来の技術】ハイビジョンの映像は、一般に現在使用
されている通常のテレビより輝度が低下したものとなっ
ているが、その要因の一つは、ハイビジョンの走査線の
走査スピードが、通常のテレビより速くなっていること
に起因している。2. Description of the Related Art High-definition images have lower brightness than ordinary televisions currently in use. One of the reasons is that the scanning speed of high-definition scanning lines is different from that of ordinary televisions. It is due to being faster.
【0003】[0003]
【発明が解決しようとする課題】本発明は、走査線の走
査スピードを画面の中央を遅くし両端を速くして、ハイ
ビジョン信号を受像することにより、受像画面の中央部
の輝度を上げて見やすくすることを目的とする。SUMMARY OF THE INVENTION According to the present invention, the scanning speed of scanning lines is slowed down at the center of the screen and fastened at both ends to receive a high-definition signal, thereby increasing the brightness of the central portion of the screen for easy viewing. The purpose is to do.
【0004】[0004]
【課題を解決するための手段】図1は、本発明の一実施
例を示す、画像表示装置の要部電気回路ブロック図であ
り、同図に示すように、映像信号の水平走査線を書き込
み、読み出して出力するラインメモリ2及びラインメモ
リ4と、同メモリ2及び4への書き込みと読み出しを制
御する制御部6と、前記ラインメモリ4から読み出した
画素データに所定の係数を乗算して出力する乗算器5
と、同乗算器5からの入力と前記ラインメモリ2からの
入力とを切り換えて出力するセレクタ3とからなり、ラ
インメモリ2では、書き込みと読み出しのクロック信号
の周波数比を読み出しの方を数倍高くして、水平走査線
の左端及び右端の映像信号を圧縮して出力し、ラインメ
モリ4では、書き込みと読み出しのクロック信号の周波
数比を書き込みの方を数倍高くして、水平走査線の中央
部の映像信号を伸長して出力し、両出力に基づき画面の
走査スピードを画面の水平方向の周辺部より中央部を遅
くして走査するものである。FIG. 1 is a block diagram of an electric circuit of an essential part of an image display device showing an embodiment of the present invention. As shown in FIG. 1, a horizontal scanning line of a video signal is written. A line memory 2 and a line memory 4 for reading and outputting, a control unit 6 for controlling writing and reading to and from the memories 2 and 4, and pixel data read from the line memory 4 multiplied by a predetermined coefficient and output. Multiplier 5
And a selector 3 for switching and outputting the input from the multiplier 5 and the input from the line memory 2. In the line memory 2, the frequency ratio of the clock signal for writing and the reading is multiplied by several times for reading. Then, the video signals at the left end and the right end of the horizontal scanning line are compressed and output, and in the line memory 4, the frequency ratio of the clock signal for writing and reading is increased several times for writing, and The image signal of the central portion is expanded and output, and based on the both outputs, the scanning speed of the screen is made slower in the central portion than in the peripheral portion in the horizontal direction of the screen for scanning.
【0005】[0005]
【作用】本発明は上記した構成により、水平走査線の左
端及び右端では、映像信号を圧縮し、水平走査線の中央
では、映像信号を伸長するようにし、図2は、本発明に
よる画面の偏向状態を示す説明図であり、同図に示すよ
うに、水平走査線の1Hの期間は変わらないようにし、
走査期間の両端では急峻な立ち上がりとし、中央部では
なだらかな傾斜とした波形の電流を水平偏向ヨークに流
すことにより、画面の走査スピードを画面の水平方向の
周辺部より中央部を遅くして走査することが可能とな
り、ハイビジョン信号の受像時に受像画面の中央部の輝
度を上げて見やすくすることが可能となる。According to the present invention, the video signal is compressed at the left end and the right end of the horizontal scanning line and the video signal is expanded at the center of the horizontal scanning line according to the above configuration. FIG. 6 is an explanatory view showing a deflected state, and as shown in the figure, the period of 1H of the horizontal scanning line is not changed,
The current of a waveform with a steep rise at both ends of the scanning period and a gentle slope in the central part is passed through the horizontal deflection yoke, so that the scanning speed of the screen is slower in the central part than in the peripheral part in the horizontal direction. It becomes possible to increase the brightness of the central portion of the image receiving screen to make it easier to see when receiving a high-definition signal.
【0006】[0006]
【実施例】図1は、本発明の一実施例を示す、画像表示
装置の要部電気回路ブロック図である。1は入力端子で
あり、ディジタル信号に変換され抽出された映像信号
(Din)が入力されており、同入力は入力端子1を介
して分岐させて、ラインメモリ2とラインメモリ4に入
力される。ラインメモリ2及び4には、FIFO(first
-in first-out)型のものを使用し、制御部6から入力さ
れる書き込み用クロック信号(Wck)と読み出し用ク
ロック信号(Rck)を用いて、入力端子1を介して入
力された映像信号の水平走査線を書き込み、順に読み出
して出力するようにしている。ラインメモリ2では水平
走査線の左端及び右端において、書き込み用クロック信
号(Wck)と、読み出し用クロック信号(Rck)の
周波数比を読み出しの方を数倍高くして映像信号を圧縮
して出力できるようにしている。ラインメモリ4では水
平走査線の中央部において、書き込み用クロック信号
(Wck)と、読み出し用クロック信号(Rck)の周
波数比を書き込みの方を数倍高くして映像信号を伸長し
て出力できるようにしている。乗算器5では、ラインメ
モリ4から読み出した画素データに所定の係数を乗算し
て重み付けをして出力し、セレクタ3では同乗算器5か
らの入力と前記ラインメモリ2からの入力とを切り換え
て出力するようにしており、制御部6から入力される制
御信号により、水平走査線の左端及び右端においては、
ラインメモリ2からの入力が出力されるように切換え、
水平走査線の中央部においては、乗算器5からの入力が
出力されるようにしており、セレクタ3からの出力を映
像信号出力とし、同出力に基づき画面の走査スピードを
画面の水平方向の周辺部より中央部を遅くして走査でき
るようにしている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of an essential electric circuit of an image display device showing an embodiment of the present invention. Reference numeral 1 denotes an input terminal to which a video signal (Din) which is converted into a digital signal and extracted is input, and the input is branched via the input terminal 1 and input to the line memory 2 and the line memory 4. . The line memories 2 and 4 have a FIFO (first
-in first-out) type video signal input through the input terminal 1 using the write clock signal (Wck) and the read clock signal (Rck) input from the control unit 6. The horizontal scanning lines are written, read in order, and output. In the line memory 2, at the left end and the right end of the horizontal scanning line, the frequency ratio of the write clock signal (Wck) and the read clock signal (Rck) can be increased several times in the read operation to compress and output the video signal. I am trying. In the line memory 4, in the central portion of the horizontal scanning line, the frequency ratio of the writing clock signal (Wck) and the reading clock signal (Rck) is increased several times in writing so that the video signal can be expanded and output. I have to. The multiplier 5 multiplies the pixel data read from the line memory 4 by a predetermined coefficient, weights and outputs the result, and the selector 3 switches between the input from the multiplier 5 and the input from the line memory 2. It is configured to output, and by the control signal input from the control unit 6, at the left end and the right end of the horizontal scanning line,
Switching so that the input from the line memory 2 is output,
At the center of the horizontal scanning line, the input from the multiplier 5 is output, and the output from the selector 3 is used as a video signal output. Based on the output, the scanning speed of the screen is set in the horizontal direction of the screen. The central part is slower than the central part so that scanning can be performed.
【0007】図2は、本発明による画面の偏向状態を示
す説明図であり、同図に示すように、水平走査線の1H
の期間は変わらないようにし、走査期間の両端(A及び
Cの部分)では急峻な立ち上がりとし、中央部(Bの部
分)ではなだらかな傾斜とした波形の電流を水平偏向ヨ
ークに流すことにより、画面の走査スピードを画面の水
平方向の周辺部より中央部を遅くして走査することが可
能となり、図1で処理した映像信号を走査して表示する
ことにより、画面の中央部の輝度を上げるようにしてい
る。FIG. 2 is an explanatory view showing the deflection state of the screen according to the present invention. As shown in FIG.
The period of time is kept unchanged, and a steep rise is made at both ends (portions A and C) of the scanning period, and a current having a waveform with a gentle slope is fed to the horizontal deflection yoke at the central portion (portion B), Scanning speed of the screen can be made slower in the central part than in the peripheral part in the horizontal direction of the screen, and the brightness of the central part of the screen can be increased by scanning and displaying the video signal processed in FIG. I am trying.
【0008】図3は、図1のラインメモリ2の映像信号
処理を示すタイミングチャートである。Dinは、入力
された映像信号の画素データであり、Wckはラインメ
モリ2に対する書き込み用クロック信号を示し、Rck
はラインメモリ2に対する読み出し用クロック信号を示
し、D1outは、映像信号としてラインメモリ2から
出力される画素データを示している。水平走査線の左端
及び右端(図2のA及びCに示す部分)では、書き込み
用クロック信号(Wck)の周波数を1とした場合、例
えば、読み出し用クロック信号(Rck)の周波数を8
倍高くして映像信号を1/8に圧縮するようにし、例え
ば、Dinの画素データ1〜25以下に対して、D1o
utとして、1,9,17以下を出力するようにしてい
る。FIG. 3 is a timing chart showing the video signal processing of the line memory 2 of FIG. Din is pixel data of the input video signal, Wck is a write clock signal for the line memory 2, and Rck is Rck.
Indicates a read clock signal for the line memory 2, and D1out indicates pixel data output from the line memory 2 as a video signal. When the frequency of the write clock signal (Wck) is set to 1 at the left end and the right end (portions shown in A and C of FIG. 2) of the horizontal scanning line, for example, the frequency of the read clock signal (Rck) is set to 8
The video signal is doubled to compress the video signal to ⅛. For example, for pixel data 1 to 25 or less of Din,
As ut, 1, 9, and 17 or less are output.
【0009】図4は、図1のラインメモリ4の映像信号
処理を示すタイミングチャートである。Dinは、入力
された映像信号の画素データであり、Wckはラインメ
モリ4に対する書き込み用クロック信号を示し、Rck
はラインメモリ4に対する読み出し用クロック信号を示
し、D2outは、映像信号としてラインメモリ4から
出力される画素データを示している。水平走査線の中央
部(図2のBに示す部分)では、読み出し用クロック信
号(Rck)1とした場合、書き込み用クロック信号
(Wck)を8倍高くして映像信号を8倍に伸長し、例
えば、Dinの画素データ#1、#2以下に対して、D
2outとして各画素を8画素ずつとして読み出すよう
にしている。映像信号を上記のような信号処理とした場
合、図2において、走査期間の両端(A及びCの部分)
では、通常の8倍の走査スピードで画面を走査し、中央
部(Bの部分)では、通常の1/8の走査スピードで画
面を走査するようにして、全体の1Hの走査期間は変わ
らないように走査する。図3及び図4に示した実施例
は、水平走査線の左端及び右端(図2のA及びCに示す
部分)の映像信号を1/8に圧縮し、水平走査線の中央
(図2のBに示す部分)では、8倍に伸長するようにし
ているが、圧縮及び伸長する数値は1/2と2倍を使用
しても良いし、他の数値としても良い。FIG. 4 is a timing chart showing the video signal processing of the line memory 4 of FIG. Din is pixel data of the input video signal, Wck is a clock signal for writing to the line memory 4, and Rck is Rck.
Indicates a read clock signal for the line memory 4, and D2out indicates pixel data output from the line memory 4 as a video signal. In the central portion of the horizontal scanning line (the portion shown in B of FIG. 2), when the read clock signal (Rck) 1 is used, the write clock signal (Wck) is increased 8 times and the video signal is extended 8 times. , For example, for Din pixel data # 1 and # 2 or less, D
As 2out, each pixel is read as 8 pixels. When the image signal is processed as described above, in FIG. 2, both ends of the scanning period (portions A and C)
Then, the screen is scanned at a scanning speed that is 8 times the normal scanning speed, and the screen is scanned at the scanning speed that is 1/8 the normal scanning speed in the central portion (B portion), so that the entire 1H scanning period does not change. To scan. In the embodiment shown in FIGS. 3 and 4, the video signals at the left end and the right end (portions shown in A and C of FIG. 2) of the horizontal scanning line are compressed to ⅛, and the center of the horizontal scanning line (in FIG. 2) is compressed. In the part (shown in B), the expansion is performed 8 times, but the numerical values for compression and expansion may be 1/2 and 2 or may be other numerical values.
【0010】図5は、図1の乗算器5の乗算に関する説
明図である。Xnは、ラインメモリ4から入力されるD
2outの画素であり、図4に示すように、各画素#1
以下が8画素ずつとして入力され、Xn及びX(n+
8)の入力に対して、各々Yn及びY(n+8)が出力
される。Yn及びY(n+8)の中間の画素Y(n+
a)は、入力される画素の一方に係数、(8−a)/8
を乗算し、他方にa/8を乗算して重み付けをして加算
して出力するようにしている。演算式は、次式による。 Y(n+a)=Xn・(8−a)/8+X(n+8)・a/8 ここで、aは整数とし、1≦a≦7 従って、ラインメモリ4により伸長された画素は、#1
から#2に徐々に変化するようにしており、境界線をぼ
かして目立たないようにすることができる。FIG. 5 is an explanatory diagram concerning multiplication by the multiplier 5 of FIG. Xn is D input from the line memory 4
2out pixel, and as shown in FIG. 4, each pixel # 1
The following are input as 8 pixels each, and Xn and X (n +
For the input of 8), Yn and Y (n + 8) are output, respectively. An intermediate pixel Y (n +) between Yn and Y (n + 8)
a) is a coefficient for one of the input pixels, (8-a) / 8
Are multiplied, and the other is multiplied by a / 8, weighted, added, and output. The calculation formula is as follows. Y (n + a) = Xn · (8−a) / 8 + X (n + 8) · a / 8 where a is an integer, and 1 ≦ a ≦ 7 Therefore, the pixel expanded by the line memory 4 is # 1.
It gradually changes from # 2 to # 2, and the boundary line can be blurred to make it inconspicuous.
【0011】[0011]
【発明の効果】以上説明したように、本発明によれば水
平走査線の左端及び右端では、映像信号を圧縮し、水平
走査線の中央では、映像信号を伸長するように信号処理
し、同映像信号に基づき、画面の走査スピードを画面の
水平方向の周辺部より中央部を遅くして走査することに
より、見かけ上、画面の中央部の輝度を上げて見やすく
することができ、ハイビジョン信号の画像表示装置に本
発明を採用すれば、画像表示装置の性能向上に寄与する
ところが大きい。As described above, according to the present invention, the video signal is compressed at the left end and the right end of the horizontal scanning line and the video signal is expanded at the center of the horizontal scanning line. Based on the video signal, the scanning speed of the screen is slower in the central part than in the peripheral part of the screen in the horizontal direction to scan, so that it is possible to increase the brightness of the central part of the screen to make it easier to see. If the present invention is applied to an image display device, it greatly contributes to improving the performance of the image display device.
【図1】本発明の一実施例を示す、画像表示装置の要部
電気回路ブロック図である。FIG. 1 is a block diagram of an essential electric circuit of an image display device, showing an embodiment of the present invention.
【図2】本発明による画面の偏向状態を示す説明図であ
る。FIG. 2 is an explanatory diagram showing a screen deflection state according to the present invention.
【図3】図1のラインメモリ2の映像信号処理を示すタ
イミングチャートである。3 is a timing chart showing video signal processing of the line memory 2 of FIG.
【図4】図1のラインメモリ4の映像信号処理を示すタ
イミングチャートである。FIG. 4 is a timing chart showing video signal processing of the line memory 4 of FIG.
【図5】図1の乗算器5の乗算に関する説明図である。5 is an explanatory diagram related to multiplication by a multiplier 5 in FIG. 1. FIG.
1 入力端子 2 ラインメモリ 3 セレクタ 4 ラインメモリ 5 乗算器 6 制御部 1 Input Terminal 2 Line Memory 3 Selector 4 Line Memory 5 Multiplier 6 Control Unit
Claims (1)
出して出力する第1ラインメモリ及び第2ラインメモリ
と、同メモリへの書き込みと読み出しを制御する制御部
と、前記第2ラインメモリから読み出した画素データに
所定の係数を乗算して出力する乗算器と、同乗算器から
の入力と前記第1ラインメモリからの入力とを切り換え
て出力するセレクタとからなり、前記第1ラインメモリ
では、書き込みと読み出しのクロック信号の周波数比を
読み出しの方を数倍高くして、水平走査線の左端及び右
端の映像信号を圧縮して出力し、前記第2ラインメモリ
では、書き込みと読み出しのクロック信号の周波数比を
書き込みの方を数倍高くして、水平走査線の中央部の映
像信号を伸長して出力し、両出力に基づき画面の走査ス
ピードを画面の水平方向の周辺部より中央部を遅くして
走査することを特徴とする画像表示装置。1. A first line memory and a second line memory for writing, reading and outputting a horizontal scanning line of a video signal, a control unit for controlling writing and reading to and from the memory, and reading from the second line memory. And a selector for switching between the input from the multiplier and the input from the first line memory for output, and the first line memory, The frequency ratio of the clock signals for writing and reading is made several times higher than that for reading, and the video signals at the left end and the right end of the horizontal scanning line are compressed and output. In the second line memory, the write and read clock signals are output. The frequency ratio of the writing is made several times higher than that of writing, and the video signal at the center of the horizontal scanning line is expanded and output. An image display device, characterized in that scanning is performed with the central portion being slower than the peripheral portion in the direction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4162622A JPH066723A (en) | 1992-06-22 | 1992-06-22 | Image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4162622A JPH066723A (en) | 1992-06-22 | 1992-06-22 | Image display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066723A true JPH066723A (en) | 1994-01-14 |
Family
ID=15758112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4162622A Pending JPH066723A (en) | 1992-06-22 | 1992-06-22 | Image display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066723A (en) |
-
1992
- 1992-06-22 JP JP4162622A patent/JPH066723A/en active Pending
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