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JPH0666691B2 - 直並列型ａ／ｄ変換器 - Google Patents

直並列型ａ／ｄ変換器

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Publication number
JPH0666691B2
JPH0666691B2 JP2206102A JP20610290A JPH0666691B2 JP H0666691 B2 JPH0666691 B2 JP H0666691B2 JP 2206102 A JP2206102 A JP 2206102A JP 20610290 A JP20610290 A JP 20610290A JP H0666691 B2 JPH0666691 B2 JP H0666691B2
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JP
Japan
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voltage
circuit
voltages
conversion
differential
Prior art date
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JP2206102A
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JPH03157020A (ja
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昭 松沢
昭一郎 多田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Publication of JPH0666691B2 publication Critical patent/JPH0666691B2/ja
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
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    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
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    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は直並列型Ａ／Ｄ変換器に関するものである。
従来の技術 第17図に代表的な従来の直並列型Ａ／Ｄ変換器を示す。
アナログ入力信号２は上位Ａ／Ｄ変換回路13に於て粗く
上位Ａ／Ｄ変換が行なわれ、上位Ａ／Ｄ変換出力７を発
生する。更にこの上位Ａ／Ｄ変換出力７はＤ／Ａ変換回
路14でＤ／Ａ変換されてアナログ電圧に戻され、減算器
15でアナログ入力信号２とこのＤ／Ａ変換の出力間の減
算と増幅が行なわれ、この減算増幅出力は下位Ａ／Ｄ変
換回路16で更に細かく下位Ａ／Ｄ変換が行なわれ、下位
Ａ／Ｄ変換出力12を得る。このような直並列型Ａ／Ｄ変
換器は従来用いられてきた並列型Ａ／Ｄ変換回路に比べ
て回路規模が極めて小さくなるという利点がある。例え
ば分解能10ビットの構成において比較器の数が16分の１
と極めて少なく大幅な低消費電力化と低チップサイズ化
を図ることができる。
発明が解決しようとする課題 しかしながらこのような従来の直並列型Ａ／Ｄ変換器に
於ては減算器15の利得やオフセット電圧を下位Ａ／Ｄ変
換回路16のフルスケール電圧やオフセット電圧と正確に
合わせ込む必要があることや、同様に内部のＤ／Ａ変換
回路14のフルスケール電圧やオフセット電圧を合わせ込
む必要があるため調整箇所が多く、変換精度の安定性を
欠いており、特にモノリシック化が困難である。第18図
を用いてこのような従来の直並列型Ａ／Ｄ変換器のDC精
度を満足するための困難さについて更に具体的に説明す
る。第18図は第17図に示した直並列型Ａ／Ｄ変換器の各
部の電圧関係を示している。第１に必要な電圧精度は上
位Ａ／Ｄ変換回路の参照電圧とＤ／Ａ変換回路の出力電
圧間の相対精度である。変換の原理からアナログ入力信
号V,inが上位Ａ／Ｄ変換回路の参照電圧Vr,iよりも大き
くVr,i＋１よりも小さい時Ｄ／Ａ変換回路の出力電圧は
Vd,iを発生すると仮定すると、この二つの電圧の誤差△
Vo,i（＝Vd,i−Vr,i）は通常この直並列型Ａ／Ｄ変換器
の最終精度を満足する必要があり、例えば10ビット精度
のＡ／Ｄ変換器の場合この電圧誤差△Vo,iはＤ／Ａ変換
回路の出力のフルスケール電圧に対し0.05％の精度を必
要とする。このような精度は何らかの電圧調整手段が無
ければ実現が困難で、しかも上位Ａ／Ｄ変換回路の参照
電圧は外部信号により可変できることが望ましいため、
たとえある条件で満足しても外部信号により参照電圧を
変化させる場合この信号に追随して精度を確保するのは
より困難である。第２に必要な電圧精度はＤ／Ａ変換回
路の出力電圧の単位電圧に減算器の利得を乗じた電圧
と、下位Ａ／Ｄ変換回路の参照電圧間の相対精度であ
る。いま減算器の利得をＫ、Ｄ／Ａ変換回路の出力電圧
の単位電圧をVu（＝Vd,i＋１−Vd,i）、下位Ａ／Ｄ変換
回路の参照電圧のフルスケール電圧をVfsとすると、こ
の二つの電圧間の誤差△Vo2（＝Vfs−KVu）は少なくと
も下位Ａ／Ｄ変換回路の分解能に見合う精度でなければ
ならず、例えば下位Ａ／Ｄ変換回路が５ビットの分解能
の場合△Vo2は下位Ａ／Ｄ変換回路のフルスケール電圧V
fsに対し1.5％以内に設定する必要がある。これはＤ／
Ａ変換回路の出力電圧の単位電圧Vu、減算器の利得Ｋ、
下位Ａ／Ｄ変換回路のフルスケール電圧Vfsの３個の変
数を合わせる必要があり必ずしも容易ではない。その他
減算器のオフセット電圧も直並列型Ａ／Ｄ変換器の最終
精度を満足する必要がある。次にAC的な精度を満足する
必要があるので、このことを第19図を用いて簡単に説明
する。第19図は下位Ａ／Ｄ変換回路の入力電圧の過渡応
答を示している。入力電圧は時間と共にある一定電圧範
囲に収まっていくが、一定のセットリング時間が必要
で、特に減算器は大量の負帰還がかかった演算増幅器な
ので位相特性が悪く、セットリング時間が永くなりやす
い。このため直並列型Ａ／Ｄ変換器の変換速度が遅くな
る他、場合によっては発振を引き起こす。更に下位Ａ／
Ｄ変換回路の入力電圧には電源から漏れてきた電源ノイ
ズ及び論理回路や出力端から漏れてくるシステムノイズ
などのノイズが混入し、変換精度を劣化させ高速高精度
変換を困難にしていた。本発明はかかる問題点に鑑みて
なされたもので、簡単な構成でモノリシックIC化に適し
た高速高精度の直並列型Ａ／Ｄ変換器を提供することを
目的としている。
課題を解決するための手段 本発明は、上述の課題を解決するため、複数の参照電圧
を発生する参照電圧発生手段と、一方の入力端には共通
のアナログ入力信号、他方の入力端には各々の前記参照
電圧が入力されておりこれら入力端子間の電位差を反転
及び非反転出力電圧に変換する複数の差動変換回路から
なる差動変換回路列と、前記アナログ入力信号と各々の
参照電圧を比較する複数の比較器からなる上位比較器回
路列及び前記上位比較器回路列の出力信号を論理処理し
て上位のＡ／Ｄ変換出力を発生する上位論理回路とから
なる上位Ａ／Ｄ変換回路と、前記上位比較器回路列の出
力信号により前記差動変換回路列の複数の差動変換回路
の参照電圧値が前記アナログ入力信号電圧値に近接する
前記複数の差動変換回路の反転及び非反転出力電圧を選
択して次段に転送する選択手段と、前記選択された複数
の差動変換回路の参照電圧値の大きさの順に番号を付与
するとき、番号の隣接する差動変換回路の非反転出力電
圧間を分圧する第１の分圧手段と、同様に番号の隣接す
る前記差動変換回路の反転出力電圧間を分圧する第２の
分圧手段と、前記第１の分圧手段により発生した複数の
分圧電圧と前記第２の分圧手段により発生した複数の分
圧電圧とを比較して下位のＡ／Ｄ変換を行なう下位Ａ／
Ｄ変換回路を有する直並列型Ａ／Ｄ変換器である。
作用 本発明において上位のＡ／Ｄ変換は従来例と同様に行な
われる。しかしながらＤ／Ａ変換回路と減算器は設け
ず、一方の入力端には共通にアナログ入力信号が他方の
入力端には夫々の参照電圧が入力され、一方の入力端と
他方の入力端の電位差を反転及び非反転出力信号に変換
する複数の差動変換回路からなる差動変換回路列を設け
ることにより、アナログ入力信号と夫々の参照電圧の減
算及び差動増幅を行ない、これら複数の反転及び非反転
出力信号のうち特定反転及び非反転出力信号を選択して
次段に送る選択手段を備えることにより下位のＡ／Ｄ変
換に必要な信号を形成する。更に非反転出力電圧間を第
１の分圧手段を用いて分圧し、同様に反転出力間を第２
の分圧手段を用いて分圧し、これら２つの分圧電圧間を
比較して下位のＡ／Ｄ変換を行うことによって、下位の
Ａ／Ｄ変換のための特別な参照電圧を不要し、差動変換
回路の利得精度が変換精度に与える影響をなくしてい
る。また差動変換回路は演算増幅器のような負帰還型の
回路でなくても差動増幅回路のような非負帰還型の回路
で十分なため無調整で非常に安定かつ高速な直並列型Ａ
／Ｄ変換器を実現できる。
実施例 （実施例１） 本発明の第１の実施例に於ける直並列型Ａ／Ｄ変換器の
回路図を第１図に示す。図において、一方の入力端と他
方の入力端の電位差を差動出力電圧に変換する複数の差
動変換回路からなる差動変換回路列１の一方の入力端に
は共通にアナログ入力信号２が入力され、他方の入力端
には参照電圧発生手段を構成する基準電圧３の電圧を基
準抵抗４で分圧することにより発生させた夫々の参照電
圧が入力されている。上位比較器列５を有し、夫々の比
較器の一方の入力端は夫々の差動変換回路の一方の出力
端に、他方の入力端は夫々の差動変換回路の他方の出力
端に接続されておりその比較出力は上位論理回路６に入
力され上位Ａ／Ｄ変換出力７を得る。夫々の差動変換回
路の差動出力は選択手段８に入力され、上位比較器列５
の出力信号に応じて選択されて隣接する差動変換出力の
非反転出力間及び反転出力間の電圧が抵抗などを用いた
第１及び第２の分圧手段90、91に送られ、ここで分圧さ
れる。下位比較器列10を構成する夫々の比較器は分圧さ
れた非反転出力電圧と、分圧された反転出力電圧と比較
しその比較出力は下位論理回路11に入力され下位Ａ／Ｄ
変換出力12を得る。ところで、第１図に示した本発明の
第１の実施例において、上位比較器列５の夫々の比較器
の２つの入力端は差動変換回路の出力端に接続してお
り、アナログ入力信号２と参照電圧を差動変換回路を介
して間接的に比較しているが、これは差動増幅器の利得
を利用して比較器の動作精度を見かけ上げるためで、比
較器の一方の入力端をアナログ入力信号に、他方の入力
端を参照電圧発生手段を構成する基準電圧３の電圧を基
準抵抗４で分圧することにより発生された夫々の参照電
圧に接続しても良い。次に第２図，第３図を用いて本発
明の第１の実施例の動作を詳細に説明する。第２図はア
ナログ入力信号Vsに対する（ａ）各差動回路A0〜A4の非
反転出力電圧Va,0〜Va,4及び反転出力電圧Vb,0〜Vb,4
（ｂ）各比較器C0〜C4の比較出力、（ｃ）スイッチSa,0
〜Sa,4、Sb,0〜Sb,4の選択状態を示している。第２図
（ａ）に示したように各差動変換回路A0〜A4の参照電圧
をV0〜V4とすると夫々の非反転出力電圧Va,0〜Va,4及び
反転出力電圧Vb,0〜Vb,4は夫々の参照電圧の近傍で（１
−１），（１−２）式で与えられる。
Va,i＝Ｇ（Vs−Vi）＋Vb（ｉ＝０〜４） （１−１） Vb,i＝Ｇ（Vs−Vi）＋Vb（ｉ＝０〜４） （１−２） （上式に於てＧは差動変換回路の利得、Vbはバイアス電
圧）この式は各差動変換回路の非反転出力電圧と反転出
力電圧はアナログ入力信号に対して線形な関係にあり、
しかも夫々の電圧の大きさは各参照電圧の前後で入れ替
わることを示している。次に比較器列５を構成する比較
器C0〜C4の比較出力を第２図（ｂ）に示す。各比較器の
夫々の入力端は各差動変換回路の出力端に接続されてい
るため各比較器の出力は（２）式で表される。
Ci＝sgn（Va,i−Vb,i）（ｉ＝０〜４） （２） ここでsgn関数を次のように定義する。
sgn（ｘ）＝1:x≧０ （３−１） sgn（ｘ）＝0:x＜０ （３−２） （２）式に（１−１），（１−２）式を代入して（４）
式を得る。
Ci＝sgn（Ｇ（Vs−Vi））（ｉ＝０〜４） （４） 第２図（ｂ）からも明らかなように各比較器の比較器出
力は入力信号が夫々の参照電圧よりも大きいときに
［１］をとる。そこでこれらの比較出力を上位論理回路
６に入力すれば上位Ａ／Ｄ変換出力を得ることができ
る。第４図に示すように、上位論理回路６は、論理積回
路60〜64、論理積回路65−66、及び論理和回路67−68よ
り構成されている。論理積回路60の第１の入力端には上
位比較器C0の比較出力が、第２の入力端には上位比較器
C1の比較出力がそれぞれ接続されている。論理積回路61
の第１の入力端には上位比較器COの比較出力が、第２の
入力端には上位比較器C2の比較出力がそれぞれ接続され
ている。論理積回路62の第１の入力端には上位比較器C1
の比較出力が、第２の入力端には上位比較器C3の比較出
力がそれぞれ接続されている。論理積回路63の第１の入
力端には上位比較器C2の比較出力が、第２の入力端には
上位比較器C4の比較出力がそれぞれ接続されている。論
理積回路64の第１の入力端には上位比較器C3の比較出力
が、第２の入力端には上位比較器C4の比較出力がそれぞ
れ接続されている。論理積回路60−64は、第１の入力端
の入力と、第２の入力端の入力の論理否定との論理積を
出力する。論理積回路60の出力信号は、スイッチSa,0と
Sb,0の選択状態を決定する。論理積回路61の出力信号
は、スイッチSa,1とSb,1の選択状態を決定する。論理積
回路62の出力信号は、スイッチSa,2とSb,2の選択状態を
決定する。論理積回路63の出力信号は、スイッチSa,3と
Sb,3の選択状態を決定する。論理積回路64の出力信号
は、スイッチSa,4とSb,4の選択状態を決定する。論理積
回路65の第１の入力端には論理積回路61の出力信号が、
第２の入力端には論理積回路62の出力信号がそれぞれ接
続されている。論理積回路66の第１の入力端には論理積
回路62の出力信号が、第２の入力端には論理積回路63の
出力信号がそれぞれ接続されている。論理和回路67の第
１の入力端は論理積回路64の出力信号が、第２の入力端
には論理積回路66の出力信号がそれぞれ接続されてい
る。論理和回路68の第１の入力端には論理積回路64の出
力信号が、第２の入力端には論理積回路65の出力信号が
それぞれ接続されている。論理和回路67、68の出力信号
が、上位Ａ／Ｄ変換出力７である。このうち、論理和回
路67の出力信号は最終Ａ／Ｄ変換出力の最上位ビットと
なる。また、論理和回路68の出力信号は最終Ａ／Ｄ変換
出力の上位から２番目のビットとなる。第２図（ｃ）は
選択手段８の各スイッチの開閉状態を示している。図に
おいて［１］はON状態を、［０］はOFF状態を示す。本
実施例の直並列型Ａ／Ｄ変換器ではアナログ入力信号Vs
よりも高い参照電圧の差動変換回路のなかで最も参照電
圧の低い差動変換回路の出力と、アナログ入力信号Vsよ
りも低い参照電圧の差動変換回路のなかで最も参照電圧
の高い差動変換回路の出力とを選択して次段に伝えるの
で、次のような関係式で表される。
Sa,i;Sb,i;Sa,i＋1;Sb,i＋１＝1:Vi≦Vs＜Vi＋１（５） これは比較出力C0〜C4を用いて次式で表される。
Sa,i;Sb,i＝Ci−１・Ci＋１ （６） 但し、Sa,0、Sb,0、Sa,4、Sb,4は除く。これら端のスイ
ッチはシステム構成上幾つかの異なった構成方法がある
ので（６）式で示した一般式から除外している。以上述
べたようにアナログ入力信号のレベルに応じて差動変換
回路はアナログ入力信号に応じた線形な出力電圧を発生
し、選択的にスイッチングされる。次に以上のようにし
て発生させた出力電圧を用いて下位Ａ／Ｄ変換を行なう
方法について第３図を用いて説明する。第３図はアナロ
グ入力信号２に対する第１及び第２の分圧手段90、91内
の各ノードの電圧を示している。この例では下位Ａ／Ｄ
変換の分解能は３ビットを想定している。第１及び第２
の分圧手段90、91としては同一抵抗を縦続接続したもの
を用い選択された隣接する二つの差動変換回路の出力の
うち一方の差動変換回路の非反転出力電圧Va,iと他方の
差動変換回路の非反転出力電圧Va,i＋１の間を電圧分圧
し分圧電圧Va,0〜Va,4を生成し、一方の差動変換回路の
反転出力電圧Vb,iと他方の差動変換回路の反転出力電圧
Vb,i＋１の間を電圧分圧し分圧電圧Vb,0〜Vb,4を生成し
ている。以上のように構成すれば上位Ａ／Ｄ変換回路の
参照電圧をVi,Vi＋１としてこの参照電圧範囲を３ビッ
ト分即ち８等分した電圧V1〜V7を参照電圧とする下位３
ビットのＡ／Ｄ変換は分圧電圧Va,0〜Va,4及びVb,0〜V
b,4を用いて以下のように行なえる。
Sgn（Vs−V2i）＝sgn（Va,i−Vb,i）（ｉ＝１〜３）
（７−１） Sgn（Vs−V2i＋１）＝sgn（Va,i＋１−Vb,i）（ｉ＝０
〜３） （７−２） このため上式に基づき下位比較器列10の比較器の入力端
の接続及び下位論理回路11を構成すれば直並列型Ａ／Ｄ
変換器が構成できる。次に本実施例の効果を述べる。
（１）本実施例によれば従来例のようにＤ／Ａ変換回路
のフルスケール電圧と上位Ａ／Ｄ変換回路のフルスケー
ル電圧の合わせ込みが不要なため高精度なＡ／Ｄ変換を
実現できるほか、合わせ込みのための回路手段が不要で
構成が簡潔になる。さらに参照電圧を外部信号により自
由に可変できるという利便がある。
（２）従来のような高精度な演算増幅器が不要なこと
で、本実施例ではこれに替えて差動増幅回路列を有して
いるが、夫々の隣接する差動増幅回路間の相対利得精度
は必要であるが絶対精度は不要である。このため差動増
幅回路は演算増幅器を用いずとも通常のエミッタ結合や
ソース結合のトランジスタ対を用いたもので十分であ
る。また差動増幅回路の相対利得精度は集積回路技術を
用いることで十分達成可能である。高精度な演算増幅器
を用いないため調整箇所が不要であるため集積回路に適
し、従来よりもより高速な直並列型Ａ／Ｄ変換器を構成
できる。
（３）さらに従来のように下位Ａ／Ｄ変換回路の参照電
圧のフルスケール電圧を合わせる必要がない。これは本
実施例の下位Ａ／Ｄ変換が従来のような固定化した参照
電圧を用いず選択された複数の差動出力電圧間を分圧す
る第１及び第２の分圧手段を備えこの分圧された電圧を
比較して下位のＡ／Ｄ変換を行なうためで言い換えれば
下位のＡ／Ｄ変換の入力アナログ入力信号に対する参照
電圧は上位Ａ／Ｄ変換の参照電圧間を均等に分圧したも
のになっているからである。このことから下位のＡ／Ｄ
変換と上位のＡ／Ｄ変換の整合性は極めて良好で、より
高精度な変換が可能となる。
（４）加うるに本実施例では下位のＡ／Ｄ変換の入力信
号が差動形式になっているため電源ノイズなどのコモン
モードノイズの除去作用があり、従来よりも高精度かつ
安定な直並列型Ａ／Ｄ変換器を実現できる。
（実施例２） 次に本発明の第２の実施例に於ける直並列型Ａ／Ｄ変換
器の回路図を第５図に示す。本実施例は基本的に本発明
の第１の実施例に於て差動変換回路列１と選択手段８の
間に標本化回路列17を設けたもので、従来の直並列型Ａ
／Ｄ変換器に不可欠な高精度な標本化回路を不要にし、
個々の標本化回路の精度要求を緩くし、精度劣化を差動
化と差動変換回路の利得により補償して高精度な標本化
作用を有する直並列型Ａ／Ｄ変換器を実現することを目
的としている。本実施例を説明する前に従来の標本化作
用を有する直並列型Ａ／Ｄ変換器の構成と課題について
述べる。第６図は従来の標本化回路を有する直並列型Ａ
／Ｄ変換器でアナログ入力信号は標本化回路18で標本化
されてから上位Ａ／Ｄ変換回路13及び減算器15に入力さ
れる。このときの標本化回路18の入出力信号を第７図に
示す。点線で表されたアナログ入力信号は標本化パルス
により与えられたタイミングで標本化されるが、この時
ペデスタルオフセット電圧やドループ誤差電圧、リンギ
ングなどのエラー電圧を発生する。またこれらのエラー
電圧が入力レベルによって変動し直線性を劣化せるとい
う課題がある。本発明の第２の実施例においてはこれら
の課題に対し、基本的に本発明の第１の実施例に於て標
本化回路列17を差動変換回路列１の反転及び非反転出力
部に配することで解消するものである。そこでこの標本
化回路列17を中心に構成、動作の説明を行なう。第18図
は三角波等の時間的に信号レベルが変化するアナログ信
号が入力された時のある隣接する差動変換回路の出力部
に設けられた一対の標本化回路の夫々の出力電圧を示し
ている。標本化パルス「Ｌ」レベルにあるときは標本化
回路の出力電圧が入力電圧に追随する所謂「トラックモ
ード」に在り、このときの標本化回路の出力電圧は第２
図（ａ）に示した差動変換回路の出力電圧と同等の波形
となる。次に標本化パルスが「Ｈ」レベルになると標本
化回路内のスイッチが開かれ保持容量に貯った電荷の放
電経路が断たれるのでこの瞬間の電圧がそれ以後余り変
化できなくなる所謂「ホールドモード」になる。この時
本実施例の標本化回路に於ても従来の標本化回路と同様
にペデスタルオフセット△Vp2,ドループ誤差電圧△Vd2
を発生する。しかしながら本実施例に於ては上位のＡ／
Ｄ変換では標本化回路の非反転出力と反転出力間の電位
差、下位のＡ／Ｄ変換に於ては第１及び第２の分圧手段
への正転入力電圧VA,正転入力電圧VBの大きさが重要で
あり本実施例の標本化回路が差動構をしていることから
第８図からも明らかなようにこれらの誤差電圧は打ち消
し合い変換精度にあまり影響を与えない。仮にこれらの
誤差電圧は電圧レベルの依存性を有し、誤差電圧を完全
に打ち消すことができない場合でも差動変換回路が利得
を有することからこの残留誤差は利得分の１に減少でき
る。同様に標本化回路がその他の非線形性を有し歪みを
発生する場合に於ても差動回路の性質からコモンモード
の歪みであれば抑圧作用が働き、さらに入力レベルに換
算して利得分の１の誤差にすることができるため従来よ
りも高精度な標本化動作が実現できる。また本実施例に
よれば標本化回路はMOSアナログスイッチ、ソースフォ
ロー等により簡単に構成できるため従来のようなダイオ
ードブリッジや高速演算増幅器などを用いた高精度な標
本化回路が不要となり、電源電圧の低減が可能なこと
や、回路の安定性が高いことから集積回路での実現が容
易であるという利点を有する。
（実施例３） 次に本発明の第３の実施例を第９図、第10図を用いて説
明する。本実施例は第９図からも明らかなように本発明
の第２の実施例を基本として第２の標本化回路列20を付
加したものである。第２の実施例に用いた標本化回路列
17は説明の都合上第１の標本化回路列19に置き換えてい
る。第２の標本化回路列20は選択手段８と第１及び第２
の分圧手段90、91の間にあり、スイッチされた第１の標
本化回路列19の特定の差動出力を標本化する作用を有す
ることにより変換時間を短縮する効果がある。このこと
を第10図（ａ）に示す本発明の第２の実施例における変
換時間とその内訳、第10図（ｂ）に示す本発明の第３の
実施例における変換時間とその内訳を用いて説明する。
初めに本発明の第２の実施例における変換時間の内訳は
（１）標本化回路が入力信号に追随するトラッキング帰
還があり次に標本化回路は動作モードをトラックモード
からホールドモードに切り替える。その後（２）標本化
回路のセットリング期間が必要で、第１の標本化回路列
17の出力が安定してから（３）スイッチ出力セットリン
グ期間に入る。これは上位比較器の比較出力が上位論理
回路６に入力され論理処理された後、スイッチ信号が発
生し選択された信号がセットリングするまでの期間であ
る。次が、（４）下位比較器入力セットリング期間であ
りこれは第１及び第２の分圧手段で分圧された信号つま
り下位比較器入力がセットリングする期間である。最後
が（５）下位Ａ／Ｄ変換出力期間であり、下位比較器列
10の比較出力が発生してから下位論理回路11から下位Ａ
／Ｄ変換出力が発生するまでの期間である。これに対し
本発明の第３の実施例では第２の実施例におけるＡ／Ｄ
変換器に対し選択手段８と第１及び第２の分圧手段90、
91の間に第２の標本化回路列20を設けているので変換期
間は以下のように短縮される。標本化回路トラッキング
期間（１）、標本化回路セットリング期間（２）、スイ
ッチ出力セットリング期間（３）の動作は第２の実施例
と同様である。但し第10図（ｂ）の本発明の第３の実施
例における変換時間とその内訳に於ては標本化回路を第
１の標本化回路に字句を置き換えている。（３）のスイ
ッチ出力がセットリングした後は第２の標本化回路列20
は今までのトラックモードからホールドモードに切り替
わる。以後は下位比較器の入力セットリング期間（４）
下位Ａ／Ｄ変換出力期間（５）が続くのは第２の実施例
と同様であるが本第３の実施例では第２の標本化回路列
20がホールドモードに切り替わった後はこの第２の標本
化回路列２の入力信号は変化しても構わないので第１の
標本化回路列19をトラックモードにして順次変換動作を
行なわせるようにしている。このようにすれば第９図
（ｂ）に示したように変換時間は動作（１）＋（２）＋
（３）の期間で良く本発明の第２の実施例よりは短縮で
き変換速度の向上を図ることができる。
（実施例4,5） 次に本発明の第４、及び第５の実施例について述べる。
本実施例は第１の実施例を基本としてより安定にかつ高
精度な変換を行なうことを目的とする。このため本実施
例に於ける直並列型Ａ／Ｄ変換器は基本的に複数の参照
電圧を発生する参照電圧発生手段と、一方の入力端には
共通のアナログ入力信号、他方の入力端には各々の前記
参照電圧が入力されておりこれら入力端子間の電位差を
反転及び非反転出力電圧に変換する複数の差動変換回路
からなる差動変換回路列を、前記アナログ入力信号と前
記差動変換回路の各々の参照電圧の中間電圧を比較する
複数の比較器からなる上位比較器回路列及び前記上位比
較器回路列の出力信号を論理処理して上位のＡ／Ｄ変換
出力を発生する上位論理回路からなる上位Ａ／Ｄ変換回
路と、前記上位比較器回路列の出力信号により前記差動
変換回路列の複数の差動変換回路のうちその参照電圧値
が前記アナログ入力信号電圧に近接する前記複数の差動
変換回路の反転及び非反転出力電圧を選択して次段に転
送する選択手段と、前記選択された複数の差動変換回路
の参照電圧値の大きさの順に番号を付与するとき、番号
の隣接する差動変換回路の非反転出力電圧間を分圧する
第１の分圧手段と、同様に番号の隣接する前記差動変換
回路の反転出力電圧間を分圧する第２の分圧手段と、前
記第１の分圧手段により発生した複数の分圧電圧と前記
第２の分圧手段により発生した複数の分圧電圧とを比較
して下位のＡ／Ｄ変換回路を行なう下位Ａ／Ｄ変換回路
を有し、前記下位Ａ／Ｄ変換回路の変換電圧範囲が前記
上位比較器回路列の１単位の比較電圧範囲より広いこと
を特徴とする直並列型Ａ／Ｄ変換器であり、第４の実施
例は差動出力電圧のうち一つおいて隣接する差動変換出
力電圧を選択するもので、第５の実施例は隣接する３つ
の差動変換出力電圧を選択するものなのでこれらをまと
めて説明する。第11図および第20図は本発明の第４の実
施例を示す回路構成図である。この構成は第１図に示し
た本発明の第１の実施例を基本としており、第１の実施
例では上位比較器列５の入力が差動変換回路列１の出力
に接続されており、差動変換回路列の参照電圧と上位比
較器の参照電圧が一致していたのに対し、本実施例の上
位比較器列22の参照電圧は隣接する差動変換回路の夫々
の参照電圧の中間電圧を与えているところが本質的に最
も異なっている。他の箇所の構成はおよそ本発明の第１
の実施例に等しいが選択手段24や上位論理回路23が若干
異なっている。本第４及び第５の実施例のポイントは下
位Ａ／Ｄ変換器の変換電圧範囲を上位比較器１単位の比
較範囲を包含してかつより広く取ることにある。このよ
うにすることで時間的に変動している入力信号に対して
もより正確な変換が行なえる。第12図（ａ）に本発明の
第１の実施例の上位比較器１単位の比較範囲と下位Ａ／
Ｄ変換器の変換範囲を、第12図（ｂ）に本発明の第４及
び第５の実施例の上位比較器１単位の変換範囲と下位Ａ
／Ｄ変換器の変換範囲を示す。本発明の第１の実施例の
隣接する上位比較器の参照電圧Vr,i、Vr,i＋１でアナロ
グ入力信号２が二つの参照電圧間にあるときにお互い隣
接する差動変換回路の変換出力を選択して第１及び第２
の分圧手段を介して下位比較器列10に入力し下位Ａ／Ｄ
変換を行なうが、この時のお互いに隣接する差動変換回
路の参照電圧Vi,Vi＋１は上位比較器の参照電圧Vr,i、V
r,i＋１と一致するように構成されている。このような
構成は最も冗長度が小さく回路規模を最小にしうるとい
う利点を有するが半面、例えば信号ａ、信号ｂのように
上位の変換時に於ては変換範囲に在っても下位の変換時
では変換範囲を逸脱するような信号に対しては誤差を発
生するという欠点がある。本第４、第５の実施例はこの
点に鑑みてなされたものである。第12図（ｂ）は本発明
の第４及び第５の実施例の上位比較器１単位の比較範囲
と下位Ａ／Ｄ変換器の変換範囲を示しているが、上位比
較器の参照電圧Vr,iは差動変換回路の参照電圧Vi、Vi＋
１の中間の電圧を与えてある。このような状態でアナロ
グ入力信号２が参照電圧Vr,i−１、Vr,i間にあるときは
参照電圧がVi−１とVi＋１の差動変換回路の変換出力を
選択して第１及び第２の分圧手段を介して下位比較器列
26に入力し下位Ａ／Ｄ変換を行なう。このような構成で
は信号ａ、信号ｂのように上位の変換時に於ては比較範
囲に在って下位の変換時に上位の比較範囲から逸脱する
ような信号でも信号の変化が余り大きくない場合は下位
Ａ／Ｄ変換器の変換範囲に入っているため正常な変換が
可能である。このような入力信号の時間変化は良く観ら
れることであり、とくに高速の変換を行なう場合は入力
信号が十分にセットリングしないことがあるのでこのよ
うな対策が有効である。以上のように本発明の第４、第
５の実施例の本質は下位Ａ／Ｄ変換器の変換範囲を上位
比較器１単位の比較範囲よりも拡大することにある。下
位Ａ／Ｄ変換器の構成により夫々の実施例が異なる。第
11図と第14図を用いて本発明の第４の実施例の構成と動
作を説明する。第11図に示した本発明の第４の実施例に
於ては上位比較器列22は本発明の第１の実施例と同様に
動作し上位の変換値を与える。上位論理回路23により差
動変換回路１の夫々の反転及び非反転変換出力の内特定
のものが選択されるがこの時の選択の様子を第14図
（ａ）に示す。図において横軸はアナログ入力信号、縦
軸は選択された反転及び非反転出力電圧を示す。差動変
換回路の参照電圧はVi−１、Vi、Vi＋１で上位比較器の
参照電圧はVr,i−１、Vr,iでありVr,i−１は差動変換回
路の参照電圧Vi−１、Viの中間、同様にVr,iはVi、Vi＋
１の中間に設定されている。このような状態においてア
ナログ入力信号が上位比較器の参照電圧Vr,i−１、Vr,i
にあるときは参照電圧Vi−１とVi＋１の差動変換回路の
差動出力電圧を選択して選択手段24により切り替えて第
１及び第２の分圧手段250、251にこの二つの差動出力電
圧を印加する。このような状態で本発明の第１の実施例
と同様の動作で下位Ａ／Ｄ変換を行なう。但し以上の構
成で第１の実施例と同様の分解能のＡ／Ｄ変換を行なう
場合第４の実施例の下位の比較器は第１の実施例の比較
器に対し約２倍の個数を必要とする。さらにこのように
下位Ａ／Ｄ変換の変換範囲が上位比較器１単位の比較範
囲と一致しない場合は上位比較器列から得られた変換値
に対して１を加えたり引いたりする必要があるので下位
論理回路27から上位論理回路23にこの制御信号が転送さ
れ上位論理回路23は上記の演算を行ない上位Ａ／Ｄ変換
出力に正しい変換値を出力する。次に本発明の第５の実
施例であるが差動変換回路１、上位比較回路列22の構成
は本発明の第４の実施例と全く同様である。参照電圧関
係や選択された差動出力電圧を第14図（ｂ）に示す。参
照電圧関係は第４の実施例と全く同様であるが選択され
た差動変換出力やこの出力を第１及び第２の分圧手段31
0、311に入力する方法が異なっている。アナログ入力信
号が上位比較器の参照電圧Vr,i−１、Vr,iにあるときは
参照電圧Vi−１とVi及びVi＋１の差動変換回路の隣接す
る３つの反転及び非反転出力電圧を選択手段30により切
り替えて第１及び第２の分圧手段310、311にこの３つの
反転及び非反転出力電圧を印加する。下位比較回路列32
は２つの部分に分かれており、一方は参照電圧Vi−１の
差動変換回路の反転及び非反転出力Va,i−１、Vb,i−１
と参照電圧Viの差動変換回路の反転及び非反転出力Va,
i、Vb,iとを比較し、他方は参照電圧Viの差動変換回路
の反転及び非反転出力Va,i、Vb,iと参照電圧Vi＋１の差
動変換回路の反転及び非反転出力Va,i＋１、Vb,i＋１と
を比較する。これらの下位比較回路列32の比較出力は下
位論理回路33に入力され下位Ａ／Ｄ変換出力を発生す
る。さらに下位論理回路33は第４の実施例と同様に上位
論理回路23に制御信号を転送し上位論理回路23は先に述
べた演算を行ない上位Ａ／Ｄ変換出力に正しい変換値を
出力する。本発明の第４の実施例と第５の実施例の夫々
の構成の利点と欠点を挙げると、本発明の第４の実施例
では第５の実施例に比べて単調性は取りやすいものの差
動変換回路の入力電圧範囲が広いため非線形誤差が発生
しやすい。これに対して本発明の第５の実施例では下位
Ａ／Ｄ変換器が２つの部分に分割されているためつなぎ
の箇所で単調性が取りにくくなる恐れがあるものの非線
形誤差は発生にくいという利点と欠点が夫々にある。以
上説明したように本発明の第４、第５の実施例では下位
Ａ／Ｄ変換器の変換範囲を上位比較器１単位の比較範囲
よりも広げることによりアナログ入力信号が時間的に変
化する現象に対応することができるためＡ／Ｄ変換の安
定化、高速高精度化を図ることができる。第15図は本発
明の第６の実施例を示す回路構成図である。以下に述べ
る点に除いて、第11図で示した第４の実施例と同じであ
る。第４の実施例では、差動変換回路列１は反転及び非
反転出力電圧を出力する。その反転及び非反転出力電圧
は、選択手段24を介して第１及び第２の分圧手段250、2
51に与えられる。一方、第６の実施例では、差動変換回
路列１は反転及び非反転出力電流電圧を出力する。その
反転及び非反転出力電流は、選択手段24を介して負荷抵
抗器列80に与えられ、反転及び非反転出力電圧に変換さ
れる。その反転及び非反転出力電圧は、バッファ手段81
を介して第１及び第２の分圧手段250、251に与えられ
る。その他の点では第４の実施例と同様であり、第４の
実施例と同様にＡ／Ｄ変換を行う。したがって第４の実
施例と同様に、Ａ／Ｄ変換の安定化、高速高精度化が図
れる。第16図は本発明の第７の実施例を示す回路構成図
である。以下に述べる点を除いて、第13図で示した第５
の実施例と同じである。第５の実施例では、差動変換回
路列１は差動電圧を出力する。その差動電圧は、選択手
段30を介して第１及び第２の分圧手段310、311に与えら
れる。一方、第７の実施例では、差動変換回路１は反転
及び非反転電流を出力する。その反転及び非反転電流
は、選択手段30を介して負荷抵抗器列80に与えられ、反
転及び非反転電圧に変換される。その反転及び非反転電
圧は、バッファ手段81を介して第１及び第２の分圧手段
310、311に与えられる。その他の点では第５の実施例と
同様であり第５の実施例と同様にＡ／Ｄ変換を行う。し
たがって第５の実施例と同様に、Ａ／Ｄ変換の安定化、
高速高精度化が図れる。本発明の第6,第７の実施例は、
差動変換回路列１の出力が反転及び非反転電流である。
そのため選択手段24内のスイッチの導通抵抗のために第
１及び第２の分圧手段25に与えられる電圧がひずむこと
はない。また差動変換回路列１の出力端の電位はほとん
ど変化しないので浮遊容量の影響で信号の伝搬が遅れる
ことはない。したがって本発明の第6,第７の実施例では
第4,第５の実施例と比較してさらにＡ／Ｄ変換の高精度
化高速化が図れる。
発明の効果 以上説明したように本発明は、複数の参照電圧を発生す
る参照電圧発生手段と、一方の入力端には共通のアナロ
グ入力信号、他方の入力端には各々の前記参照電圧が入
力されておりこれら入力端子間の電位差を反転及び非反
転出力電圧に変換する複数の差動変換回路からなる差動
変換回路列と、前記アナログ入力信号と各々の参照電圧
を比較する複数の比較器からなる上位比較器回路列及び
前記上位比較器回路列の出力信号を論理処理して上位の
Ａ／Ｄ変換出力を発生する上位論理回路とからなる上位
Ａ／Ｄ変換回路と、前記上位比較器回路列の出力信号に
より前記差動変換回路列の複数の差動変換回路の参照電
圧値が前記アナログ入力信号電圧値に近接する前記複数
の差動変換回路の反転及び非反転出力電圧を選択して次
段に転送する選択手段と、前記選択された複数の差動変
換回路の参照電圧値の大きさの順に番号を付与すると
き、番号の隣接する差動変換回路の非反転出力電圧間を
分圧する第１の分圧手段と、同様に番号を隣接する前記
差動変換回路の反転出力電圧間を分圧する第２の分圧手
段と、前記第１の分圧手段により発生した複数の分圧電
圧と前記第２の分圧手段により発生した複数の分圧電圧
とを比較して下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換
回路を有する直並列型Ａ／Ｄ変換器であるため次のよう
な効果がある。
（１）従来例のようにＤ／Ａ変換回路のフルスケール電
圧と上位Ａ／Ｄ変換回路のフルスケール電圧の合わせ込
みが不要なため高精度なＡ／Ｄ変換を実現できるほか合
わせ込みのための回路手段が不要で構成が簡潔になる。
さらに参照電圧を外部信号により自由に可変できる。
（２）従来のような高精度な演算増幅器が不要で、本実
施例ではこれに替えて差動増幅回路列を有しているが、
夫々の隣接する差動増幅回路間の相対利得精度は必要で
あるが絶対精度は不要である。このため差動増幅回路は
演算増幅器を用いずとも通常のエミッタ結合やソース結
合のトランジスタ対を用いたもので十分である。また差
動増幅回路の相対利得精度は集積回路技術を用いること
で十分達成可能である。高精度な演算増幅器を用いない
ため調整箇所が不要であるため集積回路に適し、従来よ
りもより高速な直並列型Ａ／Ｄ変換器を構成できる。
（３）従来のように下位Ａ／Ｄ変換回路の参照電圧のフ
ルスケール電圧を合わせる必要がない。これは本実施例
の下位Ａ／Ｄ変換が従来のような固定化した参照電圧を
用いず選択された複数の差動出力電圧間を分圧する第１
及び第２の分圧手段を備えこの分圧された電圧を比較し
て下位のＡ／Ｄ変換を行うためで言い換えれば下位のＡ
／Ｄ変換の入力アナログ信号に対する参照電圧は上位Ａ
／Ｄ変換の参照電圧間を均等に分圧したものになってい
るからである。このことから下位のＡ／Ｄ変換と上位の
Ａ／Ｄ変換の整合性は極めて良好で、より高精度な変換
が可能となる。
（４）下位のＡ／Ｄ変換の入力信号が差動形式になって
いるため電源ノイズなどのコモンモードノイズに対して
の除去作用があり従来よりも高精度かつ安定な直並列型
Ａ／Ｄ変換器を実現できる。
（５）更に本発明では差動変換回路列１と選択手段８の
間に標本化回路列17を設けることにより従来の直並列型
Ａ／Ｄ変換器に不可欠な高精度な標本化回路を不要に
し、個々の標本化回路の精度要求を緩くし、精度劣化を
差動化と差動変換回路の利得により補償して高精度な標
本化作用を有する直並列型Ａ／Ｄ変換器を実現できる、
また標本化回路はMOSアナログスイッチ、ソースフォロ
ワー等により簡単に構成できるので従来のようなダイオ
ードブリッジや高速演算増幅器などを用いた高精度な標
本化回路が不要なので電源電圧の低減が可能なことや、
回路の安定性が高いことから集積回路の実現が容易であ
る。
（６）しかも第２の標本化回路列を付加することにより
変換時間の短縮を図ることができ変換速度が向上する。
（７）下位Ａ／Ｄ変換器の変換電圧範囲を上位比較器１
単位の比較範囲を包含してかつより広く取ることにより
時間的に変動している入力信号に対してもより正確な変
換が行なえ、よりいっそうのＡ／Ｄ変換の安定化、高速
高精度化を図ることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例の回路構成図、第２図は
アナログ入力信号Vsに対する差動変換回路の出力電圧、
各比較器の比較出力、スイッチの選択状態を示す波形
図、第３図はアナログ入力信号に対する第１及び第２の
分圧手段内の各ノードの電圧を示す波形図、第４図は第
１図中の上位論理回路の回路図、第５図は本発明の第２
の実施例における直並列型Ａ／Ｄ変換器の回路構成図、
第６図は標本化回路を有する従来の直並列型Ａ／Ｄ変換
器の回路構成図、第７図は従来の標本化回路の波形図、
第８図は本発明の第２の実施例における一対の標本化回
路の出力電圧を示す電圧波形図、第９図は本発明の第３
の実施例における直並列型Ａ／Ｄ変換器の回路構成図、
第10図は本発明の第２の実施例及び第３の実施例におけ
る変換時間とその内訳を示す説明図、第11図は本発明の
第４の実施例を示す回路構成図、第12図は本発明の第１
の実施例及び第４、第５の実施例の上位比較器１単位の
比較範囲と下位Ａ／Ｄ変換器の変換範囲を示す説明図、
第13図は本発明の第５の実施例を示す回路構成図、第14
図は本発明の第４及び第５の実施例のアナログ入力信号
と選択された差動出力電圧の関係を示す説明図、第15図
は本発明の第６の実施例を示す回路構成図、第16図は本
発明の第７の実施例を示す回路構成図、第17図は従来の
直並列型Ａ／Ｄ変換器の回路構成図、第18図は従来の直
並列型Ａ／Ｄ変換器の各部の電圧関係図、第19図は従来
の直並列型Ａ／Ｄ変換器の下位Ａ／Ｄ変換回路の入力電
圧の過渡応答を示す電圧波形図である。 １……差動変換回路列、５……上位比較器列、６……上
位論理回路、８……選択手段、90、91……第１及び第２
の分圧手段、10……下位比較器列、11……下位論理回
路、17……標本化回路列、20……第２の標本化回路列。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記アナログ入力信号と各々の参照電圧を比較する複数の
    比較器からなる上位比較器回路列及び前記上位比較器回
    路列の出力信号を論理処理して上位のＡ／Ｄ変換出力を
    発生する上位論理回路とからなる上位Ａ／Ｄ変換回路
    と、前記上位比較器回路列の出力信号により前記差動変
    換回路列の複数の差動変換回路の参照電圧値が前記アナ
    ログ入力信号電圧値に近接する前記複数の差動変換回路
    の反転及び非反転出力電圧を選択して次段に転送する選
    択手段と、前記選択された複数の差動変換回路の参照電
    圧値の大きさの順に番号を付与するとき、番号の隣接す
    る差動変換回路の非反転出力電圧間を分圧する第１の分
    圧手段と、同様に番号の隣接する前記差動変換回路の反
    転出力電圧間を分圧する第２の分圧手段と、前記第１の
    分圧手段により発生した複数の分圧電圧と前記第２の分
    圧手段により発生した複数の分圧電圧とを比較して下位
    のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを有する直
    並列型Ａ／Ｄ変換器。
  2. 【請求項２】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記反転及び非反転出力電圧を標本化する標本化回路から
    なる標本化回路列と、前記アナログ入力信号と各々の参
    照電圧を比較する複数の比較器からなる上位比較器回路
    列及び前記上位比較器回路列の出力信号を論理処理して
    上位のＡ／Ｄ変換出力を発生する上位論理回路からなる
    上位Ａ／Ｄ変換回路と、前記上位比較器回路列の出力信
    号により前記差動変換回路列の複数の差動変換回路の参
    照電圧値が前記アナログ入力信号電圧値に近接する前記
    複数の差動変換回路の前記標本化回路列の標本化回路に
    より標本化された反転及び非反転出力電圧を選択して次
    段に転送する選択手段と、前記選択された複数の差動変
    換回路の参照電圧値の大きさの順に番号を付与すると
    き、番号の隣接する差動変換回路の非反転出力電圧間を
    分圧する第１の分圧手段と、同様に番号の隣接する前記
    差動変換回路の反転出力電圧間を分圧する第２の分圧手
    段と、前記第１の分圧手段により発生した複数の分圧電
    圧と前記第２の分圧手段により発生した複数の分圧電圧
    とを比較して下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換
    回路とを有する直並列型Ａ／Ｄ変換器。
  3. 【請求項３】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記反転及び非反転出力電圧を標本化する標本化回路から
    なる第１の標本化回路列と、前記アナログ入力信号と各
    々の参照電圧を比較する複数の比較器からなる上位比較
    器回路列及び前記上位比較器回路列の出力信号を論理処
    理して上位のＡ／Ｄ変換出力を発生する上位論理回路か
    らなる上位Ａ／Ｄ変換回路と、前記上位比較器回路列の
    出力信号により前記差動変換回路列の複数の差動変換回
    路の参照電圧値が前記アナログ入力信号電圧値に近接す
    る複数の差動変換回路の前記標本化回路列の標本化回路
    により標本化された反転及び非反転出力電圧を選択して
    次段に転送する選択手段と、前記選択された複数の標本
    化された反転及び非反転出力電圧を再標本化する標本化
    回路から成る第２の標本化回路列と、前記選択された複
    数の差動変換回路の参照電圧値の大きさの順に番号を付
    与するとき、番号の隣接する差動変換回路の第２の標本
    化回路列により再標本化された非反転出力電圧間を分圧
    する第１の分圧手段と、同様に番号の隣接する差動変換
    回路の第２の標本化回路列により再標本化された反転出
    力電圧間を分圧する第２の分圧手段と、前記第１の分圧
    手段により発生した複数の分圧電圧と前記第２の分圧手
    段により発生した複数の分圧電圧とを比較して下位のＡ
    ／Ｄ変換を行なう下位Ａ／Ｄ変換回路とを有する直並列
    型Ａ／Ｄ変換器。
  4. 【請求項４】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記アナログ入力信号と前記差動変換回路の各々の参照電
    圧の中間電圧を比較する複数の比較器からなる上位比較
    器回路列及び前記上位比較器回路列の出力信号を論理処
    理して上位のＡ／Ｄ変換出力を発生する上位論理回路か
    らなる上位Ａ／Ｄ変換回路と、前記上位比較器回路列の
    出力信号により前記差動変換回路列の複数の差動変換回
    路のうちその参照電圧値が前記アナログ入力信号電圧に
    近接する前記複数の差動変換回路の反転及び非反転出力
    電圧を選択して次段に転送する選択手段と、前記選択さ
    れた複数の差動変換回路の参照電圧値の大きさの順に番
    号を付与するとき、番号の隣接する差動変換回路の非反
    転出力電圧間を分圧する第１の分圧手段と、同様に番号
    の隣接する前記差動変換回路の反転出力電圧間を分圧す
    る第２の分圧手段と、前記第１の分圧手段により発生し
    た複数の分圧電圧と前記第２の分圧手段により発生した
    複数の分圧電圧とを比較して下位のＡ／Ｄ変換を行なう
    下位Ａ／Ｄ変換回路とを有し、前記下位Ａ／Ｄ変換回路
    の変換電圧範囲が前記上位比較器回路列の１単位の比較
    電圧範囲より広いことを特徴とする直並列型Ａ／Ｄ変換
    器。
  5. 【請求項５】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記アナログ入力信号と前記差動変換回路の各々の参照電
    圧の中間電圧を比較する複数の比較器からなる上位比較
    器回路列及び前記上位比較器回路列の出力信号を論理処
    理して上位のＡ／Ｄ変換出力を発生する上位論理回路か
    らなる上位Ａ／Ｄ変換回路と、前記上位比較器回路列の
    出力信号により前記差動変換回路列の複数の差動変換回
    路の参照電圧値が前記アナログ入力信号電圧値よりも高
    い差動変換回路と低い差動変換回路の反転及び非反転出
    力電圧を選択して次段に転送する選択手段と、前記選択
    された前記２つの差動変換回路の非反転出力電圧間を分
    圧する第１の分圧手段と、同様に選択された前記２つの
    差動変換回路の反転出力電圧間を分圧する第２の分圧手
    段と、前記第１の分圧手段により発生した複数の分圧電
    圧と前記第２の分圧手段により発生した複数の分圧電圧
    とを比較して下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換
    回路とを有し、前記下位Ａ／Ｄ変換回路の変換電圧範囲
    が前記上位比較器回路列の１単位の比較電圧範囲より広
    いことを特徴とする直並列型Ａ／Ｄ変換器。
  6. 【請求項６】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記アナログ入力信号と前記差動変換回路の各々の参照電
    圧の中間電圧を比較する複数の比較器からなる上位比較
    器回路列及び前記上位比較器回路列の出力信号を論理処
    理して上位のＡ／Ｄ変換出力を発生する上位論理回路か
    らなる上位Ａ／Ｄ変換回路と、前記上位比較器回路列の
    出力信号により前記差動変換回路列の複数の差動変換回
    路の参照電圧値が前記アナログ入力信号電圧値に近接す
    る３つ差動変換回路の反転及び非反転出力電圧を選択し
    て次段に転送する選択手段と、前記選択された３つの差
    動変換回路の参照電圧値の大きさの順に番号を付与する
    とき、番号の隣接する差動変換回路の非反転出力電圧間
    を分圧する第１の分圧手段と、同様に選択された前記３
    つの差動変換回路の参照電圧値の大きさの順に番号を付
    与するとき、番号の隣接する差動変換回路の反転出力電
    圧間を分圧する第２の分圧手段と、前記第１の分圧手段
    により発生した複数の分圧電圧と前記第２の分圧手段に
    より発生した複数の分圧電圧とを比較して下位のＡ／Ｄ
    変換を行なう下位Ａ／Ｄ変換回路とを有し、前記下位Ａ
    ／Ｄ変換回路の変換電圧範囲が上位比較器回路列の１単
    位の比較電圧範囲より広いことを特徴とする直並列型Ａ
    ／Ｄ変換器。
  7. 【請求項７】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記アナログ入力信号と各々の参照電圧を比較する複数の
    比較器からなる上位比較器回路列及び前記上位比較器回
    路列の出力信号を論理処理して上位のＡ／Ｄ変換出力を
    発生する上位論理回路からなる上位Ａ／Ｄ変換回路と、
    前記上位比較器回路列の出力信号により前記差動変換回
    路列の複数の差動変換回路の参照電圧値が前記アナログ
    入力信号電圧値に近接する複数の差動変換回路の反転及
    び非反転出力電流を選択して次段に転送する選択手段
    と、前記選択された複数の反転及び非反転出力電流を複
    数の反転及び非反転出力電圧に変換する複数の負荷回路
    と、前記選択された複数の差動変換回路の参照電圧値の
    大きさの順に番号を付与するとき、番号の隣接する差動
    変換回路の非反転出力電流により前記負荷回路に発生し
    た非反転出力電圧間を分圧する第１の分圧手段と、同様
    に番号の隣接する前記差動変換回路の反転出力電流によ
    り前記負荷回路に発生した反転電圧間を分圧する第２の
    分圧手段と、前記第１の分圧手段により発生した複数の
    分圧電圧と前記第２の分圧手段により発生した複数の分
    圧電圧とを比較して下位のＡ／Ｄ変換を行なう下位Ａ／
    Ｄ変換回路とを有する直並列型Ａ／Ｄ変換器。
  8. 【請求項８】複数の参照電圧を発生する参照電圧発生手
    段と、一方の入力端には共通のアナログ入力信号、他方
    の入力端には各々の前記参照電圧が入力されておりこれ
    ら入力端子間の電位差を反転及び非反転出力電圧に変換
    する複数の差動変換回路からなる差動変換回路列と、前
    記アナログ入力信号と前記差動変換回路の各々の参照電
    圧の中間電圧を比較する複数の比較器からなる上位比較
    器回路列及び前記上位比較器回路列の出力信号を論理処
    理して上位のＡ／Ｄ変換出力を発生する上位論理回路か
    らなる上位Ａ／Ｄ変換回路と、前記上位比較器回路列の
    出力信号により前記差動変換回路列の複数の差動変換回
    路の参照電圧値が前記アナログ入力信号電圧値に近接す
    る複数の差動変換回路の反転及び非反転出力電流を選択
    して次段に転送する選択手段と、前記選択された複数の
    反転及び非反転出力電流を複数の反転及び非反転出力電
    圧に変換する複数の負荷回路と、前記選択された複数の
    差動変換回路の参照電圧値の大きさの順に番号を付与す
    るとき、番号の隣接する差動変換回路の非反転出力電流
    により前記負荷回路に発生した非反転出力電圧間を分圧
    する第１の分圧手段と、同様に番号の隣接する前記差動
    変換回路の反転出力電流により前記負荷回路に発生した
    反転出力電圧間の電圧間を分圧する第２の分圧手段と、
    前記第１の分圧手段により発生した複数の分圧電圧と前
    記第２の分圧手段により発生した複数の分圧電圧とを比
    較して下位のＡ／Ｄ変換を行なう下位Ａ／Ｄ変換回路と
    を有し、前記下位Ａ／Ｄ変換回路の変換電圧範囲が上位
    比較器回路列の１単位の比較電圧範囲より広いことを特
    徴とする直並列型Ａ／Ｄ変換器。
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