JPH0664565B2 - Asynchronous multi-valued logical data processing method - Google Patents
Asynchronous multi-valued logical data processing methodInfo
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Description
【発明の詳細な説明】 ＜技術分野＞ 本発明は高速処理される非同期型多値論理データ処理方
式に関するものである。Description: TECHNICAL FIELD The present invention relates to a high-speed asynchronous multi-valued logical data processing system.
＜従来技術＞ 多値論理データ処理システムにおいて、多値論理入力を
シリアル−パラレル変換して並列演算処理系に供給し、
処理結果をパラレル−シリアル変換によって再び多値論
理で出力するようにすれば、その処理を高速化できる。<Prior Art> In a multi-valued logic data processing system, multi-valued logic inputs are serial-parallel converted and supplied to a parallel arithmetic processing system,
If the processing result is output again in multi-valued logic by parallel-serial conversion, the processing speed can be increased.
ところで、従来のシリアル−パラレル変換器及びパラレ
ル−シリアル変換器は、データ信号を取り込むタイミン
グを得るために、同期クロック信号（独立のクロックジ
ェネレータ、またはシステムクロックから生成する）を
必要とする。例えば、シリアル入力データを８ビットの
パラレル出力データに変換する場合、あるいは８ビット
１組のパラレル入力データを８ビット分のシリアル出力
データに変換する場合、それぞれ１組に対して８個の同
期クロックを必要とする。また従来のクロックパルスは
デューティ比が一定であり、必ずしもデータ信号に対応
したものではないから、データ信号の変化とクロックの
タイミングの相違により、誤りを生じる可能性がある。
データ信号は一般に、処理の過程でクロック信号に対し
て遅延を生じる。By the way, the conventional serial-parallel converter and parallel-serial converter require a synchronous clock signal (independent clock generator or generated from a system clock) in order to obtain a timing for capturing a data signal. For example, when converting serial input data to 8-bit parallel output data, or when converting 8-bit parallel input data to 8-bit serial output data, eight synchronous clocks are provided for each set. Need. Further, since the conventional clock pulse has a constant duty ratio and does not necessarily correspond to the data signal, an error may occur due to a change in the data signal and a difference in clock timing.
The data signal generally causes a delay with respect to the clock signal during processing.
＜発明の目的＞ 本発明は、多値論理のデータ信号自体にある種の制御情
報をはさみこむことが容易なことに鑑み、同期クロック
を不要にして非同期に、かつ高速処理できる多値論理デ
ータ処理方式を提供するものである。<Objects of the Invention> In view of the fact that it is easy to insert some kind of control information in the multi-valued logic data signal itself, the present invention is a multi-valued logic data processing capable of asynchronous and high-speed processing without the need for a synchronous clock. It provides a method.
＜発明の構成＞ 本発明の非同期型多値論理データ処理方式は、２本のデ
ータ伝送線を介して送信されてきた多値論理の直列デー
タであって、それぞれ２値論理に従う、互いに同一レベ
ルのデータ対（１１又は００）によって意味付けされる
“１”、“０”のデータと、それぞれ２値論理に従う、
互いに異なるレベルのデータ対（１０又は０１）によっ
て意味付けされる制御情報とを含み、前記“１”、
“０”の各データ間に前記制御情報が挿入されて成る構
成の多値論理直列データを受け、前記制御情報の検出に
基づき、前記“１”、“０”のデータをシリアル−パラ
レル変換して並列演算処理系に供給し、処理結果をパラ
レル−シリアル変換によって、再び前記多値論理の直列
データとして出力することを特徴とするものである。<Structure of the Invention> The asynchronous multi-valued logical data processing method of the present invention is serial data of multi-valued logic transmitted through two data transmission lines, and each has the same level according to the binary logic. "1", "0" data, which is defined by the data pair (11 or 00), and binary logic, respectively,
The control information defined by data pairs (10 or 01) of different levels,
The multi-valued logical serial data having the structure in which the control information is inserted between each data of "0" is received, and the data of "1" and "0" are serial-parallel converted based on the detection of the control information. Is supplied to the parallel arithmetic processing system, and the processing result is again output as the serial data of the multivalued logic by parallel-serial conversion.
＜実施例＞ 以下図面に従って本発明の一実施例を説明する。<Example> An example of the present invention will be described below with reference to the drawings.
第１図は一実施例の概略構成図を示すものである。多値
論理シリアル−パラレル変換器１は多値論理のシリアル
データ入力を並列データに変換し、多値論理パラレル−
シリアル変換器２は並列演算処理系３で処理された並列
データを多値論理のシリアルデータ出力に変換するもの
である。FIG. 1 shows a schematic configuration diagram of one embodiment. The multi-value logic serial-parallel converter 1 converts multi-value logic serial data input into parallel data, and multi-value logic parallel-
The serial converter 2 converts the parallel data processed by the parallel operation processing system 3 into a multi-value logic serial data output.
第２図に多値論理シリアル−パラレル変換器１の詳細を
第３図に第２図の要部信号波形例を示す。FIG. 2 shows the details of the multi-valued logic serial-parallel converter 1, and FIG. 3 shows an example of the signal waveform of the main part of FIG.
カウンタ回路４は並列出力の幅を任意に設定するもの
で、ここでは３ビットの初期値入力ｉ1，ｉ2，ｉ3を有
するダウンカウンタからなる。今、ｉ1，ｉ2，ｉ3を
“１”，“１”，“１”として８ビットに設定している
ものとする。また多値論理は表１のように３値論とし、
データ信号Ｉ1，Ｉ2が共に“０”のとき論理“０”、共
に“１”のとき論理“１”、それ以外の一方が“０”
（又は“１”）で他方が“１”（又は“０”）のとき
“Nil”に対応させている。The counter circuit 4 arbitrarily sets the width of the parallel output, and is composed of a down counter having 3-bit initial value inputs i 1 , i 2 , and i 3 here. Now, it is assumed that i 1 , i 2 , and i 3 are set to 8 bits as “1”, “1”, and “1”. Also, the multivalued logic is ternary theory as shown in Table 1,
When the data signals I 1 and I 2 are both “0”, the logic is “0”, when both are “1”, the logic is “1”, and the other one is “0”.
(Or "1") and the other is "1" (or "0"), it corresponds to "Nil".
この３値論理の“Nil”を制御情報として使用し、デー
タとデータ間に“Nil”をはさむことで、各個のデータ
信号の識別を行なうことができる。“Nil”のはさみこ
みは、第３図タイムチャートのシリアル入力波形例に示
されるように、表１の３値論理に対して、データ信号Ｉ
1，Ｉ2のいずれか一方を逆転することで“Nil”とな
り、簡単に実現できる。すなわち、３値論理のデータ論
理“０”，“１”の期間中は、データ信号Ｉ1，Ｉ2の両
方が同じ値“０”か“１”をとり、“Nil”期間中は別
々の値をとるという性質が利用できる。 By using "Nil" of this ternary logic as control information and inserting "Nil" between data, it is possible to identify each data signal. As shown in the serial input waveform example of the time chart of FIG. 3, the “Nil” scissors shows the data signal I for the three-valued logic of Table 1.
1, by reversing one of I 2 "Nil" next, can be easily realized. That is, both the data signals I 1 and I 2 have the same value “0” or “1” during the period of the data logic “0” and “1” of the three-valued logic, and are different during the “Nil” period. The property of taking a value can be used.
“Nil”のデューティ比は、あくまでデータ信号の区切
りに対応するものであるから、クロックのように一定で
なくてもよく、またデータ信号と基本的に同じ取り扱い
をされる信号であるため、データ信号だけが著しく遅延
を生じるということもない。The “Nil” duty ratio does not have to be constant like a clock because it corresponds to the delimiter of the data signal, and since it is a signal that is basically treated the same as the data signal, Nor is the signal alone significantly delayed.
なお、上記Ｉ1及びＩ2は全く等価なシリアルデータとし
て作成されるものであり、該Ｉ1及びＩ2によって多値論
理０（Ｉ1＝Ｉ2＝０のとき）又は多値論理１（Ｉ1＝Ｉ2
＝１のとき）が表現される。そして、該多値論理データ
の区切り部分に、例えば、Ｉ2のレベルを反転させるこ
とによって、多値論理データＮｉ１が制御情報として挟
みこまれる。The above I 1 and I 2 are created as completely equivalent serial data, and depending on the I 1 and I 2 , the multivalued logic 0 (when I 1 = I 2 = 0) or the multivalued logic 1 ( I 1 = I 2
= 1) is expressed. Then, for example, by inverting the level of I 2 , the multi-valued logic data Ni1 is sandwiched as control information at the delimiter portion of the multi-valued logic data.
さて、第２図において、シリアルな多値論理のデータ信
号Ｉ1，Ｉ2が送り込まれてきたとき、“Nil”であれば
排他的オアゲート５の出力は“High”となる。この“Hi
gh”の立上り時にデータ信号Ｉ1の値をシフトレジスタ
６に取り込むとともに、記憶している内容を１つずつシ
フトする。第３図のタイムチャートでは、データ信号Ｉ
2側を逆転してデータ間に“Nil”をはさみこむようにし
ているので、“Nil”になったとき（排他的オアゲート
５の出力が“High”となる立上り時）のデータ信号Ｉ1
の値は３値論理のデータ論理に対応し、これがシフトレ
ジスタ６に取り込まれる。Now, in FIG. 2, when the serial multi-valued logic data signals I 1 and I 2 are "Nil", the output of the exclusive OR gate 5 becomes "High". This “Hi
At the rising edge of "gh", the value of the data signal I 1 is loaded into the shift register 6 and the stored contents are shifted one by one. In the time chart of FIG.
Since the 2 side is reversed and "Nil" is sandwiched between data, the data signal I 1 when it becomes "Nil" (at the rising edge when the output of the exclusive OR gate 5 becomes "High")
The value of corresponds to the data logic of ternary logic, and this is taken into the shift register 6.
一方、カウント回路４は排他的オアゲート５の出力をイ
ンバータ７を介して、インバータ出力が“High”となる
立上りに同期してカウントダウンする。すなわち、デー
タ信号Ｉ1，Ｉ2が“Nil”でなくなった後、インバータ
出力は“High”になるが、この出力によりカウンタ回路
４が初期設定された値から順次１つずつカウントダウン
される。カウント回路４の内容が０になれば、これが判
定回路８で判定され判定出力を“High”とする。On the other hand, the count circuit 4 counts down the output of the exclusive OR gate 5 via the inverter 7 in synchronization with the rising of the inverter output to become "High". That is, after the data signals I 1 and I 2 are no longer “Nil”, the inverter output becomes “High”, but this output causes the counter circuit 4 to count down one by one from the initially set value. When the content of the count circuit 4 becomes 0, this is judged by the judgment circuit 8 and the judgment output is made "High".
判定出力が“High”となったときパラレルラッチ９は動
作し、シフトレジスタ６の出力内容を取り込む。そし
て、次に判定出力が“High”となって新しい出力内容を
取り込むまで、８ビットのパラレル出力Ｐ1〜Ｐ8はその
ままのデータを保持する。パラレルラッチ９により８ビ
ットのパラレル出力Ｐ1〜Ｐ8を保持している間、排他的
オアゲート５から、どのような形であるにせよ、８個分
のデータを識別する“Nil”判定信号Ｎを出力できるこ
と明らかである。When the determination output becomes “High”, the parallel latch 9 operates and fetches the output content of the shift register 6. Then, the 8-bit parallel outputs P 1 to P 8 retain the same data until the next determination output becomes “High” and new output contents are fetched. While holding the 8-bit parallel output P 1 to P 8 by the parallel latch 9, the exclusive OR gate 5, whether it is any way, "Nil" identifies the data of the 8 pieces of the determination signal N It is clear that can be output.
第１図の並列演算処理系３では、上記８ビットのパラレ
ル出力Ｐ1〜Ｐ8をもって適宜の演算などが処理される。
処理された結果は、多値論理パラレル−シリアル変換器
２により再び３値論理のシリアルデータに変換される。In the parallel operation processing system 3 shown in FIG. 1, appropriate operations and the like are processed by the 8-bit parallel outputs P 1 to P 8 .
The processed result is again converted into ternary logic serial data by the multi-valued logic parallel-serial converter 2.
第４図に多値論理パラレル−シリアル変換器２の詳細
を、第５図に第４図の要部信号波形例を示す。FIG. 4 shows the details of the multi-valued logic parallel-serial converter 2, and FIG. 5 shows an example of the signal waveform of the main part of FIG.
カウンタ回路１０はシリアル−パラレル変換器１におけ
るカウンタ回路４と相対応して、シリアル出力を所定の
ビット数に初期設定するもので、ここでは同じく初期入
力ｉ1′，ｉ2′，ｉ3′を“１”，“１”，“１”にし
て８ビットに定めているものとする。The counter circuit 10 corresponds to the counter circuit 4 in the serial-parallel converter 1 and initializes the serial output to a predetermined number of bits. Here, the initial inputs i 1 ′, i 2 ′ and i 3 ′ are also the same. Is set to 8 bits by setting "1", "1", "1".
“Nil”判定信号Ｎ′はシリアル−パラレル変換器１の
ものをそのまま利用してもよいし、処理される１組（８
ビット）のデータ単位毎に保持されるようなものであっ
てもよい。少なくとも、パラレルデータの更新が行なわ
れる前に８個の“Nil”が判定できるものであればよ
い。As the “Nil” judgment signal N ′, the signal of the serial-parallel converter 1 may be used as it is, or one set (8
It may be held for each data unit of (bit). At least, it is sufficient that eight "Nil" can be determined before the parallel data is updated.
並列演算処理系３からのパラレル入力Ｐ1′〜Ｐ8′がマ
ルチプレクサ１１に加えられ、カウント回路１０の内容
によってその１ビット分が取り出される。マルチプレク
サ１１のＡＢＣの入力と取り出される入力端子１〜８の
関係は第２表のとおりである。Parallel inputs P 1 ′ to P 8 ′ from the parallel processing system 3 are added to the multiplexer 11, and one bit thereof is taken out depending on the contents of the count circuit 10. Table 2 shows the relationship between the input of the ABC of the multiplexer 11 and the input terminals 1 to 8 taken out.
マルチプレクサ１１のＡＢＣはカウント回路１０の内容
に対応し、カウント回路１０のカウントダウンに従い、
取り出される選択入力端子を８，７，６…１と順次変化
していくこととなる。 ABC of the multiplexer 11 corresponds to the contents of the count circuit 10, and according to the countdown of the count circuit 10,
The selected input terminals taken out are sequentially changed to 8, 7, 6, ...
“Nil”判定信号Ｎ′はパラレルデータの最下位ビット
Ｐ1′とともに排他的ノアゲート１２に加えられ、“Ni
l”判定信号Ｎ′と最下位ビットＰ1′により“Nil”を
識別している。カウンタ回路１０は“Nil”の“High”
の立上りに同期してカウントダウンされるのでインバー
タ１３を介している。そして、また排他的ノアゲート１
２の出力とインバータ１３の出力により、マルチプレク
サ１１から取り出されるシリアル出力を多値化してい
る。マルチプレクサ１１に接続された多値化回路１４は
このためのものである。"Nil" determination signal N 'is the least significant bit P 1 parallel data' applied to XNOR gate 12 along with the, "Ni
l "determination signal N 'and the least significant bits P 1' by""identifying the. counter circuit 10 is" Nil Nil "in" High "
Since it is counted down in synchronism with the rising edge of, it is through the inverter 13. And again exclusive NOR gate 1
The serial output extracted from the multiplexer 11 is multi-valued by the output of 2 and the output of the inverter 13. The multivalued circuit 14 connected to the multiplexer 11 is for this purpose.
排他的ノアゲート１２により“Nil”を識別したとき、
その出力は“Low”で多値化回路１４からマルチプレク
サ１１の出力を反転して取り出し、“Nil”判定信号
Ｎ′より識別された“Nil”の期間に相当してシリアル
な出力Ｗ，Ｗｐに“Nil”をはさみこむ。“Nil”を識別
していないとき排他的ノアゲート１２の出力は“High”
で、Ｗｐにはマルチプレクサ１１から取り出されるＷが
そのまま出力され同論理値の信号となる。When "Nil" is identified by the exclusive NOR gate 12,
The output is "Low", the output of the multiplexer 11 is inverted and taken out from the multi-valued circuit 14, and is converted into serial outputs W and Wp corresponding to the "Nil" period identified by the "Nil" determination signal N '. Insert "Nil". The output of the exclusive NOR gate 12 is "High" when "Nil" is not identified.
Then, W taken out from the multiplexer 11 is directly output to Wp and becomes a signal of the same logical value.
“Nil”判定信号Ｎ′とマルチプレクサ１１の最下位ビ
ット入力Ｐ1′で“Nil”を識別しているのは、最下位ビ
ットＰ1′をＷとして取り出すとき、パラレル入力Ｐ1′
〜Ｐ8′が新しい値に更新されることによる取り出しミ
スを避けるためで、更新される最下位ビットＰ1′の論
理が逆転するときは更新時の“Nil”判定信号Ｎ′の論
理を“Nil”として扱うようにしたものである。以下１
組における“Nil”判定信号Ｎ′の“Nil”識別はこれに
よることとなり、パラレル入力Ｐ1′〜Ｐ8′の最下位ビ
ットＰ1′の論理が逆転することによって、“Nil”識別
も変わることとなる。"Nil" determination signal N 'the least significant bit input P 1 of the multiplexer 11' of identifying the "Nil" in the least significant bits P 1 'when retrieving as W, parallel input P 1'
'In order to avoid the extraction error due to be updated to a new value, the least significant bit P 1 is updated' to P 8 when the logic is reversed logical update time of "Nil" determination signal N '" It is treated as "Nil". 1 below
"Nil" determination signal N in the set 'is "Nil" identification becomes possible by this, parallel input P 1' by the logic of 'least significant bits P 1' of to P 8 is reversed, "Nil" also changes identified It will be.
このようにして８ビットのパラレル入力は８ビット分の
３値論理のシリアル出力に変換される。In this way, the 8-bit parallel input is converted into 8-bit ternary logic serial output.
なお、第１図の並列演算処理系３は、多値論理シリアル
−パラレル変換器１の“Nil”を利用して、多値論理の
並列データとすることによって、同時並列処理に適した
データ駆動的な制御方式の処理系とすることもできる。The parallel operation processing system 3 shown in FIG. 1 uses the “Nil” of the multi-valued logic serial-parallel converter 1 to convert the multi-valued logic into parallel data, which is suitable for simultaneous parallel processing. It may be a processing system of a general control method.
＜発明の効果＞ 以上のように本発明によれば、データ誤り率を低減し
て、非同期に高速処理できる有用な非同期型多値論理デ
ータ処理方式が提供できる。<Advantages of the Invention> As described above, according to the present invention, it is possible to provide a useful asynchronous multi-valued logical data processing method capable of reducing the data error rate and asynchronously performing high-speed processing.
第１図は本発明の一実施例を示す概略構成図、第２図は
第１図の要部詳細を示すブロックダイヤグラム、第３図
は第２図の各部信号波形例を示すタイムチャート、第４
図は第１図の他の要部詳細を示すブロックダイヤグラ
ム、第５図は第４図の各部信号波形例を示すタイムチャ
ートである。 １…多値論理シリアル−パラレル変換器、２…多値論理
パラレル−シリアル変換器、３…並列演算処理系、４・
10…カウンタ回路、６…シフトレジスタ、９…パラレル
ラッチ、１１…マルチプレクサ。FIG. 1 is a schematic configuration diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing details of essential parts of FIG. 1, FIG. 3 is a time chart showing examples of signal waveforms of respective parts of FIG. Four
FIG. 5 is a block diagram showing details of other main parts of FIG. 1, and FIG. 5 is a time chart showing an example of signal waveforms of respective parts of FIG. 1 ... Multi-valued logic serial-parallel converter, 2 ... Multi-valued logic parallel-serial converter, 3 ... Parallel arithmetic processing system, 4 ...
10 ... Counter circuit, 6 ... Shift register, 9 ... Parallel latch, 11 ... Multiplexer.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−139608（ＪＰ，Ａ) 特開 昭55−1735（ＪＰ，Ａ) 特公 昭54−9442（ＪＰ，Ｂ２) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-50-139608 (JP, A) JP-A-55-1735 (JP, A) JP-B-54-9442 (JP, B2)
Claims (1)
た多値論理の直列データであって、それぞれ２値論理に
従う、互いに同一レベルのデータ対（１１又は００）に
よって意味付けされる“１”、“０”のデータと、それ
ぞれ２値論理に従う、互いに異なるレベルのデータ対
（１０又は０１）によって意味付けされる制御情報とを
含み、前記“１”、“０”の各データ間に前記制御情報
が挿入されて成る構成の多値論理直列データを受け、前
記制御情報の検出に基づき、前記“１”、“０”のデー
タをシリアル−パラレル変換して並列演算処理系に供給
し、処理結果をパラレル−シリアル変換によって、再び
前記多値論理の直列データとして出力することを特徴と
する非同期型多値論理データ処理方式。1. Multi-valued logic serial data transmitted via two data transmission lines, each of which is meaningful by a data pair (11 or 00) of the same level, which follows binary logic. The data of "1" and "0", and the control information that is meaningful by the data pairs (10 or 01) of different levels according to the binary logic, respectively, the data of "1" and "0" The multi-valued logical serial data having the structure in which the control information is inserted between them is received, and based on the detection of the control information, the data of "1" and "0" are serial-parallel converted to a parallel arithmetic processing system. An asynchronous multi-valued logic data processing method, which supplies the processed result and outputs it again as parallel-serial conversion data as the multi-valued logic serial data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091848A JPH0664565B2 (en) | 1983-05-24 | 1983-05-24 | Asynchronous multi-valued logical data processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091848A JPH0664565B2 (en) | 1983-05-24 | 1983-05-24 | Asynchronous multi-valued logical data processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216244A JPS59216244A (en) | 1984-12-06 |
| JPH0664565B2 true JPH0664565B2 (en) | 1994-08-22 |
Family
ID=14037988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091848A Expired - Lifetime JPH0664565B2 (en) | 1983-05-24 | 1983-05-24 | Asynchronous multi-valued logical data processing method |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0664565B2 (en) |
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