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JPH0661249A - Ｍｏｓデバイスの製造方法 - Google Patents

Ｍｏｓデバイスの製造方法

Info

Publication number
JPH0661249A
JPH0661249A JP5170904A JP17090493A JPH0661249A JP H0661249 A JPH0661249 A JP H0661249A JP 5170904 A JP5170904 A JP 5170904A JP 17090493 A JP17090493 A JP 17090493A JP H0661249 A JPH0661249 A JP H0661249A
Authority
JP
Japan
Prior art keywords
sidewall
layer
polysilicon
patterning
major surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5170904A
Other languages
English (en)
Inventor
Kwing F Lee
フェイ リー キン
Ran-Hong Yan
ヤン ラン―ホン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH0661249A publication Critical patent/JPH0661249A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 高性能な１μｍ以下のゲート長さのＰＭＯＳ
デバイスの有効な製法を提供する。 【構成】 本方法には、ポリシリコン・ゲート電極８０
の形成ステップとシリコン・ウエハ１０にソース・ドレ
イン接合領域１１０を形成するイオン注入ステップがあ
る。さらにこのイオン注入ステップの前にこの電極に隣
接し接触する第１の側壁１００の形成ステップがある。
このウエハのこの電極と側壁の直接下にある部分から少
なくとも部分的に前記ソース・ドレイン接合を除くよう
に前記イオン注入ステップを行う。好ましくは、第１の
側壁の形成後に第１のイオン注入ステップを行い、次に
第１の側壁に連続する第２の側壁１２０を形成の後に第
２のイオン注入ステップを行いソース・ドレイン接合領
域１３０を形成するが、これは前記電極とこの第１と第
２の側壁の直接下にあるウエハ部分から少なくとも部分
的に除くように行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳデバイスの製造
に係り、特に１μｍより小さいゲート長さを有するＰチ
ャネル・デバイスの製造に関する。
【０００２】
【従来の技術】最近まで、ＦＥＴ集積回路の密度の向上
は、主としてそのデバイス寸法の微細化により行われ
た。ところが、ゲート長さを０．５μｍ以下にまで小さ
くすると新しく短チャネル効果が現れ、これが微細化デ
バイスの性能を損う。この短チャネル効果を軽減する方
法の１つに２重の注入ステップを用いてそのソース・ド
レイン領域を特製化する方法がある。例えばＮチャネル
・デバイスにおいて、低エネルギーのヒ素やアンチモン
の注入によりそのイントリンシック・デバイス領域の近
くに浅い接合の形成を行う。次の高エネルギーの注入に
よりそのエクストリンシック領域に深い接合の形成が行
いこのソース・ドレインの接触を容易にする。このよう
な方法については次の報告がある。
【０００３】それは、ジー・エイ・サイハラズ（Ｇ．
Ａ．ＳａｉＨａｌａｓｚ）ら、題名“０．１−μｍゲー
ト長さの低温動作ＦＥＴに対する設計と実験技術”、Ｉ
ＥＥＥＥｌｅｃｔｒ．Ｄｅｖｉｃｅ Ｌｅｔｔ．、ＥＤ
Ｌ−第８巻、４６３−４６６頁、（１９８７年）、で参
照のこと。この報告では、自己整合状に浅い接合と深い
接合の領域を入れるのに側壁、この代表例としては酸化
物側壁を用いる。このような方法は、ＮＭＯＳの製造に
ついては有望な結果を示したが、ＰＭＯＳの製造につい
ては適切な解決を与えることができない。すなわち、浅
いホウ素ドーピングした接合（その類のＰＭＯＳに対し
て必要とされるような）は形成するのが難しく、例えば
その注入基板材料の念入りな予備アモルファス化が必要
となる。
【０００４】また別の方法に、“垂直ドーピング技術”
と呼ばれる方法があるが、これは浅い接合の要求条件を
緩和するものである。このような方法については例えば
次の報告がある。それは、アール・エッチ・ヤン（Ｒ．
Ｈ．Ｙａｎ）ら、題名“垂直ドーピング技術を用いるケ
イ素ＭＯＳ電界効果トランジスタの０．１−μｍ領域段
階化”、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、第５９巻、
３３１５−３３１７頁、（１９９１年）、で参照のこ
と。この垂直ドーピング技術の方法では、そのイントリ
ンシック・デバイス領域はパルス波形のドーピング・プ
ロファイルを有し、それにより比較的高いドーピング密
度の埋込み層となる。しかし、注入後アニールの際にホ
ウ素の横拡散が次の場合に有害となる。それは垂直加工
デバイスおよび他のデバイスで接合深さがほぼそのチャ
ネル長さと同じまたはそれより大きい場合に起る。
【０００５】すなわち、横拡散ホウ素原子がその接合深
さの通常約７０パーセントの値の距離だけそのチャネル
領域へ侵入する傾向がある。このためにソース・ドレイ
ン重複による寄生容量が許容できない量となる。ソース
・ドレイン重複容量の種々の減少方法が研究された。例
えば、米国特許第４，５３２，６９７号、ピー・ケイ・
コー（Ｐ．Ｋ．Ｋｏ）、１９８５年８月６日発行、で
は、差別的酸化によりポリシリコン・ゲート・メサの側
面上に酸化物層の０．１５μｍ厚さまでのイン・シチュ
成長を行っている。この酸化物層の成長の後、例えばヒ
素の注入により浅いソース・ドレイン接合を形成する。
この酸化物層がそのゲート・メサからの注入領域を片寄
らせそのため重複容量が減少する結果となる。
【０００６】ところが、イン・シチュ酸化の際にこのウ
エハは、比較的長時間比較的高温に暴露される。通常、
例えばスチーム酸化に対して摂氏８５０度以上に２０分
間以上、またドライ酸化に対して摂氏９５０度以上に３
０分間以上である。（これについては、例えば、ティ・
アイ・カミンス（Ｔ．Ｉ．Ｋａｍｉｎｓ）、題名“リン
・ドーピングした低圧ないし常圧ＣＶＤ多結晶シリコン
膜の酸化”、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．、
第１２６巻、８３８−８４４頁、（１９７９年）を参照
のこと。）一般に製造されるこのデバイスのチャネル領
域は、この酸化物層を形成する前にドーピングする必要
がある。
【０００７】その結果、この熱的サイクルによりドーパ
ント化学種のはじめに限定されていたそのチャネル領域
からの拡散が許容できなくなるような量となる。この傾
向は、０．５μｍ以下のゲート長さを有するデバイスの
製造には特に欠点となる。この差別的な酸化法は、さら
に次の理由からの欠点がある。それはこの方法では実質
的に種々のドーピング・レベルを有するシリコン領域が
種々の酸化速度を示すことによるためである。このポリ
シリコン・ゲート・メサのドーピングは、目的とするソ
ース・ドレイン領域のドーピングと異なるようにするの
にドーピング・ステップの追加が必要となる。このドー
ピング・ステップの追加は余分な製造コストとなるため
不利である。
【０００８】
【発明が解決しようとする課題】ソース・ドレインのド
ーパント化学種がそのデバイスのイントリンシック領域
に拡散する場合に生ずる寄生容量を減少できる一般に広
く利用可能な方法は現在まで得られていない。
【０００９】
【課題を解決するための手段】このために本発明者らは
次に述べるＭＯＳデバイス製造の新規側壁法を開発し
た。本方法により製造するデバイスでは、その深い接合
領域からのドーパント化学種例えばホウ素の拡散のため
従来の方法に比較してゲート侵入が比較的ないものであ
る。その結果、標準的なイオン注入法を用いて、次のよ
うな小さいゲート長さを有するデバイス、例えばＰチャ
ネル・デバイスの製造が可能となる。ここでそのゲート
長さは０．５μｍより小さい、さらに０．１５μｍ以下
のような小さいものさえ可能である。
【００１０】２重に注入ステップを行う従来法では、ま
ず浅い接合を形成し、この浅い注入の後に側壁を形成
し、その次の注入により深い接合を形成するが、これは
その側壁によりマスクされたものである。従来法に対
し、本法ではその浅い注入ステップの後ではなくてその
前に第１の側壁を形成するものである。本発明の好まし
い実施態様では、その浅い注入ステップの後に第２の側
壁をさらに形成するものである。これら側壁を低圧化学
気相成長法（ＬＰＣＶＤと略す）により整合するように
堆積するのが好ましい。これら側壁は通常二酸化ケイ素
からできているが、ただし整合するように堆積できる他
の絶縁材料を用いることもできる。このような他の材料
例としてちっ化ケイ素やドーピングしていないポリシリ
コンを挙げることができる。
【００１１】本方法のこの第１の側壁は、一般的に２０
０Ａ（以下オングストロームの略称とする）以上の厚
さ、さらに通常約５００Ａの厚さのものである。この第
１の側壁の厚さは、また一般的にそのゲート長さの１０
％以上の値、およびさらに通常そのゲート長さの５０％
以上の値のものである。この側壁はその保護酸化物コー
ティングと異なるものであるが、それは通常約６０Ａの
厚さで、それをイオン注入によりソース・ドレイン接合
を形成する前に少なくともいくつかのＭＯＳトランジス
タのポリシリコン・ゲート上に通常形成する。この浅い
接合の注入をその第１の側壁によりマスクするために、
その結果得られた浅い接合をそのイントリッシック・デ
バイス領域から次の距離だけ片寄るようにするが、その
距離はその注入化学種がそのイントリッシック領域に向
って横拡散する距離に等しい距離である。このために性
質の向上、例えば従来のデバイスに比較して寄生容量が
減少する結果となる。
【００１２】このように、本発明は、１つの実施態様と
して少なくとも１つのＭＯＳデバイス（例えばＰＭＯＳ
であり、ＣＭＯＳ集積回路に組込み可能である）を主表
面を有するシリコン・ウエハを特に処理して製造する方
法に関するものである。本方法は、この主表面上にポリ
シリコン層を形成するステップ、このポリシリコン層上
にちっ化ケイ素層を形成するステップ、このちっ化物層
をパターン化するステップ、およびこのポリシリコン層
をパターン化するステップにおいて少なくとも１つのポ
リシリコン・ゲート電極を形成するように行い、ここで
前記電極上にちっ化ケイ素のキャップ領域を設けるよう
に行う前記ポリシリコン層をパターン化するステップを
有する。
【００１３】本方法は、さらに、第１の絶縁側壁層を整
合するように堆積するステップ、前記電極とキャップ領
域に隣接して接触して設ける第１の側壁を形成するよう
にこの第１の側壁層をパターン化するステップ、および
この主表面に第１のイオン・フラックス（これは、製造
するデバイスがＰＭＯＳデバイスである場合には、例え
ばホウ素を含む）を注入するステップにおいて、このシ
リコン・ウエハに第１の接合（以下には“浅い接合”と
呼ぶ）を形成するように行うが、それを少なくとも部分
的に前記電極と前記第１の側壁の直接下にある領域から
除くように前記注入を行うステップとを有する。
【００１４】好ましい実施態様として、本方法は、さら
に、第２の絶縁側壁層を整合するように堆積するステッ
プ、前記第１の側壁層と連続する第２の側壁を形成する
ようにこの第２の側壁層をパターン化するステップ、お
よびこの主表面に第２のイオン・フラックス（これは、
製造するデバイスがＰＭＯＳデバイスである場合には、
例えばホウ素を含む）を注入するステップにおいて、こ
のシリコン・ウエハに第２の接合（以下には“深い接
合”と呼ぶ）を形成するように行うが、それを少なくと
も部分的に前記第１と第２の側壁の直接下にある領域か
ら除くように前記注入を行うステップを有する。
【００１５】
【実施例】図１ないし図６を参照し本発明の好ましい実
施例を説明する。まず、１ないし３オームｃｍ、Ｎ形、
シリコン・ウエハ１０を出発材料として用いる。パター
ン化フィールド酸化物層を通常のＬＯＣＯＳ処理法によ
り形成する。次に、電子ビーム位置合せマーカをこのフ
ィールド酸化物を通りこの基板へ溝をエッチングするこ
とにより位置決めし形成する。この電子ビームリソグラ
フィ用のために基準マーカとしての役目をするのに十分
なコントラストを０．８μｍのエッチング深さが提供す
ることが分った。ケイ化物は特にこの完成デバイスにお
ける漏えい電流を増加させる傾向があるのでエッチング
した溝は重金属ケイ化物マーカの代りの望ましいもので
ある。
【００１６】垂直加工ドーピング構造を１００ｋｅＶに
おける１０１３ｃｍ−２のヒ素の注入により形成する。
厚さが４ｎｍのゲート酸化物層２０を摂氏８００度で乾
燥酸素中で成長させる。０．１５μｍないし１．１μｍ
の範囲のゲート長さを有するトランジスタを位置決めし
て形成するようにこのゲート酸化物層のパターン化を行
うが、ここでは例えばシップレイ・ネガ型レジストＳＡ
Ｌ−６０３とＪＥＯＬ５ＤＩＩ電子ビーム・システムを
用いる。このゲート・レベルに対する他の機構、例えば
ゲート接点パッドや広域ゲート・テスタ、ならびに他の
レベルのすべてに対して例えばニコンｇ−ライン・リソ
グラフィにより限定する。
【００１７】このゲート・レベル限定シーケンスについ
て説明する。厚さが２００ｎｍのドーピングなしのポリ
シリコン層３０をゲート酸化物２０上に堆積する。厚さ
が１００ｎｍのちっ化ケイ素膜をこのポリシリコン上に
堆積する。小さいゲート機構を限定するちっ化物マスク
５０を電子ビーム・リソグラフィを用いてこのちっ化物
膜をパターン化することにより作成する。厚さが４０ｎ
ｍの二酸化ケイ素オプション層６０を、例えばオルトケ
イ酸テトラエチルエステル（ＴＥＯＳと略す）から低圧
化学気相成長法（ＬＰＣＶＤと略す）により堆積するこ
とができる。このような層を以下“ＴＥＯＳ層”または
“ＴＥＯＳ膜”と呼ぶ。（当然のことであるが、他のケ
イ素含有前駆体材料、例えばテトラメチルシクロテトラ
シロキサンを用いてもよい。）
【００１８】ここで重要なことは、高品位膜を、温度が
摂氏７００ないし７５０度、堆積速度が２００ないし３
００Ａ／分で、ＴＥＯＳのような前駆体からＬＰＣＶＤ
により容易に堆積できることができ、もっと低温でも堆
積は可能である（これについては、例えば、エイ・シー
・アダムス（Ａ．Ｃ．Ａｄａｍｓ）およびシー・ディ・
キャピオ（Ｃ．Ｄ．Ｃａｐｉｏ）、題名“低圧における
二酸化ケイ素膜の堆積”、Ｊ．Ｅｌｅｃｔｒｏｃｈｅ
ｍ．Ｓｏｃ．、第１２６巻、１０４２−１０４６頁、
（１９７９年）を参照のこと。）大きいゲート機構を限
定するマスク７０を作成するために、このＴＥＯＳ層を
用いる場合にはこれを光リソグラフィによりパターン化
して湿式エッチング処理する。（このちっ化物マスク５
０はこの湿式酸化物エッチングに抵抗性がある。）
【００１９】図４を参照し説明すると、このポリシリコ
ン機構８０を次に反応イオン・エッチング（ＲＩＥと略
す）により形成し、ちっ化物マスク５０とオプションＴ
ＥＯＳマスク７０でマスクする。このＲＩＥステップの
後にこのパターン化ＴＥＯＳ層を除去する。酸化物層
（図示せず）を次に熱酸化によりポリシリコン機構８０
の側面上およびその頂面上（もし暴露されている場合
に）に成長させる。この層は通常約６０Ａの厚さであ
る。通常、成長は摂氏８００度、１８分間、乾燥酸素中
で行う。この酸化物層の目的は主としてこのポリシリコ
ン機構を保護することである。
【００２０】次に、図４と図５に示すように、この第１
の側壁を形成する。厚さが約５０ｎｍの整合する絶縁膜
９０を第１に堆積する。この膜は好ましくはＬＰＣＶＤ
によりＴＥＯＳから堆積した二酸化ケイ素膜である。こ
の第１の側壁１００を通常の方法により膜９０の反応イ
オン・エッチングで限定し形成する。次に、浅いソース
・ドレイン接合１１０を、例えば１０ｋｅＶのエネルギ
ーで１０１５ｃｍ−２のフラックスでＢＦ２を注入して
形成する。この浅い注入をそのチャネル領域の上あるポ
リシリコン・ゲート８０と第１の側壁１００によりマス
クするが、ここで注入状態のままの化学種をそのチャネ
ル領域から実質上除くように行う。
【００２１】次に、図６に示すように、第２の側壁１２
０を形成する。この第２の側壁を形成するために、厚さ
が２００ｎｍのＴＥＯＳ膜をこの第１の側壁を除くこと
なく堆積する。この第２の側壁をＲＩＥでエッチングす
るが、ここで全部の側壁をそのポリシリコン・ゲート電
極と接しかつこの第１の側壁のみの場合より大きい側面
部を有するように行う。ちっ化物マスク５０はポリシリ
コン・ゲート８０をキャップするが、これを次に湿式エ
ッチングで除去する。次に、深いソース・ドレイン接合
１３０を、例えば１０ｋｅＶのエネルギーで、例えば５
×１０１５ｃｍ−２のフラックスでＢＦ２を注入して形
成する。この深い注入をその第１と第２の側壁とそのポ
リシリコン・ゲートによりマスクするが、ここで注入状
態のままの化学種をそのイントリンシック・デバイス領
域から除きおよびその第１の側壁下の領域から少なくと
も部分的に除くように行う。
【００２２】ホウ素のチャネリング効果を最小にするた
めに、注入用のホウ素含有物質としてＢＦ２を用いるの
が好ましい。（ここで注意する必要のある点は、この第
１と第２の注入をそれぞれ“浅い”と“深い”注入と呼
んだが、それらは少なくともいくつかの種類のデバイス
では実際上はほぼ同じ深さのものである。）これら２つ
の接合の注入の後に、注入化学種のドライブインを次の
アニーリングにより行う。それは、例えば摂氏１０５０
度、窒素中、１０秒間の急速熱的アニーリング、続いて
例えば摂氏８００度、窒素中、２０分間のファーネス・
アニーリングを行う。ここで、このファーネス・アニー
ルに基因するしきい値電圧の変化を認めなかった。
【００２３】実施例１ 例として、０．１５μｍのチャネル長さと９．５μｍの
有効チャネル幅を有するＰチャネルＭＯＳＦＥＴを実際
上次のように作成した。この浅い接合は約９０ｎｍの深
さであった。０．２ｆＦ／μｍのゲート重複容量の測定
値を得た。注目点として、このような容量値はＮチャネ
ル・デバイスのヒ素ドーピングした浅い接合から得た値
に匹敵以上のものである。図７は、このトランジスタ例
のサブしきい値特性をそのドレイン対ソース電圧ＶＤＳ
の２つの異なる値について示す。このゲート長さの補正
は既知寸法の同様の書込み電子ビーム・ゲート構造と比
べて行った。９０ｍＶ／デケードのサブしきい値の傾斜
と−０．３Ｖのしきい値電圧を得た。
【００２４】ドレイン誘導の障壁低下を垂直ドーピング
加工を用いることにより有効に抑制したが、これは１０
０ｋｅＶのヒ素注入により行われたものである。このヒ
素はその表面から比較的離れて注入され、および比較的
ゆっくり拡散するために、この処理シーケンスを完了し
た後にも表面ドーピングは比較的低いままである。この
比較的低いしきい値電圧はその低い表面ドーピングに基
因すると考えられる。本発明者らの測定したサブしきい
値の傾斜としきい値電圧の組合せがこの寸法のＰチャネ
ル・デバイスに対し、現在までのところ記録された最良
の室温結果を示すものである。０．５ｆＦμｍ−２のソ
ース・ドレイン接合容量の測定値を得た。これは、従来
スケールのデバイスに対し大略５倍の改善を示すもので
ある。
【００２５】図８は、良好な電流ドライブに対し選んだ
トランジスタ例のドレイン特性を示すグラフである。
（図７と図８は、それぞれ異なるトランジスタを示
す。）ゲート対ソース電圧ＶＧの４つの値に対するグラ
フを示す。選択したトランジスタは、０．２２μｍのチ
ャネル長さと９．５μｍの有効チャネル幅を有するもの
であった。この選択したトランジスタに対し、２２０ｍ
Ｓ／ｍｍの相互コンダクタンスｇｍの測定値を得た。以
上の説明は、本発明の一実施例に関するもので、この技
術分野の当業者であれば、本発明の種々の変形例が考え
得るが、それらはいずれも本発明の技術的範囲に包含さ
れる。
【００２６】
【発明の効果】以上述べたごとく、本発明の方法により
寄生容量の減少ができ１μｍ以下のゲート長さのＰＭＯ
Ｓデバイスを有効に製造することができる。
【図面の簡単な説明】
【図１】本発明の１つの実施態様のＭＯＳデバイス形成
のいろいろなステージにおける基板部分の１つを示す
が、ここでは、その上にゲート酸化物層、ポリシリコン
層、およびちっ化ケイ素層を順次堆積してＭＯＳゲート
構造を形成する基板部分を示す断面略図である。
【図２】本発明の１つの実施態様のＭＯＳデバイス形成
のいろいろなステージにおける基板部分の１つを示す
が、ここでは、そのちっ化物層のパターン化と次のＬＰ
ＣＶＤ二酸化ケイ素層の堆積の後の図１の基板部分を示
す断面略図である。
【図３】本発明の１つの実施態様のＭＯＳデバイス形成
のいろいろなステージにおける基板部分の１つを示す
が、ここでは、そのＬＰＣＶＤ二酸化ケイ素層のパター
ン化の後の図２の基板部分を示す断面略図である。
【図４】本発明の１つの実施態様のＭＯＳデバイス形成
のいろいろなステージにおける基板部分の１つを示す
が、ここでは、そのポリシリコン層のパターン化と次の
整合するＬＰＣＶＤ二酸化ケイ素膜の堆積の後の図３の
基板部分を示す断面略図である。
【図５】本発明の１つの実施態様のＭＯＳデバイス形成
のいろいろなステージにおける基板部分の１つを示す
が、ここでは、その整合する膜のエッチングでその第１
の側壁の形成と次の浅いイオン注入の後の図４の基板部
分を示す断面略図である。
【図６】本発明の１つの実施態様のＭＯＳデバイス形成
のいろいろなステージにおける基板部分の１つを示す
が、ここでは、その第２の側壁の形成と次の深いイオン
注入の後の図５の基板部分を示す断面略図である。
【図７】本発明により得られたトランジスタ例のサブし
きい値特性を示すグラフである。
【図８】本発明により得られたトランジスタ例のドレイ
ン特性を示すグラフである。
【符号の説明】
１０ シリコン・ウエハ ２０ ゲート酸化物 ３０ ポリシリコン層 ４０ ちっ化ケイ素膜 ５０ ちっ化物マスク ６０ 二酸化ケイ素オプション層 ７０ ＴＥＯＳマスク ８０ ポリシリコン・ゲート電極（機構） ９０ 絶縁膜 １００ （第１の）側壁 １１０ （浅い）ソース・ドレイン接合領域 １２０ （第２の）側壁 １３０ （深い）ソース・ドレイン接合領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キン フェイ リー アメリカ合衆国 07701 ニュージャージ ー レッドバンク、スプリングストリート 61 (72)発明者 ラン―ホン ヤン アメリカ合衆国 07733 ニュージャージ ー ホルムデル、ヒドンポンド レーン ４

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】ａ）主表面を有するシリコン・ウエハを提
    供するステップと、 ｂ）この主表面上にポリシリコン層を形成するステップ
    と、 ｃ）このポリシリコン層上にポリシリコン・エッチング
    液に対し抵抗性を有する層を形成するステップと、 ｄ）この耐エッチング液性の層をパターン化するステッ
    プと、 ｅ）このポリシリコン層をパターン化するステップにお
    いて、少なくとも１つのポリシリコン・ゲート電極を形
    成するように行い、ここで前記電極上に前記耐エッチン
    グ液性層のキャップ部分を設けるように行う前記ポリシ
    リコン層をパターン化するステップと、 ｆ）このシリコン・ウエハに第１のソース・ドレイン接
    合領域を形成するように第１のイオン・フラックスをこ
    の主表面に注入するステップとを有するＭＯＳデバイス
    を製造する方法において、 前記ｆ）注入ステップの前に、 ｇ）前記パターン化ポリシリコン層およびこの主表面の
    少なくとも一部の上に第１の絶縁側壁層を整合するよう
    に堆積するステップと、 第１の側壁を前記ポリシリコン・ゲート電極に隣接して
    接触して形成するようにこの第１の側壁層をパターン化
    するステップとを有し、 ｈ）前記注入ステップは、前記第１のソース・ドレイン
    接合領域を前記ポリシリコン・ゲート電極と前記第１の
    側壁の直接下にあるシリコン・ウエハのその部分から少
    なくとも部分的に除くように行うことを特徴とする前記
    ＭＯＳデバイス製造方法。
  2. 【請求項２】 さらに、前記注入ステップの後に、 ｉ）この主表面の少なくとも一部の上に第２の絶縁側壁
    層を整合するように堆積するステップと、 ｊ）前記第１の側壁に隣接しかつ連続する第２の側壁を
    形成するようにこの第２の側壁層をパターン化するステ
    ップと、 ｋ）このシリコン・ウエハに第２のソース・ドレイン接
    合領域を形成するようにこの主表面に第２のイオン・フ
    ラックスを注入するステップとを有し、 前記注入ステップは、前記ポリシリコン・ゲート電極な
    らびにこの第１の側壁と第２の側壁の直接下にあるシリ
    コン・ウエハのその部分からこの第２のソース・ドレイ
    ン接合領域を少なくとも部分的に除くように前記注入を
    行うことを特徴とする請求項１に記載の方法。
  3. 【請求項３】 さらに、前記第２のイオン・フラックス
    の注入ステップの前に、前記耐エッチング液性キャップ
    部分を除去するステップを有することを特徴とする請求
    項２に記載の方法。
  4. 【請求項４】 前記ＭＯＳデバイスは、ＰＭＯＳデバイ
    スであり、 前記注入ステップにより前記第１のソース・ドレイン接
    合領域のホウ素のドーピングを行うことを特徴とする請
    求項１に記載の方法。
  5. 【請求項５】 前記第１と第２のイオン・フラックス
    は、ホウ素イオンとホウ素化合物とを有することを特徴
    とする請求項２に記載の方法。
  6. 【請求項６】 前記第１の側壁の厚さは、その主表面に
    対する横断測定値で、２００Ａ（以下オングストローム
    の略称とする）以上であることを特徴とする請求項１に
    記載の方法。
  7. 【請求項７】 ゲート長さをそのポリシリコン・ゲート
    電極と関係付け、および前記第１の側壁の厚さは、その
    主表面に対する横断測定値で、そのゲート長さの１０％
    の値以上であることを特徴とする請求項１に記載の方
    法。
  8. 【請求項８】 ゲート長さをそのポリシリコン・ゲート
    電極と関係付け、および前記第１の側壁の厚さは、その
    主表面に対する横断測定値で、そのゲート長さの少なく
    とも約５０％の値であることを特徴とする請求項１に記
    載の方法。
  9. 【請求項９】 さらに、前記注入ステップの後に、この
    シリコン・ウエハをアニーリングするステップを有し、
    ここで、 ｌ）このアニーリング・ステップで、前記第１のソース
    ・ドレイン接合領域において特有の接合深さにまでホウ
    素が拡散し、 ｍ）ゲート長さをそのポリシリコン・ゲート電極と関係
    付け、 ｎ）前記第１の側壁の厚さは、その主表面に対する横断
    測定値で、その接合深さの少なくとも約５０％の値であ
    ることを特徴とする請求項４に記載の方法。
  10. 【請求項１０】 ゲート長さをそのポリシリコン・ゲー
    ト電極と関係付け、 このゲート長さは約０．５μｍ以下であることを特徴と
    する請求項１に記載の方法。
  11. 【請求項１１】 ゲート長さをそのポリシリコン・ゲー
    ト電極と関係付け、 このゲート長さは約０．１５μｍ以下であることを特徴
    とする請求項１に記載の方法。
  12. 【請求項１２】 前記第１の側壁は、低圧化学気相成長
    法により整合するように堆積した二酸化ケイ素を有する
    ことを特徴とする請求項１に記載の方法。
  13. 【請求項１３】 前記第１と第２の側壁は、低圧化学気
    相成長法により整合するように堆積した二酸化ケイ素を
    有することを特徴とする請求項２に記載の方法。
  14. 【請求項１４】 前記耐エッチング液性層はちっ化ケイ
    素を有し、 前記耐エッチング液性層をパターン化するステップは、
    少なくとも１つのちっ化ケイ素マスクを生成するように
    行い、 このポリシリコン層をパターン化するステップは、この
    ちっ化ケイ素マスクを介して反応イオン・エッチングを
    行うステップを有することを特徴とする請求項１に記載
    の方法。
  15. 【請求項１５】 さらに、前記注入するステップの前
    に、 この主表面の少なくとも一部の上に二酸化ケイ素層を低
    圧化学気相成長法（ＬＰＣＶＤと略す）により形成する
    ステップと、 少なくとも１つの二酸化ケイ素マスクを生成するように
    このＬＰＣＶＤ層をパターン化するステップと を有
    し、 ここでこのポリシリコン層をパターン化するステップ
    は、このちっ化ケイ素と二酸化ケイ素のマスクで反応イ
    オン・エッチングを行うステップを有することを特徴と
    する請求項１４に記載の方法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2759872B2 (ja) * 1993-12-27 1998-05-28 現代電子産業株式会社 半導体素子のトランジスタ製造方法
JP2689888B2 (ja) * 1993-12-30 1997-12-10 日本電気株式会社 半導体装置及びその製造方法
US5420057A (en) * 1994-06-30 1995-05-30 International Business Machines Corporation Simplified contact method for high density CMOS
TW304301B (ja) * 1994-12-01 1997-05-01 At & T Corp
JP2663905B2 (ja) * 1995-03-30 1997-10-15 日本電気株式会社 半導体装置の製造方法
KR970030891A (ko) * 1995-11-21 1997-06-26 윌리엄 이. 힐러 Mos 기술에서의 급속 열 어닐링 처리
US5821147A (en) * 1995-12-11 1998-10-13 Lucent Technologies, Inc. Integrated circuit fabrication
US5933740A (en) * 1996-04-30 1999-08-03 Texas Instruments Incorporated RTP booster to semiconductor device anneal
TW301032B (en) * 1996-06-27 1997-03-21 Winbond Electronics Corp Structure of self-aligned salicide device with double sidewall spacers and fabrication method thereof
US5672531A (en) * 1996-07-17 1997-09-30 Advanced Micro Devices, Inc. Method for fabrication of a non-symmetrical transistor
US5874340A (en) * 1996-07-17 1999-02-23 Advanced Micro Devices, Inc. Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls
US5877050A (en) * 1996-09-03 1999-03-02 Advanced Micro Devices, Inc. Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals
US6051471A (en) * 1996-09-03 2000-04-18 Advanced Micro Devices, Inc. Method for making asymmetrical N-channel and symmetrical P-channel devices
US5677224A (en) * 1996-09-03 1997-10-14 Advanced Micro Devices, Inc. Method of making asymmetrical N-channel and P-channel devices
US5648286A (en) * 1996-09-03 1997-07-15 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
US5783458A (en) * 1996-10-01 1998-07-21 Advanced Micro Devices, Inc. Asymmetrical p-channel transistor having nitrided oxide patterned to allow select formation of a grown sidewall spacer
US5909622A (en) * 1996-10-01 1999-06-01 Advanced Micro Devices, Inc. Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant
US5893739A (en) * 1996-10-01 1999-04-13 Advanced Micro Devices, Inc. Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
US5930592A (en) * 1996-10-01 1999-07-27 Advanced Micro Devices, Inc. Asymmetrical n-channel transistor having LDD implant only in the drain region
TW346652B (en) * 1996-11-09 1998-12-01 Winbond Electronics Corp Semiconductor production process
US6027978A (en) * 1997-01-28 2000-02-22 Advanced Micro Devices, Inc. Method of making an IGFET with a non-uniform lateral doping profile in the channel region
US5923982A (en) * 1997-04-21 1999-07-13 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps
US5963809A (en) * 1997-06-26 1999-10-05 Advanced Micro Devices, Inc. Asymmetrical MOSFET with gate pattern after source/drain formation
US6004849A (en) * 1997-08-15 1999-12-21 Advanced Micro Devices, Inc. Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source
US5904529A (en) * 1997-08-25 1999-05-18 Advanced Micro Devices, Inc. Method of making an asymmetrical IGFET and providing a field dielectric between active regions of a semiconductor substrate
US6096588A (en) * 1997-11-01 2000-08-01 Advanced Micro Devices, Inc. Method of making transistor with selectively doped channel region for threshold voltage control
US6265252B1 (en) 1999-05-03 2001-07-24 Vlsi Technology, Inc. Reducing the formation of electrical leakage pathways during manufacture of an electronic device
US6284608B1 (en) * 2000-02-01 2001-09-04 Advanced Micro Devices, Inc. Method for making accumulation mode N-channel SOI
US6777300B2 (en) * 2000-12-30 2004-08-17 Texas Instruments Incorporated Method to improve silicide formation on polysilicon
US6525340B2 (en) 2001-06-04 2003-02-25 International Business Machines Corporation Semiconductor device with junction isolation
US6531366B1 (en) * 2001-07-12 2003-03-11 Cypress Semiconductor Corporation Method and structure for high-voltage device with self-aligned graded junctions
NZ754245A (en) * 2016-12-22 2025-07-25 Illumina Inc Imprinting apparatus

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532697A (en) * 1983-12-02 1985-08-06 At&T Bell Laboratories Silicon gigabit metal-oxide-semiconductor device processing
US4577392A (en) * 1984-08-03 1986-03-25 Advanced Micro Devices, Inc. Fabrication technique for integrated circuits
US5028554A (en) * 1986-07-03 1991-07-02 Oki Electric Industry Co., Ltd. Process of fabricating an MIS FET
US4764477A (en) * 1987-04-06 1988-08-16 Motorola, Inc. CMOS process flow with small gate geometry LDO N-channel transistors
US4908326A (en) * 1988-01-19 1990-03-13 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
US5102816A (en) * 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture
US5045486A (en) * 1990-06-26 1991-09-03 At&T Bell Laboratories Transistor fabrication method
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5168672A (en) * 1991-11-04 1992-12-08 Gregoire Sr Bernard Sanding block

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