JPH0661800A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0661800A JPH0661800A JP4214099A JP21409992A JPH0661800A JP H0661800 A JPH0661800 A JP H0661800A JP 4214099 A JP4214099 A JP 4214099A JP 21409992 A JP21409992 A JP 21409992A JP H0661800 A JPH0661800 A JP H0661800A
- Authority
- JP
- Japan
- Prior art keywords
- differential circuit
- transistors
- transistor
- circuit
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】発振回路、特に差動回路をリング状に接続した
リングオシレータに関し、消費電力の増大を招くことな
く十分な出力振幅を得ることが可能な発振回路を実現す
ること。 【構成】コンデンサＣ１を介してエミッタが互いに接続
された第１、第２のトランジスタＱ１，Ｑ２と、該第
１、第２のトランジスタＱ１，Ｑ２のエミッタに接続さ
れた電流量可変の定電流源Ｉ１と、該第１、第２のトラ
ンジスタＱ１，Ｑ２のコレクタにそれぞれ接続された第
１、第２の負荷Ｒｖ１，Ｒｖ２とを有する差動回路１
と、該トランジスタＱ１，Ｑ２のコレクタ電圧を基とす
る該差動回路１の出力信号を発振出力として検出する検
出手段２と、該定電流源Ｉ１の制御により生じた電流の
減少に応じて該負荷Ｒｖ１，Ｒｖ２の抵抗値を増大させ
る制御手段３とを備え、該差動回路１の入力端子ＩＮに
入力した入力信号の反転出力信号を該入力端子ＩＮに帰
還させる。
リングオシレータに関し、消費電力の増大を招くことな
く十分な出力振幅を得ることが可能な発振回路を実現す
ること。 【構成】コンデンサＣ１を介してエミッタが互いに接続
された第１、第２のトランジスタＱ１，Ｑ２と、該第
１、第２のトランジスタＱ１，Ｑ２のエミッタに接続さ
れた電流量可変の定電流源Ｉ１と、該第１、第２のトラ
ンジスタＱ１，Ｑ２のコレクタにそれぞれ接続された第
１、第２の負荷Ｒｖ１，Ｒｖ２とを有する差動回路１
と、該トランジスタＱ１，Ｑ２のコレクタ電圧を基とす
る該差動回路１の出力信号を発振出力として検出する検
出手段２と、該定電流源Ｉ１の制御により生じた電流の
減少に応じて該負荷Ｒｖ１，Ｒｖ２の抵抗値を増大させ
る制御手段３とを備え、該差動回路１の入力端子ＩＮに
入力した入力信号の反転出力信号を該入力端子ＩＮに帰
還させる。
Description
【０００１】
【産業上の利用分野】本発明は発振回路、特に差動回路
をリング状に接続したリングオシレータに関する。パソ
コンの動作には、一定のクロック周波数を発生する発振
回路が不可欠である。この発振回路には、従来水晶発振
器が用いられることが一般的であった。
をリング状に接続したリングオシレータに関する。パソ
コンの動作には、一定のクロック周波数を発生する発振
回路が不可欠である。この発振回路には、従来水晶発振
器が用いられることが一般的であった。
【０００２】一方で近年は、ノート型パソコンのような
携帯型のパソコンが普及してきている。このようなパソ
コンでは、携帯型であるが故に消費電力の低減が大きな
課題となっている。この消費電力の低減を実現する一つ
の手段として、キーボードからの入力が一定時間無い場
合にクロック周波数を低下させることで消費電力の抑制
を図る技術が利用されている。この様な技術を利用する
場合、発振回路としては、発振周波数の変化が原理的に
不可能な水晶発振器よりも、ＶＣＯ（Voltage Controll
edOscillator）の様に周波数の変化が可能な発振回路の
方が適当である。
携帯型のパソコンが普及してきている。このようなパソ
コンでは、携帯型であるが故に消費電力の低減が大きな
課題となっている。この消費電力の低減を実現する一つ
の手段として、キーボードからの入力が一定時間無い場
合にクロック周波数を低下させることで消費電力の抑制
を図る技術が利用されている。この様な技術を利用する
場合、発振回路としては、発振周波数の変化が原理的に
不可能な水晶発振器よりも、ＶＣＯ（Voltage Controll
edOscillator）の様に周波数の変化が可能な発振回路の
方が適当である。
【０００３】
【従来の技術】第７図は、ＶＣＯの一種であるリングオ
シレータ（Ring Oscillator ）を示すブロック図であ
る。本図において、３１は差動回路、３２はレベルコン
バータ回路、３４は増幅回路を示している。また第８図
は、差動回路３１の具体例を示す回路図である。
シレータ（Ring Oscillator ）を示すブロック図であ
る。本図において、３１は差動回路、３２はレベルコン
バータ回路、３４は増幅回路を示している。また第８図
は、差動回路３１の具体例を示す回路図である。
【０００４】差動回路３１は第一、第二の差動回路３１
ａ、３１ｂを接続して構成されており、ロジック的には
スルー回路を形成している。第一の差動回路３１ａは、
エミッタ間をコンデンサＣ１を介して接続したトランジ
スタＱ１、Ｑ2 、トランジスタＱ１、Ｑ2 のエミッタに
接続した定電流源Ｉ１、トランジスタＱ１、Ｑ2 のコレ
クタに接続した負荷抵抗からなっており、第二の差動回
路３１ｂは、エミッタを相互接続したトランジスタＱ
３、Ｑ４、トランジスタＱ３、Ｑ４のエミッタに接続し
た定電流源Ｉ２、トランジスタＱ３、Ｑ４のコレクタに
接続した負荷抵抗Ｒ１、Ｒ２からなっている。
ａ、３１ｂを接続して構成されており、ロジック的には
スルー回路を形成している。第一の差動回路３１ａは、
エミッタ間をコンデンサＣ１を介して接続したトランジ
スタＱ１、Ｑ2 、トランジスタＱ１、Ｑ2 のエミッタに
接続した定電流源Ｉ１、トランジスタＱ１、Ｑ2 のコレ
クタに接続した負荷抵抗からなっており、第二の差動回
路３１ｂは、エミッタを相互接続したトランジスタＱ
３、Ｑ４、トランジスタＱ３、Ｑ４のエミッタに接続し
た定電流源Ｉ２、トランジスタＱ３、Ｑ４のコレクタに
接続した負荷抵抗Ｒ１、Ｒ２からなっている。
【０００５】このリングオシレータは、差動回路３１を
３段接続し、最終段の差動回路３１の相補（反転）信号
を初段の差動回路３１に帰還させたものである。この構
成によりこのリングオシレータは、各差動回路３１間に
所定の振幅、周波数にて変化する信号を生成するもので
ある。そしてこの信号は、レベルコンバータ回路３２に
よって取り出され、次段回路にあわせて出力振幅が変換
される。
３段接続し、最終段の差動回路３１の相補（反転）信号
を初段の差動回路３１に帰還させたものである。この構
成によりこのリングオシレータは、各差動回路３１間に
所定の振幅、周波数にて変化する信号を生成するもので
ある。そしてこの信号は、レベルコンバータ回路３２に
よって取り出され、次段回路にあわせて出力振幅が変換
される。
【０００６】一方その周波数は、差動回路３１の動作速
度によって実質的に制御することができる。すなわち差
動回路３１を構成する第一の差動回路３１ａは、コンデ
ンサＣ１とトランジスタＱ１、Ｑ２のエミッタ抵抗とに
よるＣＲ時定数を持っている。差動回路３１の動作速度
はこの時定数に依存するため、この時定数を変化させる
ことにより差動回路３１の動作速度を変化させることが
できる。差動回路３１の動作速度を変化させることは各
差動回路３１間に現れる信号の変化速度を変化させるこ
とになるため、結果として発振周波数を制御することが
できる。
度によって実質的に制御することができる。すなわち差
動回路３１を構成する第一の差動回路３１ａは、コンデ
ンサＣ１とトランジスタＱ１、Ｑ２のエミッタ抵抗とに
よるＣＲ時定数を持っている。差動回路３１の動作速度
はこの時定数に依存するため、この時定数を変化させる
ことにより差動回路３１の動作速度を変化させることが
できる。差動回路３１の動作速度を変化させることは各
差動回路３１間に現れる信号の変化速度を変化させるこ
とになるため、結果として発振周波数を制御することが
できる。
【０００７】尚、定電流源Ｉ１に流れる電流を変化させ
ればトランジスタのエミッタ抵抗もそれに反比例して変
化するため、時定数の制御は定電流源Ｉ１の制御にて行
うことができる。例えば発振周波数を高くする場合は、
定電流源Ｉ１の制御により定電流源Ｉ１に流れる電流を
増加させる。するとそれに反比例してトランジスタのエ
ミッタ抵抗は減少し、ＣＲ時定数は小さくなる。この結
果差動回路３１の動作速度は増加して、発振周波数は増
大する。
ればトランジスタのエミッタ抵抗もそれに反比例して変
化するため、時定数の制御は定電流源Ｉ１の制御にて行
うことができる。例えば発振周波数を高くする場合は、
定電流源Ｉ１の制御により定電流源Ｉ１に流れる電流を
増加させる。するとそれに反比例してトランジスタのエ
ミッタ抵抗は減少し、ＣＲ時定数は小さくなる。この結
果差動回路３１の動作速度は増加して、発振周波数は増
大する。
【０００８】
【発明が解決しようとする課題】しかしながら発振周波
数を低下させることを考慮した場合、定電流源Ｉ１に流
れる電流を減少させることは必然的に出力振幅の低下を
招くことになる。例えばパソコンの通常動作時に８ＭＨ
ｚの周波数を発振し、無入力時に２ＭＨｚまで周波数を
低下させることを考えると、その出力振幅は２００ｍＶ
〔ｐ−ｐ〕程度であったのが５０ｍＶ〔ｐ−ｐ〕まで低
下する。この結果、低周波動作時の出力信号をレベルコ
ンバータ回路３２にて検出することが困難になるという
問題が起きてしまった。
数を低下させることを考慮した場合、定電流源Ｉ１に流
れる電流を減少させることは必然的に出力振幅の低下を
招くことになる。例えばパソコンの通常動作時に８ＭＨ
ｚの周波数を発振し、無入力時に２ＭＨｚまで周波数を
低下させることを考えると、その出力振幅は２００ｍＶ
〔ｐ−ｐ〕程度であったのが５０ｍＶ〔ｐ−ｐ〕まで低
下する。この結果、低周波動作時の出力信号をレベルコ
ンバータ回路３２にて検出することが困難になるという
問題が起きてしまった。
【０００９】このため従来では、第４図に示すようにレ
ベルコンバータ回路３２の前段に増幅回路３４を介在さ
せ、振幅の低下した出力信号を増幅するようにしてい
る。この構造により、このリングオシレータは出力信号
の安定した検出を行うことができる。しかしながらこの
増幅回路３４の存在は、新たな問題を発生させてしまっ
た。増幅回路の如き電力消費の大きな回路を各差動回路
３１間に介在させることは、消費電力の大きな増大につ
ながるのである。ノート型パソコンへの適用などを考慮
すれば低消費電力化が不可欠である本回路において、こ
の消費電力の増大は大きな問題であった。
ベルコンバータ回路３２の前段に増幅回路３４を介在さ
せ、振幅の低下した出力信号を増幅するようにしてい
る。この構造により、このリングオシレータは出力信号
の安定した検出を行うことができる。しかしながらこの
増幅回路３４の存在は、新たな問題を発生させてしまっ
た。増幅回路の如き電力消費の大きな回路を各差動回路
３１間に介在させることは、消費電力の大きな増大につ
ながるのである。ノート型パソコンへの適用などを考慮
すれば低消費電力化が不可欠である本回路において、こ
の消費電力の増大は大きな問題であった。
【００１０】本発明は、消費電力の増大を招くことなく
十分な出力振幅を得ることが可能な発振回路を提供する
ことを目的とする。
十分な出力振幅を得ることが可能な発振回路を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】上記課題はコンデンサを
介してエミッタが互いに接続された第１、第２のトラン
ジスタと、該第１、第２のトランジスタのエミッタに接
続された電流量可変の定電流源と、該第１、第２のトラ
ンジスタのコレクタにそれぞれ接続された第１、第２の
負荷とを有する差動回路と、該トランジスタのコレクタ
電圧を基とする該差動回路の出力信号を発振出力として
検出する検出手段と、該定電流源の制御により生じた電
流の減少に応じて該負荷の抵抗値を増大させる制御手段
とを備え、該差動回路の入力端子に入力した入力信号の
反転出力信号を該入力端子に帰還させた発振回路によっ
て達成される。
介してエミッタが互いに接続された第１、第２のトラン
ジスタと、該第１、第２のトランジスタのエミッタに接
続された電流量可変の定電流源と、該第１、第２のトラ
ンジスタのコレクタにそれぞれ接続された第１、第２の
負荷とを有する差動回路と、該トランジスタのコレクタ
電圧を基とする該差動回路の出力信号を発振出力として
検出する検出手段と、該定電流源の制御により生じた電
流の減少に応じて該負荷の抵抗値を増大させる制御手段
とを備え、該差動回路の入力端子に入力した入力信号の
反転出力信号を該入力端子に帰還させた発振回路によっ
て達成される。
【００１２】
【作用】第１図は本発明の基本原理図であり、（ａ）は
そのブロック図を、（ｂ）はその差動回路を示してい
る。図中１は差動回路、２は検出手段、３は負荷制御手
段である。 本発明では、発振周波数を低下させるため
に定電流源Ｉ１に流れる電流を減少させると、それに応
じて負荷Ｒｖ１、Ｒｖ２の抵抗値が増大するように負荷
制御手段３が動作する。このため負荷Ｒｖ１、Ｒｖ２に
流れる電流自体は減少しても、一定の出力振幅を得るこ
とが可能となる。
そのブロック図を、（ｂ）はその差動回路を示してい
る。図中１は差動回路、２は検出手段、３は負荷制御手
段である。 本発明では、発振周波数を低下させるため
に定電流源Ｉ１に流れる電流を減少させると、それに応
じて負荷Ｒｖ１、Ｒｖ２の抵抗値が増大するように負荷
制御手段３が動作する。このため負荷Ｒｖ１、Ｒｖ２に
流れる電流自体は減少しても、一定の出力振幅を得るこ
とが可能となる。
【００１３】また負荷Ｒｖ１、Ｒｖ２としてはＭＩＳ型
トランジスタを適用し、そのゲート電圧を制御すること
によりその抵抗値を制御することが望ましい。またその
制御手段としてはオペアンプを用い、定電流源Ｉ１に流
れる電流の減少を検知してその出力電圧を変化させるよ
うにすることが望ましい。
トランジスタを適用し、そのゲート電圧を制御すること
によりその抵抗値を制御することが望ましい。またその
制御手段としてはオペアンプを用い、定電流源Ｉ１に流
れる電流の減少を検知してその出力電圧を変化させるよ
うにすることが望ましい。
【００１４】
【実施例】第２図は本発明の第１の実施例を示すブロッ
ク図であり、本発明の発振回路であるリングオシレータ
を示している。また第３図はその要部回路図である。図
中１１は差動回路、１２はレベルコンバータ回路、１３
は負荷制御回路である。本発明の差動回路１１は、第１
の差動回路１１ａと第２の差動回路１１ｂとから構成さ
れている。第１の差動回路１１ａは第１、第２のトラン
ジスタＱ１、Ｑ２を有しており、そのエミッタはコンデ
ンサＣ１を介して互いに接続されている。さらにそのエ
ミッタには、トランジスタに流れる電流を制御するため
の定電流源Ｉ１が接続され、コレクタには負荷となるＰ
型ＭＯＳトランジスタＭ２、Ｍ３が接続されている。
ク図であり、本発明の発振回路であるリングオシレータ
を示している。また第３図はその要部回路図である。図
中１１は差動回路、１２はレベルコンバータ回路、１３
は負荷制御回路である。本発明の差動回路１１は、第１
の差動回路１１ａと第２の差動回路１１ｂとから構成さ
れている。第１の差動回路１１ａは第１、第２のトラン
ジスタＱ１、Ｑ２を有しており、そのエミッタはコンデ
ンサＣ１を介して互いに接続されている。さらにそのエ
ミッタには、トランジスタに流れる電流を制御するため
の定電流源Ｉ１が接続され、コレクタには負荷となるＰ
型ＭＯＳトランジスタＭ２、Ｍ３が接続されている。
【００１５】第２の差動回路１１ｂは、通常のＥＣＬ回
路から構成されており、エミッタが接続されたトランジ
スタＱ３、Ｑ４と、そのエミッタに共通に接続された定
電流源Ｉ３と、そのコレクタにそれぞれ接続された負荷
抵抗Ｒ３、Ｒ４とを有している。差動回路１１の入力端
子ＩＮ＋、ＩＮ−は、第１の差動回路１１ａのトランジ
スタＱ１、Ｑ２のベースにそれぞれ接続され、トランジ
スタＱ１、Ｑ２のコレクタは、第２の差動回路のトラン
ジスタＱ４、Ｑ３のベースにそれぞれ接続されている。
そしてトランジスタＱ４、Ｑ３のコレクタは、出力端子
ＯＵＴ＋、ＯＵＴ−に接続される。この構成によりこの
差動回路１１は、ロジック的にはスルー回路として動作
する。
路から構成されており、エミッタが接続されたトランジ
スタＱ３、Ｑ４と、そのエミッタに共通に接続された定
電流源Ｉ３と、そのコレクタにそれぞれ接続された負荷
抵抗Ｒ３、Ｒ４とを有している。差動回路１１の入力端
子ＩＮ＋、ＩＮ−は、第１の差動回路１１ａのトランジ
スタＱ１、Ｑ２のベースにそれぞれ接続され、トランジ
スタＱ１、Ｑ２のコレクタは、第２の差動回路のトラン
ジスタＱ４、Ｑ３のベースにそれぞれ接続されている。
そしてトランジスタＱ４、Ｑ３のコレクタは、出力端子
ＯＵＴ＋、ＯＵＴ−に接続される。この構成によりこの
差動回路１１は、ロジック的にはスルー回路として動作
する。
【００１６】負荷制御回路１３は１つのオペアンプＯＰ
を有しており、その「−」端子には定電流源Ｉ２にて流
れる電流が制御された抵抗Ｒ１が接続し、その「＋」端
子には定電流源Ｉ１にて流れる電流が制御されたＰ型Ｍ
ＯＳトランジスタＭ１が負荷として接続されている。そ
して負荷トランジスタＭ１及び、前述の差動回路１１に
おける負荷トランジスタＭ２、Ｍ３のゲートには、オペ
アンプＯＰの出力電圧が供給される。
を有しており、その「−」端子には定電流源Ｉ２にて流
れる電流が制御された抵抗Ｒ１が接続し、その「＋」端
子には定電流源Ｉ１にて流れる電流が制御されたＰ型Ｍ
ＯＳトランジスタＭ１が負荷として接続されている。そ
して負荷トランジスタＭ１及び、前述の差動回路１１に
おける負荷トランジスタＭ２、Ｍ３のゲートには、オペ
アンプＯＰの出力電圧が供給される。
【００１７】本発明のリングオシレータは、第２図に示
すように上述の差動回路１１を３段接続した構成となっ
ている。そして最終段の差動回路１１の出力端子ＯＵＴ
＋を初段の入力端子ＩＮ−へ、同じく差動回路１１の出
力端子ＯＵＴ−を初段の入力端子ＩＮ＋へ接続してい
る。次に本実施例のリングオシレータの動作について説
明する。
すように上述の差動回路１１を３段接続した構成となっ
ている。そして最終段の差動回路１１の出力端子ＯＵＴ
＋を初段の入力端子ＩＮ−へ、同じく差動回路１１の出
力端子ＯＵＴ−を初段の入力端子ＩＮ＋へ接続してい
る。次に本実施例のリングオシレータの動作について説
明する。
【００１８】上述したように、本実施例の差動回路１１
自体はスルー動作を行う。しかしながら最終段の出力端
子ＯＵＴ＋が第１段の入力端子ＩＮ−へ、同じく出力端
子ＯＵＴ−が第１段の入力端子ＩＮ＋へ接続されている
ために、結果として差動回路１１の入力端子にはその反
転信号が常に入力されることとなる。このため本実施例
のリングオシレータは、所定の周波数にて発振すること
になる。更にこの出力信号は、レベルコンバータ回路１
２によって外部へ取り出され、次段回路のレベルにあわ
せてその振幅が変換されることになる。
自体はスルー動作を行う。しかしながら最終段の出力端
子ＯＵＴ＋が第１段の入力端子ＩＮ−へ、同じく出力端
子ＯＵＴ−が第１段の入力端子ＩＮ＋へ接続されている
ために、結果として差動回路１１の入力端子にはその反
転信号が常に入力されることとなる。このため本実施例
のリングオシレータは、所定の周波数にて発振すること
になる。更にこの出力信号は、レベルコンバータ回路１
２によって外部へ取り出され、次段回路のレベルにあわ
せてその振幅が変換されることになる。
【００１９】この発振周波数を低下させる場合には、各
差動回路１１の定電流源Ｉ１を制御して、定電流源Ｉ１
に流れる電流を減少させる。この結果、電流の減少に反
比例してトランジスタＱ１、Ｑ２のエミッタ抵抗は増大
し、エミッタ抵抗とコンデンサＣ１とで構成されるＣＲ
時定数が増大して差動回路１１の動作速度が低下し、発
振周波数が低下する。例えば流れる電流を２０μＡから
５μＡ程度まで減少させると、発振周波数は８ＭＨｚか
ら２ＭＨｚ程度まで低下する。
差動回路１１の定電流源Ｉ１を制御して、定電流源Ｉ１
に流れる電流を減少させる。この結果、電流の減少に反
比例してトランジスタＱ１、Ｑ２のエミッタ抵抗は増大
し、エミッタ抵抗とコンデンサＣ１とで構成されるＣＲ
時定数が増大して差動回路１１の動作速度が低下し、発
振周波数が低下する。例えば流れる電流を２０μＡから
５μＡ程度まで減少させると、発振周波数は８ＭＨｚか
ら２ＭＨｚ程度まで低下する。
【００２０】しかしながら電流の減少に伴い、トランジ
スタＱ１、Ｑ２のコレクタ電位が上昇し、出力振幅が低
下することが予想される。そこで本実施例では、トラン
ジスタＱ１、Ｑ２のコレクタに接続される負荷をＰ型Ｍ
ＯＳトランジスタＭ２、Ｍ３にて構成し、そのゲートを
負荷制御回路１３にて制御するようにしている。オペア
ンプＯＰの「＋」端子に接続するトランジスタＭ１に流
れる電流は、例えば差動回路１１における定電流源と同
一の定電流源Ｉ１にて制御されており、差動回路１１に
流れる電流とリンクして同様に制御される。
スタＱ１、Ｑ２のコレクタ電位が上昇し、出力振幅が低
下することが予想される。そこで本実施例では、トラン
ジスタＱ１、Ｑ２のコレクタに接続される負荷をＰ型Ｍ
ＯＳトランジスタＭ２、Ｍ３にて構成し、そのゲートを
負荷制御回路１３にて制御するようにしている。オペア
ンプＯＰの「＋」端子に接続するトランジスタＭ１に流
れる電流は、例えば差動回路１１における定電流源と同
一の定電流源Ｉ１にて制御されており、差動回路１１に
流れる電流とリンクして同様に制御される。
【００２１】発振周波数低下のため定電流源Ｉ１の制御
によりトランジスタＭ２、Ｍ３に流れる電流と共にトラ
ンジスタＭ１に流れる電流を減少させると、トランジス
タＱ１、Ｑ２のコレクタ電位と共にオペアンプＯＰの
「＋」端子の電位も上昇する。この結果、オペアンプＯ
Ｐの出力電圧は増大してトランジスタＭ１、Ｍ２、Ｍ３
のゲート電圧が高くなり、トランジスタＭ１、Ｍ２、Ｍ
３の抵抗値は増大する。従って発振周波数を低下させる
とトランジスタＭ２、Ｍ３に流れる電流自体は減少する
ものの、トランジスタＭ２、Ｍ３の抵抗は逆に高くなる
ため、結果的にトランジスタＱ１、Ｑ２のコレクタ電
位、すなわち差動回路１１の出力振幅を確保することが
可能となる。
によりトランジスタＭ２、Ｍ３に流れる電流と共にトラ
ンジスタＭ１に流れる電流を減少させると、トランジス
タＱ１、Ｑ２のコレクタ電位と共にオペアンプＯＰの
「＋」端子の電位も上昇する。この結果、オペアンプＯ
Ｐの出力電圧は増大してトランジスタＭ１、Ｍ２、Ｍ３
のゲート電圧が高くなり、トランジスタＭ１、Ｍ２、Ｍ
３の抵抗値は増大する。従って発振周波数を低下させる
とトランジスタＭ２、Ｍ３に流れる電流自体は減少する
ものの、トランジスタＭ２、Ｍ３の抵抗は逆に高くなる
ため、結果的にトランジスタＱ１、Ｑ２のコレクタ電
位、すなわち差動回路１１の出力振幅を確保することが
可能となる。
【００２２】例えば本実施例では、トランジスタＭ２、
Ｍ３に流れる電流を２０μＡから５μＡ程度まで減少さ
せることにより発振周波数を８ＭＨｚから２ＭＨｚ程度
まで低下させることができる。しかしながらこのままで
は、その出力振幅は２００ｍＶ〔ｐ−ｐ〕程度から５０
ｍＶ〔ｐ−ｐ〕程度まで低下する。このため負荷制御回
路１０によりトランジスタＭ２、Ｍ３のゲート電圧を
０．３Ｖ程度増加させ、トランジスタＭ２、Ｍ３の抵抗
値をその４倍程度まで増加させるのである。
Ｍ３に流れる電流を２０μＡから５μＡ程度まで減少さ
せることにより発振周波数を８ＭＨｚから２ＭＨｚ程度
まで低下させることができる。しかしながらこのままで
は、その出力振幅は２００ｍＶ〔ｐ−ｐ〕程度から５０
ｍＶ〔ｐ−ｐ〕程度まで低下する。このため負荷制御回
路１０によりトランジスタＭ２、Ｍ３のゲート電圧を
０．３Ｖ程度増加させ、トランジスタＭ２、Ｍ３の抵抗
値をその４倍程度まで増加させるのである。
【００２３】このときオペアンプＯＰの「＋」端子に接
続する負荷トランジスタＭ１は、原理的には通常の抵抗
でも構わない。しかしながら通常の抵抗を用いると、抵
抗に流れる電流を定電流源Ｉ１にて減少させたとき、オ
ペアンプＯＰの出力電圧が高くなり過ぎる場合がある。
この場合、この過大な電圧増加を引き下げる手段はな
く、抵抗値は増加したままとなってしまう。このため本
実施例では、オペアンプＯＰの「＋」端子に対する負荷
としてトランジスタＭ１を用いている。すなわちトラン
ジスタＭ１に流れる電流を減少させたときにオペアンプ
ＯＰの出力電圧が高くなり過ぎると、その過大な電圧は
トランジスタＭ１のゲートに供給されるため、トランジ
スタＭ１の抵抗もそれに応じて高くなり、オペアンプＯ
Ｐの「＋」端子の電位を再度引き下げるのである。この
フィードバック動作により、オペアンプＯＰの出力電位
を一定値に安定させることが可能となる。
続する負荷トランジスタＭ１は、原理的には通常の抵抗
でも構わない。しかしながら通常の抵抗を用いると、抵
抗に流れる電流を定電流源Ｉ１にて減少させたとき、オ
ペアンプＯＰの出力電圧が高くなり過ぎる場合がある。
この場合、この過大な電圧増加を引き下げる手段はな
く、抵抗値は増加したままとなってしまう。このため本
実施例では、オペアンプＯＰの「＋」端子に対する負荷
としてトランジスタＭ１を用いている。すなわちトラン
ジスタＭ１に流れる電流を減少させたときにオペアンプ
ＯＰの出力電圧が高くなり過ぎると、その過大な電圧は
トランジスタＭ１のゲートに供給されるため、トランジ
スタＭ１の抵抗もそれに応じて高くなり、オペアンプＯ
Ｐの「＋」端子の電位を再度引き下げるのである。この
フィードバック動作により、オペアンプＯＰの出力電位
を一定値に安定させることが可能となる。
【００２４】また、差動回路１１の負荷として本実施例
の如くＭＯＳトランジスタを用いると、別の効果を得る
こともできる。第９図は従来の他の問題点を示す説明図
である。通常抵抗は、半導体層内に拡散領域として形成
される。この場合抵抗領域はＰＮ接合にて分離されるこ
とになるが、このＰＮ接合には当然ながら同図に示すよ
うに接合容量が形成される。この接合容量は、差動回路
の動作速度を必要以上に低下させることになってしまう
のである。この動作速度の低下を防ぐためには印加電圧
の増大が必要となり、新たな電力消費を招いてしまうの
である。特にこの問題は、抵抗値を大きくした場合、す
なわち出力振幅を大きく保ちたい場合に顕著となる。
の如くＭＯＳトランジスタを用いると、別の効果を得る
こともできる。第９図は従来の他の問題点を示す説明図
である。通常抵抗は、半導体層内に拡散領域として形成
される。この場合抵抗領域はＰＮ接合にて分離されるこ
とになるが、このＰＮ接合には当然ながら同図に示すよ
うに接合容量が形成される。この接合容量は、差動回路
の動作速度を必要以上に低下させることになってしまう
のである。この動作速度の低下を防ぐためには印加電圧
の増大が必要となり、新たな電力消費を招いてしまうの
である。特にこの問題は、抵抗値を大きくした場合、す
なわち出力振幅を大きく保ちたい場合に顕著となる。
【００２５】一方本実施例では負荷としてＭＯＳトラン
ジスタを用いているために、抵抗値の高い場合でもその
面積は小さく保つことができ、接合容量を抑制すること
が可能である。ところで本実施例において、差動回路１
１の出力振幅をどの程度で保つかは負荷トランジスタの
ゲートに印加するゲート電圧で規定される。
ジスタを用いているために、抵抗値の高い場合でもその
面積は小さく保つことができ、接合容量を抑制すること
が可能である。ところで本実施例において、差動回路１
１の出力振幅をどの程度で保つかは負荷トランジスタの
ゲートに印加するゲート電圧で規定される。
【００２６】第４図は負荷トランジスタの動作領域を示
す図である。負荷トランジスタの動作領域は、大きく分
けて「抵抗領域」、「定電流領域」、抵抗領域から定電
流領域への「遷移領域」が存在する。同図に示すよう
に、負荷トランジスタに流れる電流が一定であってもゲ
ート電圧によってどの領域も選択することが可能であ
る。
す図である。負荷トランジスタの動作領域は、大きく分
けて「抵抗領域」、「定電流領域」、抵抗領域から定電
流領域への「遷移領域」が存在する。同図に示すよう
に、負荷トランジスタに流れる電流が一定であってもゲ
ート電圧によってどの領域も選択することが可能であ
る。
【００２７】この中で実際に負荷として使用できるのは
抵抗領域と遷移領域であるが、抵抗領域よりも遷移領域
の方が抵抗値が高いため、遷移領域を選択すればより大
きな振幅を得ることが可能である。しかしながらこの領
域は、遷移点であるが故に出力信号の歪みが大きい。従
って遷移領域の使用は、パソコンのクロックの如きデジ
タル的な利用をする限りは問題はないが、アナログ的な
利用をする際には多少振幅は小さくなるものの、遷移領
域よりは抵抗領域を使用したほうが得策である。具体的
には、遷移領域を使用する際にはゲート電圧をＶｃｃ−
１〜１．５Ｖ程度、抵抗領域を使用する際にはゲート電
圧を１／２・Ｖｃｃ程度とするのが望ましい。
抵抗領域と遷移領域であるが、抵抗領域よりも遷移領域
の方が抵抗値が高いため、遷移領域を選択すればより大
きな振幅を得ることが可能である。しかしながらこの領
域は、遷移点であるが故に出力信号の歪みが大きい。従
って遷移領域の使用は、パソコンのクロックの如きデジ
タル的な利用をする限りは問題はないが、アナログ的な
利用をする際には多少振幅は小さくなるものの、遷移領
域よりは抵抗領域を使用したほうが得策である。具体的
には、遷移領域を使用する際にはゲート電圧をＶｃｃ−
１〜１．５Ｖ程度、抵抗領域を使用する際にはゲート電
圧を１／２・Ｖｃｃ程度とするのが望ましい。
【００２８】次に、第５図は本発明の第二の実施例を示
すブロック図であり、第６図はその要部回路図である。
図中２１は差動回路、２２はレベルコンバータ回路、２
３は負荷制御回路である。本実施例の差動回路２１は、
第一、第二の差動回路２１ａ、２１ｂ自体は前述の第一
の実施例における第一、第二の差動回路１１ａ、１１ｂ
と同一である。しかしながらトランジスタＱ１、Ｑ２の
コレクタは、第２の差動回路２１ｂのトランジスタＱ
３、Ｑ４のベースにそれぞれ接続されており、差動回路
２１はインバータ回路を形成している。
すブロック図であり、第６図はその要部回路図である。
図中２１は差動回路、２２はレベルコンバータ回路、２
３は負荷制御回路である。本実施例の差動回路２１は、
第一、第二の差動回路２１ａ、２１ｂ自体は前述の第一
の実施例における第一、第二の差動回路１１ａ、１１ｂ
と同一である。しかしながらトランジスタＱ１、Ｑ２の
コレクタは、第２の差動回路２１ｂのトランジスタＱ
３、Ｑ４のベースにそれぞれ接続されており、差動回路
２１はインバータ回路を形成している。
【００２９】そして本実施例のリングオシレータは、上
述のインバータ回路を奇数段直列に接続して構成され
る。このとき最終段のインバータの出力端子ＯＵＴ＋は
第１段の入力端子ＩＮ＋へ、同じく差動回路の出力端子
ＯＵＴ−を第１段の入力端子ＩＮ−へ接続される。次に
本実施例の動作について説明する。
述のインバータ回路を奇数段直列に接続して構成され
る。このとき最終段のインバータの出力端子ＯＵＴ＋は
第１段の入力端子ＩＮ＋へ、同じく差動回路の出力端子
ＯＵＴ−を第１段の入力端子ＩＮ−へ接続される。次に
本実施例の動作について説明する。
【００３０】上述したように、本実施例の差動回路２１
自体はインバータ動作を行う。そしてこのインバータ回
路が奇数段接続されていることにより、結果として差動
回路２１の入力端子にはその反転信号が常に入力される
こととなる。このため本実施例のリングオシレータは、
所定の周波数にて発振する。尚、差動回路２１及び負荷
制御回路２３の動作は前述の第一の実施例と同様であ
る。
自体はインバータ動作を行う。そしてこのインバータ回
路が奇数段接続されていることにより、結果として差動
回路２１の入力端子にはその反転信号が常に入力される
こととなる。このため本実施例のリングオシレータは、
所定の周波数にて発振する。尚、差動回路２１及び負荷
制御回路２３の動作は前述の第一の実施例と同様であ
る。
【００３１】
【発明の効果】以上説明したように本発明によれば、発
振周波数を低下させても出力振幅が低下しないため、増
幅回路を用いる必要がない。このため本発明では、消費
電力の抑制はもちろん、チップ面積の増大を防止するこ
とが可能である。
振周波数を低下させても出力振幅が低下しないため、増
幅回路を用いる必要がない。このため本発明では、消費
電力の抑制はもちろん、チップ面積の増大を防止するこ
とが可能である。
【図１】本発明の基本原理図であり、（ａ）はブロック
図、（ｂ）は差動回路を示している。
図、（ｂ）は差動回路を示している。
【図２】本発明の第一の実施例を示すブロック図であ
る。
る。
【図３】図２の要部回路図を示している。
【図４】本発明に用いる負荷トランジスタの動作領域を
説明するための図である。
説明するための図である。
【図５】本発明の第二の実施例を示すブロック図であ
る。
る。
【図６】図５の要部回路図を示している。
【図７】従来のリングオシレータを示すブロック図であ
る。
る。
【図８】従来の差動回路を示している。
【図９】従来の他の問題点を説明するための図である。
１，１１，２１，３１ 差動回路 ２ 検出手段 １２，２２，３２ レベルコンバータ回路 ３ 負荷制御手段 １３，２３ 負荷制御回路 ３４ 増幅回路
Claims (4)
- 【請求項１】 コンデンサを介してエミッタが互いに接
続された第１、第２のトランジスタと、該第１、第２の
トランジスタのエミッタに接続された電流量可変の定電
流源と、該第１、第２のトランジスタのコレクタにそれ
ぞれ接続された第１、第２の負荷とを有する差動回路
と、 該トランジスタのコレクタ電圧を基とする該差動回路の
出力信号を発振出力として検出する検出手段と、 該定電流源の制御により生じた電流の減少に応じて該負
荷の抵抗値を増大させる制御手段とを備え、 該差動回路の入力端子に入力した入力信号の反転出力信
号を該入力端子に帰還させたことを特徴とする発振回
路。 - 【請求項２】 前記第１、第２の負荷はＭＩＳ型トラン
ジスタであり、前記制御手段は該トランジスタのゲート
電圧を制御することを特徴とする請求項１記載の発振回
路。 - 【請求項３】 前記制御手段は、所定の電圧が印加され
る第一の入力端子と、前記定電流源に流れる電流の減少
に応じて印加電圧が高くなる第二の入力端子とを有する
オペアンプを備え、該オペアンプの出力端子は前記負荷
であるＭＩＳ型トランジスタのゲートに接続されたこと
を特徴とする請求項２記載の発振回路。 - 【請求項４】 前記オペアンプの第二の入力端子には、
前記定電流源と同様に制御された定電流源によって流れ
る電流が制御されたＭＩＳ型トランジスタが接続され、
該ＭＩＳ型トランジスタのゲートには該オペアンプの出
力端子が接続されたことを特徴とする請求項３記載の発
振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214099A JPH0661800A (ja) | 1992-08-11 | 1992-08-11 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214099A JPH0661800A (ja) | 1992-08-11 | 1992-08-11 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661800A true JPH0661800A (ja) | 1994-03-04 |
Family
ID=16650212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214099A Withdrawn JPH0661800A (ja) | 1992-08-11 | 1992-08-11 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555035B2 (en) | 2000-03-21 | 2003-04-29 | Toshiba Machine Co., Ltd. | Method for injection molding |
-
1992
- 1992-08-11 JP JP4214099A patent/JPH0661800A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555035B2 (en) | 2000-03-21 | 2003-04-29 | Toshiba Machine Co., Ltd. | Method for injection molding |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6229403B1 (en) | Voltage-controlled oscillator | |
| JPH04126409A (ja) | バイアス電流制御回路 | |
| JPH05243990A (ja) | 電圧制御発振器 | |
| JPH0332923B2 (ja) | ||
| EP0879500A1 (en) | Low-voltage differential amplifier | |
| JPH09293789A (ja) | 半導体集積回路 | |
| KR100295044B1 (ko) | 차동지연회로를사용하는전압제어발진기 | |
| JPH09116412A (ja) | 電圧発生回路 | |
| JP4031630B2 (ja) | オシレータ回路等の電子デバイスによって生成される交流信号の振幅制御 | |
| JPH04227104A (ja) | 増幅回路 | |
| JPH0661800A (ja) | 発振回路 | |
| JPH044768B2 (ja) | ||
| JPS6223483B2 (ja) | ||
| JP2621140B2 (ja) | センスアンプ回路 | |
| JPH10200382A (ja) | 低電圧駆動の電圧制御発振回路 | |
| JP3091801B2 (ja) | 電流発生装置 | |
| JP3130791B2 (ja) | レベル変換回路 | |
| US7002413B2 (en) | Voltage amplification circuit | |
| JP2779388B2 (ja) | 定電圧発生回路 | |
| JPH07321649A (ja) | 電圧制御発振器及びｐｌｌ回路 | |
| JPS60111528A (ja) | 集積回路装置 | |
| JP3284926B2 (ja) | 電圧制御型発振器 | |
| JPH11274864A (ja) | 差動増幅回路及び半導体集積回路並びにビデオテープレコーダ | |
| JPS6117166B2 (ja) | ||
| JP2661138B2 (ja) | 電流増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |