JPH06507057A - 直列再結合による多重アキュムレータのｎ分数合成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 直列再結合による多重アキュムレータのＮ分数合成発明の分野 本発明は、一般に、周波数合成器に関し、さらに詳しくは、直列再結合でラッチ された構成の多重アキュムレータを用いるＮ分数周波数合成器（ｆｒａｃｔｉｏ ｎａｌ　Ｎ　ｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒ）に関する。このラッ チ構成は同期動作をし、単純なりプル・システムよりも高い周波数でシステムが 動作することを可能にし、スプリアス信号を低減する。

発明の背景 位相同期ループ（ＰＬＬ）周波数合成は、電圧制御発振器（ＶＣＯ）からの多く の関連信号の一つを生成する周知の方法である。単ループＰＬＬでは、ＶＣＯか らの出力信号はプログラム可能な分周器（ｆｒｅｑｕｅｎｃｙ　ｄｉｖｉｄｅｒ ）に結合される。このプログラム可能分周器は選択された整数で分周し、分周信 号を位相検波器に与える。位相検波器は、別の固定周波数発振器からの基準信号 とこの分周信号を比較する。分周信号と基準信号との間の位相差が位相検波器か ら出力され、ループ・フィルタを介して結合され、ＶＣＯに印加される。位相差 信号により、ＶＣＯからの出力信号は周波数的に変化して、分周信号と基準信号 との間の位相誤差が最小限に抑えられる。プログラム可能分周器は整数のみで分 周するので、出力周波数のステップ・サイズは基準信号周波数に等しくなるよう に制限される。単ループＰＬＬでは、ループ同期時間、ステップ・サイズ、雑音 性能およびスプリアス信号発生の間で技術的な妥協を行なわなければならない。

単ループＰ　Ｌ　Ｌの制限を克服するため、非整数で分周できるプログラム可能 な分周器が開発されている。高い基準周波数と広いループ帯域幅を維持しつつ、 基準信号周波数の分数である出力周波数のステップ・サイズが得らる。Ｎ分数合 成については、米国特許＄４，８１６，７７４号において説明されている。該明 細書で説明しているように、２つのアキュムレータを用いて、分数合成の性能を 模擬している。この模擬は、さまざまな整数の除数値の間で切り換えても、この ような切り換えによって発生するスプリアス信号を発生しない。この２アキユム レータ方法は、キャンセレーションおよびループ・フィルタ除波によって不要な スプリアス信号を低減する。

従って、Ｎ分数周波数合成器の基準信号周波数は、ＶＣＯ出力周波数のステップ ・サイズとプログラム可能分周器の除数の分母との積によって決まる。Ｎ分数合 成により、実際のチャンネル間隔よりもはるかに高い基準周波数を利用側ること ができ、また低周波スプリアス信号の低減によってより広い帯域幅を利用して設 計することができる。広帯域幅化により、同期時間を高速にし、そして基準入力 に広帯域変調を適用したり、分数分周方式が可能になる。

残念ながら、このシステムは完全ではなく、チャンネル間隔に等しい周波数でス プリアス信号出力を発生する。所望信号出力の純度は非分数システムよりも優れ ているが、それ自体はまだ高品位システムでは不十分な場合がある。

このスプリアス出力の影響を最小限に抑えるため、多重アキュムレータＮ分数合 成システムが開発されている。これらのシステムは、濾波す−ることが安くて単 純な周波数にスプリアス信号を拡散（ｓｐｒｅａｄ　ｏｕｔ）する。２つ以上の アキュムレータを具備するシステムを利用することにより、この利点を大幅に向 上することができる。

この多重アキュムレータ・システムの一部では、アキュムレータがデータを［リ プル（口ｐｐｌｅ）Ｊする必要がある。

つまり、各クロック・パルスにおいて、データが全デジタル回路に作用しなけれ ばならない。このため、このシステムを構築するために用いられるデジタル回路 における伝搬遅延により、多重アキュムレータ・システムの動作の周波数上限が 相対的に低くなる。最後に、従来の多重アキュムレータ・システムは、スプリア ス雑音信号を発生する残留雑音項（ｒｅｓｉｄｕａｌ　ｎｏｉｓｅ　ｔｅｒｍ） を依然維持していることがある。これらのスプリアス雑音信号は、多くのシステ ムの適正動作のために低減しなければならない。

発明の概要 本発明は、直列に再結合された少なくとも２つのラノチド・アキュムレータ回路 （ｌａｔｃｈｅｄ　ａｃｃｕｍｕｌａｔｏｒｎｅｔｗｏｒｋ）を含む可変周波数 合成器に関する。このラツチド・アキュムレータ回路はデジタル数値を受け取り 、この数値は可変除数を形成するために用いられる。

可変周波数発振器の周波数は、分周回路において可変除数で出力信号周波数を分 周して、中間信号を形成することによって制御される。この中間濡号は基準信号 と比較され、これら２つの信号間の位相差を表す第１誤差信号を発生する。この 第１誤差信号は、可変周波数発振器に対する制御信号として、可変周波数発振器 に入力される。

第１アキュムレータ回路はラッチ出力信号と、デジタル数値の積分を表す第１桁 上げ出力信号（ｃａｒｒｙ　ｏｕｔｐｕｔｓｉｇｎａｌ）とを発生する。

第２アキュムレータ回路は第２ラツチ出力信号と、第１ラツチ出力信号の積分を 表す第２桁上げ出力信号とを発生する。

第３ラツチド・アキュムレータ回路は第３ラツチ出力と、第２ランチ出力信号の 積分を表す第３桁上げ出力信号とを発生する。

これら３つの桁上げ出力信号は合成され、可変除数信号となる。第３桁上げ出力 信号は、第２桁上げ出力信号と微分／合成され、第５出力信号となる。この第５ 出力信号は第１桁上げ出力信号と微分／合成され、可変除数信号となる。この可 変除数信号は、分周回路に入力される。

図面の簡単な説明 第１図は、可変周波数合成器のブロック図である。

第２図は、本発明による（直列再結合付き）Ｎ分数合成器におけるアキュムレー タ回路の概略ブロック図である。

第３図は、本発明によるラッチド・アキュムレータ回路の図である。

第４図は、本発明による二重遅延ラノチド・アキュムレータ回路の図である。

第５図は、本発明による二重遅延ラソチド回路の図である。

第６図は、本発明による単一遅延ラッチド・アキュムレータ回路の図である。

第７図は、本発明による残留誤り訂正を有する二重ラッチド・アキュムレータ回 路の図である。

第８図は、本発明による別の形態で示す単一遅延ラッチド・アキュムレータ回路 の図である。

第９図は、本発明を利用できる無線トランシーバのプロツり図である。

第１０図は、本発明による一般的なラッチド・アキュムレータの図である。

第１１図は、本発明によるシステム伝達関数の各項の周波数と減衰の関係を示す 曲線のグラフである。

好適な実施例の詳細な説明 一般に、好適な実施例は無線トランシーバにおいて合成器を用いることに関する 。この合成器は、Ｎ分数タイプのものである。合成器はアキュムレータ回路内の 多重ラツチド・アキュムレータを利用して、入力信号の多重積分を実行する。ア キュムレータの出力は直列結合され、データ出力信号を形成し、この信号は合成 器内で可変除数として用いられる。

本発明を利用できる無線トランシーバを含む無線電話装置９０１の基本的なブロ ック図を第９図に示す。このような無線電話装置９０１は、デジタル無線電話シ ステムにおいて有用なデジタル無線電話であることが好ましい。合成器９０３の 出力は受信機９０５および送信機９０７によって用いられ、局部発振信号および 送信信号をそれぞれ生成する。動作周波数のチャンネルなど、トランシーバ９０ ０の機能の制御は制御論理９０９によって行なわれ、合成器９０３に内蔵される Ｎ分数合成器の第１アキユムレータに入力される。

第１図は、Ｎ分数可変周波数合成器の概略ブロック図である。可変発振器ＶＣＯ １１３は所望の出力周波数信号１１９を与え、この入力を可変デジタル分周回路 Ｉｌｌに送る。可変分周回路の出力信号１２５は、位相比較器１０９に入力され る。位相比較器１０９の第２人力は、基準発振信号１１５である。位相比較器出 力信号１２１はＶＣＯ１１３の制御入力に入れられ、ＶＣＯｌ　１３は分周回路 １１１のデジタル分周率（ｄｉｖｉｓｉｏｎ　ｒａｔｉｏ）Ｎで除した出力周波 数信号１１９を調整して、基準発振器１０７の周波数に等しくする。

好適な実施例では、分周回路１１１の分周率Ｎは周期的なシーケンスで変化され 、ＶＣＯ１１３の出力周波数信号１１９は基準発振器１０７の周波数の分数に等 しい周波数ステップで調整することができる。この周期的なシーケンスは多重ア キュムレータ回路１０１によって発生され、データ入力信号１０３によって制御 される。

好適な実施例では、第１０図に示すようなラツチド・アキュムレータ構成がすべ てのアキュムレータ回路で用いられる。他の同様に十分なアキュムレータ構成も 当業者によって構築することもできる。ここでは、各アキュムレータのデータ出 力信号１００１は、従来のラッチ回路１００３からのラッチされた出力である。

このようなアキュムレータの縦続は、クロック信号１００５の各クロック・サイ クルに対して一つの加算器遅延を有する。この構成によって、加算器１００７か らの各アキュムレータ桁上げ出力シーケンスは次の下位のアキュムレータの出力 シーケンスから１クロツク・サイクルだけ遅延される。他の同様に十分な実施例 では桁上げ出力信号１０１１およびデータ出力信号１００１をラッチするラツチ ド・アキュムレータを利用できることに留意されたい。

第２図は、本発明で用いられる種類のアキュムレータ回路の図である。この回路 は多重ラソチド・アキュムレータおよび直列再結合を利用して、簡単な設計およ びＤＣ周波数オフセットをデータ出力（Ｄｏ）２２９に直接追加することができ る。

周波数オフセット入力信号またはデータ入力（ＤＩ）２１５は、第９図の制御論 理９０９に内蔵された周波数選択回路から入力され、第２図の第１アキユムレー タ２０１に印加される。第１アキユムレータ２０１は、データ入力信号２１５の 積分を表す出力信号２１７，２３５を生成する。

データ出力信号２１７は、第２アキユムレータ２０３に入力される。桁上げ出力 信号２３５は微分器２１３に直接追加され、データ出力信号２２９となる。この 桁上げ出力信号２３５は、ＤＣ位相オフセットをデータ出力信号２２９に直接渡 すことができる。第２アキユムレータ２０３のデータ出力信号２１９は第３アキ ユムレータ２０５に入力され、同様に第３アキユムレータ２０５のデータ出力信 号２２１は第４アキユムレータ２０７に入力される。

第４アキユムレータ２０７の桁上げ出力信号２２３は、第３アキユムレータ２０ ５からの桁上げ出力信号２３１と微分／合成され、信号２２５となる。信号２５ ５は第２微分器２２１に入力され、この信号は第２アキユムレータ２０３からの 第２桁上げ出力信号２３３と合成される。それによって得られる信号２２７は第 ３微分器２１３に入力される。

第２図の図面は、直列再結合によるＮ分数合成の一般的な説明のために用いられ るが、この一般的な方法の具体的な実施については第３図、第４図、第５図、第 ６図、第７図および第８図において説明している。ラッチされた出力信号または デジタル遅延なしに示されている第２図は、その実用性を大幅に制限している。

第３図は、第２図に示す直列再結合によるＮ分数合成の構成図である。この構成 は、信号遅延およびう・ノチド・アキュムレータを含む。本発明の重要な特徴は 、あるアキュムレータから次のアキュムレータに渡されるデータは１クロツク・ サイクル中にのみ現われることである。データは１クロツク・サイクル中に第１ アキユムレータから第３アキユムレータに進むことは絶対になく、そのため１ク ロツク・パルスにおいてすべでのアキュムレータに「リプル」する問題を防いで いる。ラツチド・アキュムレータは、回路１０１を同期させる。「リプル」効果 とは、この設計を実施するために用いられる回路の設計に固有の遅延の蓄積であ る。リプル・アキュムレータは、固定クロック周波数および回路のデジタル遅延 について、あるアキュムレータ回路において可能なアキュムレータの数を制限す る。同期されたシステムでは、各機能は１クロツク期間の固定された遅延を有す る。同期されたシステムは各機能においてデータをラッチし、そのためデータは 各クロック期間において１機能分だけ遅延される。このように、多くのアキュム レータからなるシステムは、たった一つのアキュムレータを有するシステムと同 じ速度で動作する。

第３図に示す回路では、全システム遅延は、内部デジタル遅延により、３クロツ ク・サイクルと３つの加算器３０９．３１１，３１３の累積遅延との和に等しし ）。３つの加算器３０９，３１１，３１３の累積遅延は第５図および第６図の構 成では存在しないが、これは加算器の間で固定遅延を加算しているためである。

好適な実施例では、クロック信号は除数回路１１１の出力信号１２５から発生さ れるか、あるいはクロック信号は基準発振器１０７の出力から発生できる。

好適な実施例では、システムがデジタル方式であるため、ラノチド・アキュムレ ータがこの構成で用いられることに留意されたい。しかし、本発明に基づいて、 アナログ積分器を含むアナログ方式の同等なシステムも開発できる。

第１アキユムレータ３０１は、データ入力信号３３３のデジタル積分を実行する 。出力信号３３５は、クロック信号の第１発生時にラッチされる。第２アキユム レータ３０３は、第１ラノチド・アキュムレータ３０１の内容のデジタル積分を 実行し、データ人力３３３の二重積分を実質的に生成する。前記クロック信号の 第２発生時に、第２アキユムレータ３０３の出力はランチされる。第３アキユム レータ３０５は、第２アキユムレータ３０３のラッチ出力に対してその内容のデ ジタル積分を実行し、データ人力３３３の三重積分を実質的に実行する。第４ラ ソチド・アキュムレータ３０７は、第３アキユムレータ３０５のラツチド・アキ ュムレータ出力の内容をデジタル積分し、入力信号３３３の四重積分を実質的に 生成する。

第１アキユムレータ３０１の桁上げ出力信号３５１は、ＶＣ０１１３の出力周波 数（ＦＯ）が基準発振器１０７から出力された信号の周波数に対して３６０度の 位相誤差を有することを表す。この誤りを訂正するため、データ出力信号２２９ は次のクロック期間において一つの整数だけ増加され、第１アキユムレータ３０ ３の内容は自己の容量によって低減される。この作用は位相比較器入力信号１２ ５０周波数から１サイクルを実質的に削除し、そのため■ＣＯ出力信号（ＦＯ） １１９において３６０度位相訂正される。

第２図の微分係数（ｄｅｒｉｖａｔｉｖｅ）２０９．　２１１．　２１３は、第 ３図において、３１５，３０９などのデジタル遅延と加算器との組み合わせによ って表される。微分係数は、信号の前回の標本を保持し、これを信号の現在値か ら差し引くことによってデジタル的に実施される。また、加算器３０９は第３ラ ソチド・アキュムレータ３４７の桁上げ出力と、第４ラツチド・アキュムレータ の微分係数の出力とを合成する働きをする。それによって得られる信号３４３は 、２つのその後の微分を介して送られる。

デジタル遅延により、再結合された桁−１−げ出力信号を適正クロック・サイク ルに同期させることができる。桁上げ出力信号３５１は、加算器３１３に達する 前に、３つのその後のクロック・サイクルで遅延される。第２ラツチド・アキュ ムレータ３４９の桁上げ出力信号は、加算器３１１に達する前に２クロツク・サ イクル遅延される。第１ラツチド・アキュムレータ３０１から生じる１クロツク ・サイクル遅延を含めることにより、桁」二げ出力信号は第３クロツク・サイク ルにおいて加算器３１．１に達する。第３ラツチド・アキュムレータ３４７の桁 上げ出力は、加算器３０９に加えられる前に、その発生から１クロンク・サイク ル遅延される。この１クロンク・サイクルの遅延は、第１および第２ラソチド・ アキュムレータからの２つの遅延の後に発生し、そのため第３クロツク・サイク ルで加算器に達する。従って、可変除数信号２２９は３クロツク・サイクル遅延 と、ラソチド・アキュムレータ３０７および３つの加算器３０９，３１１，３１ ３の出力からのりプル効果とを有する。この同期されたシステムにより、はるか に高速なりロック速度で動作が可能になり、その後データ入力信号３３３を用い て周期的シーケンスのより高速な変化が可能になる。アキュムレータの桁上げ出 力信号を直列に再結合することにより、アキュムレータ回路で必要な微分器の数 が低減される。ただし、第４図に示す以外の別の固定遅延をシステムに追加して も問題はないが、このような追加遅延はアキュムレータ・システムに対して何ら 利点はない。

第４図は、ラッチド・アキュムレータおよび直列再結合を有するＮ分数合成のブ ロック図である。合成器アキュムレータ回路のこの構成は、追加された遅延４２ ３，４２９゜３４７を除き第３図のそれと同様であり、これらの追加遅延は第１ の３つのラノチド・アキュムレータの桁上げ出力信号４５５，４．５７．４５９ に接続されている。これらの追加遅延素子は、入力データに対して全通過応答（ ａｌｌ　ｐａｓｓ　ｒｅｓｐｏｎｓｅ）を獲得し、かつ残留雑音補正項（ｒｅｓ ｉｄｕａｌｎｏｉｓｅ　ｃｏｒｒｅｃｔｉｏｎ　！ｅｒｍ）を得るために、低次 （ｌｏｗ　。

ｒｄｅｒ）アキュムレータに追加される。残留雑音項は、デジタル形式で容易に 復元して、Ｄ／Ａ変換し、ループ・フィルタに印加することができる。残留雑音 補正回路の一例を第７図に示す。

第７図は、第４図に示すような４アキユムレータ・システムのブロック図であり 、最高次のラノチド・アキュムレータ４０７および次の最高次のラッチド・アキ ュムレータ４０５の内容は、ループ・フィルタ７１１において残留雑音項の除算 に用いらる。ラソチド・アキュムレータ４０５の内容は遅延素子７２５によって 一回遅延され、従来の加算機能７２３において次の高次のラソチド・アキュムレ ータ４０７の内容から減ぜられる。その結果、加算器７２３の出力においてＺ− ’Ｑ４に等しい項が得られる。ただし、Ｑ４は量子化雑音環である。遅延素子７ ２１および加算器７１９は、デジタル微分回路を形成する。加算器７１９の出力 は、−Ｚ−’　（１−Ｚ〜１）Ｑ４である。遅延素子７１７および加算器７１５ は、第２デジタル微分回路を形成する。

加算器７１５の出力は、−Ｚ−’　（１−Ｚ−’）”Ｑ４である。

次に、従来のデジタル／アナログ変換器７１３はこの出力信号７３５をアナログ 形式に変換し、振幅を逓減（ｓｃａｌｅ）する。アナログ出力信号７３３は、コ ンデンサ７２９を介してループ・フィルタに入力される。コンデンサ７２９はア ナログ微分回路として用いられ、Ｄ／Ａ変換器７１３の電圧出力をループ・フィ ルタ７１１に印加するために適した電流に変換し、このループ・フィルタ７１１ では、位相比較器の駆動は電流源である。（コンデンサに流れる電流は、電圧の 時間微分係数（目ｍｅ　ｄｅｒｉｖａｌｉｖｅ）である・）データ出力信号４５ ３に比べ、補正項７３３は追加遅延を有する。

この遅延は、可変分周器７０３に対するデータ出力経路に対して遅延７０７を追 加することによって補正される。従って、可変分周器７０３の入力におけるデー タ・シーケンスは次式のようになる： ＤＯ＝ｚ−５ＤＩ＋ｚ−’　（１−ｚ−’）’Ｑ４ただし、 Ｄｏはデータ出力（Ｄａｔａ　０ｕｔ）信号、ＤＩはデータ入力（Ｄａｔａ　Ｉ ｎ）信号、ｚ−Ｍは２変換域（ｚ−ｔｒａｎｓｆｏｒｍ　ｄｏｍａｉｎ）におけ るＸクロック期間遅延を表す。

位相検波器７０５は位相を比較するが周波数を比較しないので、信号は位相検波 器７０５を通過するごとに実質的に積分される。従って、位相検波出力の位相項 はＺ変換域において次式のように表すことができる：Φｃｏｒｒ”Ｋ４　１Ｄ　 Ｉ　ｚ−５／　（Ｉ　Ｚ−’）＋Ｑ４　Ｚ−’（１−ｚ−’）３１ ただし、Ｋ、は位相検波変換利得である。Ｄ／Ａ変換器７１３とコンデンサ７２ ９によって発生される位相補正項は、Ｚ変換域において次式のように表すことが できる：Φｃ　ｏ　ｖ　ｒ　＝　Ａｏ　／　Ａ　ＣＱ　４　Ｚ　−’　（ｌ　Ｚ 　−’　）　３タタし、八〇／ＡはＤ／Ａ変換器利得であり、Ｃはコンデンサ７ ２９の容量である。位相検波器利得をＤ／Ａ変換器利得で除した値に等しくなる ようにコンデンサ７２９の値を選ぶと、残留雑音項のキャンセレーションが行な われる。

データ出カシーケンス雑音項が第４アキユムレータ４０７にのみ依存するように 、追加遅延素子４２３，４２９，４３７は最初の３つのアキュムレータ４０１， ４０３，４０５からの桁上げ出力信号に追加される。これにより、ループ・フィ ルタ入力において誤り訂正を行なうＤ／Ａ変換器で用いるために雑音シーケンス を容易に復元できる。これらの遅延素子がない場合、出力雑音環はすべてのアキ ュムレータからの因子を伴うことになる。この種の出力から補正波形を導出する ことは困難である。

コンデンサ７２９は他の形式の微分係数に置換できることに留意されたい。例え ば、直列再結合の出力で用いられるようなり／Ａ変換器の前段で入れられる追加 デジタル遅延および加算器、すなわちデジタル遅延７１７および加算器７１５で ある。利得をキャンセルするため、Ｄ／Ａ変換器の利得は位相検波器１０５の利 得に等しくなければならない。

第５図は、第４図に示す補正合成アキュムレータ回路の別の実施例である。ここ で、追加遅延５２３，５２１が加算器５０９，５１１の出力においてそれぞれ追 加される。

これらの追加遅延の目的は、加算器列内でデジタル遅延によって生じる「リプル 」効果を除去することである。前述のように、第４ラソチド・アキュムレータ５ ０７の出力は加算器５０９に入力され、デジタル遅延５２３，５２１がなければ 、可変除数信号５５７にリプル効果が生じる。これらの遅延を追加することによ り、このリプル効果が除去される。第５クロツク・サイクル中に、データは加算 器５０９から加算器５１１に遷移する。＃６クロツク・サイクル中に、データは 加算器５１１から加算器５１３に遷移する。そのため、各クロック・サイクルに おいて一つのデジタル・遅延しか発生しない。この修正により、より高速なりロ ック・サイクルが可能になる。

第６図は、加算器の間に追加遅延を含むが、第１の３つのラッチド・アキュムレ ータの出力において最小限の遅延しか含まない別の実施例である。第６図に示す 実施例は第３図の実施例と同様であるが、同期直列再結合が追加されている。

好適な実施例では、Ｎ分数合成器の多重アキュムレータ・デジタル回路に変調情 報が印加される。変調情報は、データ人力４３９に結合される２４ビツト数値の １６最下位ビットである。本発明を利用するトランシーバはＧＳＭ汎ヨーロッパ ・デジタル無線電話システムで実質的に用いられるため、高速周波数変化、変調 および低スプリアスおよび雑音レベルは、Ｎ分数合成器によって実現される。変 調の場合、Ｎ分数合成器はルックアップ・テーブルを用いて、送信すべきデータ 列をＮ分数合成器の周波数オフセットに変換する。合成器のループ分周は、入力 データ列に基づいて調整され、ＧＭＳＫ変調信号に必要な瞬時周波数オフセット に追従する。これはオフセット周波数でも、直接に主周波数でもよい。

ラッチド・アキュムレータＮ分数合成器構成は、大型アキュムレータに対して動 作され、スプリアス信号を除去し、Ｄ／Ａ変換を行なって離散的なスプリアス信 号を低減し、そしてＰＬＬに対して直接デジタル変調を与える。ＧＳＭシステム では、データ・レートは２７０．８３３３ｋｂであり、ＢＴの積は０．３である 。ただし、Ｔはビット期間で、１／２７０．８３３３ｋＨｚに等しく、Ｂはベー スバンド・データを整形ために用いられるガウス・フィルタのベースバンド帯域 である。これにより、約８１　ｋＨｚのベースバンド帯域が得られ、これは変調 としてＰＬＬに低ひずみで通過させなければならない。

ＧＭＳＫ信号の実際の周波数オフセット成分は、１０Ｈ２から約７０ｋＨｚであ る。ＧＭＳシステムの好適な実施例では１ＯＨｚ以下のステップを合成する必要 があるので、この範囲はアキュムレータの長さを決定する。２６ＭＨｚの基準周 波数は、少なくとも２２ビツトのアキュムレータを必要とするので、市販の部品 を利用するため、２４ビツトが選ばれている。明らかに、変調による所望の瞬時 周波数オフセットは、ループ・フィルタのカットオフよりも十分に低い。従って 、周波数合成器ループは、変調による基本周波数チャンネル化（ｃｈａｎｎｅｌ ｉｚａｔｉｏｎ）スプリアス信号を減衰しない。しかし、多重アキュムレータ・ システムでは、この問題は克服される。

従来、システムの全体的な伝達関数は次式のように定義された： ＤＯ＝ｚ−’ＤＩ＋ｚ−’　（１−ｚ−’）’Ｑ４上式は、ｅｉ　ｍ　ｖ　＝　 ｚと置換することにより、周波数域に戻すことができる。その結果、ＤＯについ て次式が得られる。

（ただし、これは項ごとの大きさくｍａｇｎｉｔｕｄｅ）の式であることに留意 されたい。） ＤＯ＝ＤＩ＋　（２−２ｃｏｓｆｆｖ）　２Ｑ４上式では、■は折り返し周波数 （ｆｏｌｄｉｎｇ　ｆｒｅｑｕｅｎｃｙ）に対して正規化された周波数である。

折り返し周波数は、アキュムレータ・クロックが動作するレートの１／２に等し い。

第１１図に示す周波数対減衰の曲線は、この式の各項の出力を示す。ＤＩはＤｏ に対してひずみなしに送られ、各量子化雑音項（Ｑ）は高域通過濾波されること に留意されたい。

すべてのスプリアス出力が極めて低い周波数に移動されるように、細分化（ｆｒ ａｃｌｉｏｎａｌｉｚａｔｉｏｎ）を増加することが可能であり、そうすること が好ましい。多くのアキュムレータを高速クロック・レートで用いることの相乗 効果により、分数処理の量子化雑音が大幅に減衰される。従って、大きな分母は スプリアス雑音の周波数を実質的に低減し、これらのスプリアス信号は多重アキ ュムレータ構造によって形成されるデジタル高域通過フィルタの３ｄｂ折点（ｃ ｏｒｎｅｒ）以下になる。多くのアキュムレータを用いることにより、高域通過 フィルタ動作の勾配（ｓｌｏｐｅ）が増加し、動作レートを増加することにより 、高域通過フィルタの折点周波数を向上される。

一般に、アキュムレータ回路１０１は時変分周率Ｎを発生する。Ｎ次のＮ分数シ ステムの場合、アキュムレータはランチされ、その結果、同期システムが得られ 、同システムではデータは】クロック・サイクルにおいて２つ以上のアキュムレ ータでリプルする必要がない。単一遅延システムでは、可変ループ分周器に対す る第１の最低次のアキュムレータ出力はＮ−１クロック単位で遅延され、次の最 低レベルのアキュムレータまたは第２アキユムレータはＮ−２で遅延され、そし て最後から２番目のアキュムレータは１クロック単位で遅延され、最後の最高レ ベルのアキュムレータは遅延されない。二重遅延システムでは、最後の最高レベ ルのアキュムレータを除くすべてのアキュムレータに対して一つの追加遅延ユニ ットが追加される。

このシステムの同期の性質のため、さらに高い周波数で動作することができ、そ のためＰＬＬ帯域帯域上り大きくすることが可能である。これは、分数分周器で より高速な同期時間と広帯域デジタル変調を可能にし、しかも優れた予測可能な スプリアス性能を維持することができる。残りの誤差のデジタル表示は、デジタ ル／アナログ変換方式で用いるのに適した形式で得られる。この変換のアナログ 出カバ、残留雑音をキャンセルするため位相検波器に印加される。

ラッチド・アキュムレータ回路１０１内で直列再結合することにより、ＤＣ位相 補正をデータ出力信号に直接適用することが可能になる。さらに、直列再結合は 、パスカル三角システム（Ｐａｓｃａｌ　ｔｒｉａｎｇｌｅ　ｓｙｓｔｅｍ）な どに比べて、再結合に必要な素子の数を低減する。

第８図は、第３図に示すＮ分数アキュムレータ回路の構成の図である。図の回路 の構成は、説明を簡単にするために用いられる。例えば、アキュムレータ回路８ ４９はアキュムレータ８３３．ラッチ８４１．デジタル遅延８２５，８２７、コ ンバイナ８０９および微分器８１３を含む。これらは第３図のブロック図に移す ことができる。Ｎ次アキュムレータ回路を構築するため、追加アキュムレータ回 路を各アキュムレータ回路８４９以外にも追加することができる。第１アキユム レータ８３１と加算器８０７どの間の最小遅延システムにおける遅延の数はＮ− １に等しく、第１アキュムレータ回路はＮ−１を有し、第２アキュムレータ回路 はＮ−２を有し、第３アキュムレータ回路はＮ−３を有し、そして最終的には第 ８図に示すように遅延はなくなる。二重遅延システムでは、各アキュムレータ回 路は、最後のアキュムレータすなわち最高次アキュムレータ回路を除いて一つの 追加遅延を有する。

第１図 可変発揚器 第７図 第８図 第９図 ′１１．Ｉ［と周波数の間傷 正蛾化周１１Ｉ＆ 第１１図

Claims (1)

1. 【特許請求の範囲】 １．直列に再結合された複数のラッチド・アキュムレータ回路を含み、可変除数 を形成するために用いられるデジタル数値を受け取る可変周波数合成器であって 、可変周波数発振器出力信号の周波数は、分周器において出力信号周波数を前記 可変除数で除して中間信号を生成し、この中間信号の位相を基準信号と比較し、 そしてその間の位相差を表す第１誤差信号を発生することによって制御され、こ の第１誤差信号は前記可変周波数発振器の制御入力に結合される可変周波数合成 器は； 第１ラッチ出力信号と、前記デジタル数値の積分である第１桁上げ出力信号とを 発生する手段（４０３）；第２ラッチ出力信号と、前記第１ラッチ出力信号の積 分である第２桁上げ出力信号とを発生する手段（４０５）；第３ラッチ出力信号 と、前記第２ラッチ出力信号の積分である第３桁上げ出力信号とを発生する手段 （４０７）；第５出力信号を発生する手段であって；前記第３桁上げ出力信号を 微分して、第４信号を生成する手段（４１５）と； 前記第４信号と前記第２桁上げ出力信号とを合成して、第５出力信号（４４９） を生成する手段と；からなる第５出力信号を発生する手段；前記可変除数信号を 発生する手段であって；前記第５出力信号を微分して、第６信号を生成する手段 （４１７）と； 前記第６信号と前記第１桁上げ出力信号とを合成して、前記可変除数信号を（４ ５３）を生成する手段（４１１）と、からなる前記可変除数信号を発生する手段 ；および前記可変除数信号（４５３）を前記分周器（７０３）に結合する手段（ ７０７）； によって構成されることを特徴とする可変周波数合成器。 ２．前記可変除数信号を発生する前記手段は、第１所定の期間（４２５，４２７ ，４２９）において前記第１桁上げ出力信号を遅延することをさらに含んで構成 され、かつ前記第５出力信号を発生する前記手段は、第２所定の期間（４２１， ４２３）において前記第２桁上げ出力信号を遅延することをさらに含んで構成さ れることを特徴とする請求項１記載の可変周波数合成器。 ３．ラッチ出力信号と、入力信号（４０１）の積分である桁上げ出力信号とを発 生する少なくとも一つの追加手段と、出力信号の微分係数とラッチ出力信号との 合成である出力信号（４１３）を発生する手段とをさらに含んで構成されること を特徴とする請求項１記載の可変周波数合成器。 ４．前記可変周波数合成器の残留誤差を低減する手段をさらに含んで構成される ことを特徴とする請求項１記載の可変周波数合成器。 ５．低減する前記手段は； 前記第３ラッチ出力信号と前記第２ラッチ出力信号とを合成し、残留誤差補正信 号（７２３）を生成する手段；および 前記残留誤差補正信号をループ・フィルタに結合する手段（７２９）； からなることを特徴とする請求項４記載の可変周波数合成器。 ６．前記第５出力信号を発生する前記手段は、第４所定の期間において前記第５ 出力信号と前記第１桁上げ出力信号とを遅延することをさらに含んで構成される ことを特徴とする請求項１記載の可変周波数合成器。 ７．前記デジタル数値（４３９）は、情報信号に応答して時間的に変化され、所 望の連続的なエンベロープ変調方式を形成することを特徴とする請求項１記載の 可変周波数合成器。 ８．可変周波数合成器における信号周波数合成方法であって、前記可変周波数合 成器は直列に再結合された複数のラッチド・アキュムレータ回路を含み、可変除 数を生成するために用いられるデジタル数値を受け取り、制御可能な発振器の出 力信号周波数は、分周器において前記出力信号周波数を前記可変除数で除して中 間信号を生成し、この中間信号の位相を基準信号と比較し、そしてその間の位相 差を表す第１誤差信号を発生することによって制御され、前記第１誤差信号は前 記制御可能発振器の制御入力に結合される方法は； 第１ラッチ出力信号（４４１）と、前記デジタル数値（４３９）の積分である第 １桁上げ出力信号（４５９）とを発生する段階； 第２ラッチ出力信号（４４３）と、前記第１ラッチ出力信号（４４１）の積分で ある第２桁上げ出力信号（４５７）とを発生する段階； 第３ラッチ出力信号（４４５）と、前記第２ラッチ出力信号の積分である第３桁 上げ出力信号（４５５）とを発生する段階； 第５出力信号（４５１）を発生する段階であって；前記第３桁上げ出力信号を微 分して、第４信号を生成する段階と； 前記第４信号と前記第２桁上げ出力信号とを合成して、第５出力信号（４５１） を生成する段階と；からなる第５出力信号（４５１）を発生する段階；前記可変 除数信号（４５３）を発生する段階であって；前記第５出力信号を微分して、第 ６信号を生成する段階と；前記第６信号と前記第１桁上げ出力信号とを合成して 、前記可変除数信号（４５３）を生成する段階と；からなる前記可変除数信号（ ４５３）を発生する段階；および 前記可変除数信号（４５３）を前記分周器（７０３）に結合する段階； によって構成されることを特徴とする方法。 ９．無線受信機（９０５），無線送信機（９０７）およびコントローラ（９０９ ）を含む無線電話装置（９０１）であって： 前記無線受信機（９０５）の局部発振信号と、前記送信機（９０７）の送信信号 とを発生する手段であって：基準信号の周波数の有理倍数である選択可能な出力 周波数を有する出力信号を発生する可変周波数発振器（７０１）；クロック信号 （７０９）を発生する手段；前記可変周波数発振器の出力に結合された第１入力 と、可変除数制御信号に結合された第２入力とを有する分周手段（７０３）であ って、前記可変周波数出力信号の周波数を前記可変除数制御信号の値で除した値 に等しい周波数を有する中間信号を発生する分周手段（７０３）；前記中間信号 の位相を基準信号の位相と比較して、その位相差を表す誤差信号を発生する位相 比較手段（７０５）であって、該位相比較手段の入力は前記分周手段の出力に結 合され、前記誤差信号は前記可変周波数発振器の制御入力に結合される位相比較 手段（７０５）；分数除数値を表す第２制御信号に応答して第１変調信号を発生 し、前記分周手段が所定の平均有理除数値を有するように、前記可変除数信号を 周期的に一時的に変更する第１手段であって： 前記制御信号を積分して、第１出力信号と第１桁上げ信号とを生成する手段（８ ３１）と、 前記クロック信号の第１発生時に前記第１出力信号をラッチする手段（８３９） と、 前記クロック信号の第３発生まで、前記第１桁上げ出力信号を遅延する手段（８ １９，３２１，８２３）と、からなる第１手段； 第１ラッチ出力信号に応答して第２変調信号を発生し、前記可変除数値の値を変 更する第２手段（８４９）であって； 前記第１ラッチ出力信号を積分して、第２出力信号と第２桁上げ出力信号とを生 成する手段（８３３）と、前記クロック信号の第２発生時に前記第２出力信号を ラッチする手段（８４１）と、 前記クロック信号の第３発生まで、前記第２桁上げ出力信号を遅延する手段（８ ２７，８２５）とからなる第２手段（８４９）； 前記第２ラッチ出力信号に応答して第３変調信号を発生し、前記可変除数値の値 を変更する第３手段であって：前記第２ラッチ出力信号を積分して、第３出力信 号と第３桁上げ出力信号とを生成する手段（８３５）と、前記クロック信号の薬 ３発生時に、前記第３出力信号をラッチする手段（８４３）と、 前記第３桁上げ出力信号を微分して、生成信号と前記遅延された第２桁上げ出力 信号とを合成して、第４出力信号を生成する手段（８１５）と、 前記第４出力信号を微分して、生成信号と前記遅延された第１桁上げ出力信号と を合成して、前記分周手段の前記入力に結合される前記可変除数制御信号を生成 する手段（８１３）と、 からなる第３手段；および 前記無線電話コントローラ（９０９）内で、前記局部発振器信号（９０３）を発 生する前記手段の第１入力に結合される前記第２制御信号を発生する手段；によ って構成されることを特徴とする無線電話装置（９０１）。