JPH0645942A - 非比率オフセットを補正する比率アナログ・デジタルコンバータ - Google Patents
非比率オフセットを補正する比率アナログ・デジタルコンバータInfo
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- JPH0645942A JPH0645942A JP4155837A JP15583792A JPH0645942A JP H0645942 A JPH0645942 A JP H0645942A JP 4155837 A JP4155837 A JP 4155837A JP 15583792 A JP15583792 A JP 15583792A JP H0645942 A JPH0645942 A JP H0645942A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0619—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement
- H03M1/0621—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement with auxiliary conversion of a value corresponding to the physical parameter(s) to be compensated for
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D3/00—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M3/30—Delta-sigma modulation
- H03M3/38—Calibration
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- H03M3/30—Delta-sigma modulation
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Abstract
(57)【要約】
【目的】 デルタ・シグマ型コンバータ（３６、３８）
を用いコンバータの非比率エラーを相殺する比率アナロ
グ・デジタルコンバータを提供する。 【構成】 入力基準信号と入力感知信号とを受けて比率
演算を行なうことにより、入力感知信号に比例し入力基
準信号に反比例する出力を発生するアナログ・デジタル
コンバータよりなる。蓄積装置（３０）が非比率オフセ
ット値を蓄積する。この値は、アナログ・デジタルコン
バータの比率演算（５２）前、オフセット値を除去する
ためにそれから減算（７８、８４）される。アナログ・
デジタルコンバータの出力にシステム較正（３２）を施
して、非比率オフセットの補正後比率オフセット及び利
得エラーを除去する。
を用いコンバータの非比率エラーを相殺する比率アナロ
グ・デジタルコンバータを提供する。 【構成】 入力基準信号と入力感知信号とを受けて比率
演算を行なうことにより、入力感知信号に比例し入力基
準信号に反比例する出力を発生するアナログ・デジタル
コンバータよりなる。蓄積装置（３０）が非比率オフセ
ット値を蓄積する。この値は、アナログ・デジタルコン
バータの比率演算（５２）前、オフセット値を除去する
ためにそれから減算（７８、８４）される。アナログ・
デジタルコンバータの出力にシステム較正（３２）を施
して、非比率オフセットの補正後比率オフセット及び利
得エラーを除去する。
Description
【０００１】
【産業上の利用分野】本発明は一般的に比率コンバータ
に関し、さらに詳細にはデルタ・シグマ型コンバータを
用いコンバータの非比率エラーを相殺する比率コンバー
タに関する。
に関し、さらに詳細にはデルタ・シグマ型コンバータを
用いコンバータの非比率エラーを相殺する比率コンバー
タに関する。
【０００２】
【従来の技術】比率コンバータは、出力がその入力電圧
と正比例しその基準電圧と反比例するコンバータであ
る。即ち、下記の式が成り立つ。
と正比例しその基準電圧と反比例するコンバータであ
る。即ち、下記の式が成り立つ。
【０００３】
【数１】 変換器システムの多くは、そのシステムの基準電圧に通
常現れるドリフト及び低周波ノイズを除去するため比率
コンバータを用いている。典型的な変換器システムに
は、この基準電圧により給電されるロードセル (load c
ell)が含まれている。ロードセルの両端間に発生する差
電圧は、この基準電圧と変換器に印加される力とを乗算
したものに比例する。この差電圧は比率コンバータの差
分入力に入力され、その結果出力がロードセルを給電す
る基準電圧に反比例すると共に変換器の出力電圧に比例
するものとなる。この比率コンバータを用いることによ
り、出力をシステム基準電圧に依存しないようにするこ
とができる。
常現れるドリフト及び低周波ノイズを除去するため比率
コンバータを用いている。典型的な変換器システムに
は、この基準電圧により給電されるロードセル (load c
ell)が含まれている。ロードセルの両端間に発生する差
電圧は、この基準電圧と変換器に印加される力とを乗算
したものに比例する。この差電圧は比率コンバータの差
分入力に入力され、その結果出力がロードセルを給電す
る基準電圧に反比例すると共に変換器の出力電圧に比例
するものとなる。この比率コンバータを用いることによ
り、出力をシステム基準電圧に依存しないようにするこ
とができる。
【０００４】しかしながら、実際には、基準電圧に依存
しないオフセット、即ち非比率オフセットが比率コンバ
ータの基準入力と共にアナログ入力感知ラインに存在す
る。これらのオフセットはコンバータの外部或いは内部
に原因のある可能性がある。熱起電力（熱電対）、電荷
注入及びＲＦ障害がオフセットを生ぜしめる原因の一部
である。これらのオフセットにより、基準電圧に依存す
るエラーが出力に導入されることがある。したがって、
これらの非比率オフセットにより、即ちオフセットが基
準電圧とは無関係であるため、測定値はもはや比率関係
にない。
しないオフセット、即ち非比率オフセットが比率コンバ
ータの基準入力と共にアナログ入力感知ラインに存在す
る。これらのオフセットはコンバータの外部或いは内部
に原因のある可能性がある。熱起電力（熱電対）、電荷
注入及びＲＦ障害がオフセットを生ぜしめる原因の一部
である。これらのオフセットにより、基準電圧に依存す
るエラーが出力に導入されることがある。したがって、
これらの非比率オフセットにより、即ちオフセットが基
準電圧とは無関係であるため、測定値はもはや比率関係
にない。
【０００５】現存のシステムは、外部要因による非比率
オフセットを除去するため交流駆動を用いるのが普通で
ある。交流駆動システムでは、システムの基準電圧が変
調を受け、これが変換器出力を変調する。基準電圧及び
入力電圧感知ラインに存在する非比率オフセットは変調
を受けない。したがって、システムの復調部の前に存在
するオフセットは、入力及び基準電圧信号が復調される
時上方に周波数変調を受ける。これらの変調されたオフ
セットは後でフィルタにかけて除去する。復調部の後方
において存在するオフセットは依然として比率測定の精
度を低下させる原因となる。低分解能のシステムでは、
これらのオフセットはその作用がシステムのフロントエ
ンドの計装用増幅器の利得により分割されるため問題で
はない。しかしながら、高分解能のシステムでは、これ
らのオフセットは依然として問題である。
オフセットを除去するため交流駆動を用いるのが普通で
ある。交流駆動システムでは、システムの基準電圧が変
調を受け、これが変換器出力を変調する。基準電圧及び
入力電圧感知ラインに存在する非比率オフセットは変調
を受けない。したがって、システムの復調部の前に存在
するオフセットは、入力及び基準電圧信号が復調される
時上方に周波数変調を受ける。これらの変調されたオフ
セットは後でフィルタにかけて除去する。復調部の後方
において存在するオフセットは依然として比率測定の精
度を低下させる原因となる。低分解能のシステムでは、
これらのオフセットはその作用がシステムのフロントエ
ンドの計装用増幅器の利得により分割されるため問題で
はない。しかしながら、高分解能のシステムでは、これ
らのオフセットは依然として問題である。
【０００６】もう１つのタイプのアーキテクチュア、即
ち「ダブルポンプ(double pump) 」駆動アーキテクチュ
アは、非比率オフセットによる影響を極力少なくする方
法を提供する。このトポロジーでは、比率デジタル出力
は２つの測定値、即ち半スケールでの基準電圧の測定値
とフルスケールでの基準電圧の測定値を線形的に結合し
たものである。これは自動零点方式に類似したものであ
る。このダブルポンプ・アーキテクチュアでは、２つの
基準電圧が非比率オフセットを相殺するため完全な比率
関係にあることが前提とされる。たとえば、半スケール
とフルスケールの基準電圧の比に１％の誤差があると、
非比率オフセットの１％が相殺されないことになる。し
たがって、このダブルポンプシステムには依然として非
比率オフセットエラーが存在する。
ち「ダブルポンプ(double pump) 」駆動アーキテクチュ
アは、非比率オフセットによる影響を極力少なくする方
法を提供する。このトポロジーでは、比率デジタル出力
は２つの測定値、即ち半スケールでの基準電圧の測定値
とフルスケールでの基準電圧の測定値を線形的に結合し
たものである。これは自動零点方式に類似したものであ
る。このダブルポンプ・アーキテクチュアでは、２つの
基準電圧が非比率オフセットを相殺するため完全な比率
関係にあることが前提とされる。たとえば、半スケール
とフルスケールの基準電圧の比に１％の誤差があると、
非比率オフセットの１％が相殺されないことになる。し
たがって、このダブルポンプシステムには依然として非
比率オフセットエラーが存在する。
【０００７】本発明は、非比率オフセットを補正する比
率コンバータを用いる。このコンバータは、入力基準信
号と入力感知信号とを受けて比率演算を行なうことによ
り、入力感知信号に比例し入力基準信号に反比例する出
力を発生するアナログ・デジタルコンバータよりなる。
蓄積装置を設けて非比率オフセット値を蓄積する。この
値は、アナログ・デジタルコンバータの比率演算前に、
オフセット値を除去するためにそれから減算される。
率コンバータを用いる。このコンバータは、入力基準信
号と入力感知信号とを受けて比率演算を行なうことによ
り、入力感知信号に比例し入力基準信号に反比例する出
力を発生するアナログ・デジタルコンバータよりなる。
蓄積装置を設けて非比率オフセット値を蓄積する。この
値は、アナログ・デジタルコンバータの比率演算前に、
オフセット値を除去するためにそれから減算される。
【０００８】本発明の別の特徴によれば、アナログ・デ
ジタルコンバータの出力にシステム較正を施して、非比
率オフセットの補正後比率オフセット及び利得エラーを
除去する。さらに、蓄積装置へ蓄積するために、アナロ
グ・デジタルコンバータに実際に存在する非比率オフセ
ットを求める非比率オフセット装置が設けられている。
ジタルコンバータの出力にシステム較正を施して、非比
率オフセットの補正後比率オフセット及び利得エラーを
除去する。さらに、蓄積装置へ蓄積するために、アナロ
グ・デジタルコンバータに実際に存在する非比率オフセ
ットを求める非比率オフセット装置が設けられている。
【０００９】本発明のさらに別の特徴によると、この非
比率オフセット装置は、第１のモードにおいて、アナロ
グ・デジタルコンバータにより処理される各値のオフセ
ットを求めてこの求めたオフセットをその値から減算す
るように動作可能である。またこの非比率オフセット装
置は、オフセットレジスタへ蓄積するために、第２のモ
ードにおいて別の較正操作により比率オフセット値を求
めるように動作可能である。その後、アナログ・デジタ
ルコンバータにより処理される各入力値につき、それか
らオフセット値を減算する。
比率オフセット装置は、第１のモードにおいて、アナロ
グ・デジタルコンバータにより処理される各値のオフセ
ットを求めてこの求めたオフセットをその値から減算す
るように動作可能である。またこの非比率オフセット装
置は、オフセットレジスタへ蓄積するために、第２のモ
ードにおいて別の較正操作により比率オフセット値を求
めるように動作可能である。その後、アナログ・デジタ
ルコンバータにより処理される各入力値につき、それか
らオフセット値を減算する。
【００１０】本発明のさらに別の特徴によると、アナロ
グ・デジタルコンバータは、入力基準信号を受けてデジ
タル基準信号を出力する第１のアナログ・デジタルコン
バータと、入力感知信号を受けてデジタル感知信号を出
力する第２のアナログ・デジタルコンバータとを用いる
二重コンバータシステムよりなる。これらの第１及び第
２のアナログ・デジタルコンバータは入力基準信号とは
別の内部基準信号と比較される。デジタル感知信号とデ
ジタル基準信号とをデジタル領域において比率演算する
ための割算回路が設けられている。減算回路は、割算回
路が作用する前に非比率オフセットをデジタル基準信号
及びデジタル感知信号から除去するように動作可能であ
る。
グ・デジタルコンバータは、入力基準信号を受けてデジ
タル基準信号を出力する第１のアナログ・デジタルコン
バータと、入力感知信号を受けてデジタル感知信号を出
力する第２のアナログ・デジタルコンバータとを用いる
二重コンバータシステムよりなる。これらの第１及び第
２のアナログ・デジタルコンバータは入力基準信号とは
別の内部基準信号と比較される。デジタル感知信号とデ
ジタル基準信号とをデジタル領域において比率演算する
ための割算回路が設けられている。減算回路は、割算回
路が作用する前に非比率オフセットをデジタル基準信号
及びデジタル感知信号から除去するように動作可能であ
る。
【００１１】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【００１２】
【実施例】図１は、非比率オフセットを補正する比率コ
ンバータのブロック図である。図示のロードセル１０
は、第１の出力感知ライン１２と第２の出力感知ライン
１４とを有する。またライン１６により基準電圧がロー
ドセル給電用電圧として印加され、このロードセル１０
のもう一方の側はライン１８により接地されている。ロ
ードセル１０は直流測定／制御システムのような装置に
用いる任意のタイプの変換器でよく、この変換器は加え
られた力または温度に比例すると共に基準電圧ＶＲＥＦ
にも比例する出力電圧を有する。
ンバータのブロック図である。図示のロードセル１０
は、第１の出力感知ライン１２と第２の出力感知ライン
１４とを有する。またライン１６により基準電圧がロー
ドセル給電用電圧として印加され、このロードセル１０
のもう一方の側はライン１８により接地されている。ロ
ードセル１０は直流測定／制御システムのような装置に
用いる任意のタイプの変換器でよく、この変換器は加え
られた力または温度に比例すると共に基準電圧ＶＲＥＦ
にも比例する出力電圧を有する。
【００１３】感知ライン１２，１４は、ライン１６上の
基準電圧ＶＲＥＦと共に比率アナログ・デジタルコンバ
ータ２０へ入力される。比率コンバータ２０は、そのア
ナログ入力に比例し基準電圧に反比例する比率出力を発
生するように動作する。したがって、システム全体とし
ては基準電圧ＶＲＥＦの変動に不感である。しかしなが
ら、感知ライン１２，１４及び基準電圧ライン１６に非
比率オフセットが存在し、これをオフセットブロック２
２，２４，２６で示す。オフセットブロック２２はライ
ン１６上の基準電圧と比率コンバータ２０との間に直列
に、またオフセットブロック２４，２６は比率コンバー
タ２０の入力への感知ライン１４，１２へそれぞれ直列
に位置している。
基準電圧ＶＲＥＦと共に比率アナログ・デジタルコンバ
ータ２０へ入力される。比率コンバータ２０は、そのア
ナログ入力に比例し基準電圧に反比例する比率出力を発
生するように動作する。したがって、システム全体とし
ては基準電圧ＶＲＥＦの変動に不感である。しかしなが
ら、感知ライン１２，１４及び基準電圧ライン１６に非
比率オフセットが存在し、これをオフセットブロック２
２，２４，２６で示す。オフセットブロック２２はライ
ン１６上の基準電圧と比率コンバータ２０との間に直列
に、またオフセットブロック２４，２６は比率コンバー
タ２０の入力への感知ライン１４，１２へそれぞれ直列
に位置している。
【００１４】比率アナログ・デジタルコンバータ２０は
デジタル出力を発生し、この出力は非比率エラーオフセ
ットブロック２８の正の入力に加えられる。蓄積装置３
０に蓄積されたオフセット値は比率オフセットブロック
２８の負の入力へ加えられる。これらのオフセット値
は、比率アナログ・デジタルコンバータ２０のデジタル
出力からエラーを相殺して、非比率オフセットに関して
はエラーのない値を出力する。この値は、システム較正
を行なうシステム較正ブロック３２へ入力される。
デジタル出力を発生し、この出力は非比率エラーオフセ
ットブロック２８の正の入力に加えられる。蓄積装置３
０に蓄積されたオフセット値は比率オフセットブロック
２８の負の入力へ加えられる。これらのオフセット値
は、比率アナログ・デジタルコンバータ２０のデジタル
出力からエラーを相殺して、非比率オフセットに関して
はエラーのない値を出力する。この値は、システム較正
を行なうシステム較正ブロック３２へ入力される。
【００１５】動作について説明すると、このシステム較
正ブロック３２は利得エラー及び比率オフセットに対す
る較正を行なうだけである。非比率オフセットはこのシ
ステム較正ブロックでは較正不可能である。したがっ
て、非比率オフセット値を最初に求め、次いで蓄積装置
３０へ蓄積する。その後、システム利得及び比率オフセ
ットに対して補償を行なう前に、これらの値をアナログ
・デジタルコンバータ２０のデジタル出力から減算す
る。
正ブロック３２は利得エラー及び比率オフセットに対す
る較正を行なうだけである。非比率オフセットはこのシ
ステム較正ブロックでは較正不可能である。したがっ
て、非比率オフセット値を最初に求め、次いで蓄積装置
３０へ蓄積する。その後、システム利得及び比率オフセ
ットに対して補償を行なう前に、これらの値をアナログ
・デジタルコンバータ２０のデジタル出力から減算す
る。
【００１６】以下に説明するように、非比率オフセット
値はアナログ領域からデジタル領域への変換後求め、次
いでオフセット補正を２つの方法のうちの１つで行な
う。第１の方法では、非比率エラーを表わすオフセット
値を各ワードについて求めた後、このワードのデジタル
値をこのオフセット値によりワードごとに補正する。第
２の方法では、較正操作によりオフセット値を求め、こ
の値をレジスタへ蓄積した後この蓄積したオフセット値
を減算することによりシステムを較正する。もちろん、
第２の方法では、システムのドリフト、温度変動等の結
果としての非比率オフセットに対しシステムを定期的に
再較正する必要がある。
値はアナログ領域からデジタル領域への変換後求め、次
いでオフセット補正を２つの方法のうちの１つで行な
う。第１の方法では、非比率エラーを表わすオフセット
値を各ワードについて求めた後、このワードのデジタル
値をこのオフセット値によりワードごとに補正する。第
２の方法では、較正操作によりオフセット値を求め、こ
の値をレジスタへ蓄積した後この蓄積したオフセット値
を減算することによりシステムを較正する。もちろん、
第２の方法では、システムのドリフト、温度変動等の結
果としての非比率オフセットに対しシステムを定期的に
再較正する必要がある。
【００１７】図２は、非比率オフセットを補正する比率
コンバータの詳細なブロック図である。感知ライン１４
が計装用増幅器３４の１つの入力へ接続されているが、
この増幅器は利得Ｇを有し、オフセットエラー２４だけ
をＶＯＦＦ２で示した。エラーブロック２６は図示を簡
単にするために省略した。２つのアナログ・デジタルコ
ンバータ３６，３８は、デジタル的に比率を設定したコ
ンバータである二重コンバータの一部を形成する。この
タイプのコンバータは基準信号と変換器感知信号とを別
々にデジタル化し、その入力へ結合される障害信号に対
して実質的に免疫性がある。好ましい実施例のアナログ
・デジタルコンバータ３６，３８は二重コンバータの主
要部を形成するが、これらはデルタ・シグマ型変調器を
用いたコンバータである。
コンバータの詳細なブロック図である。感知ライン１４
が計装用増幅器３４の１つの入力へ接続されているが、
この増幅器は利得Ｇを有し、オフセットエラー２４だけ
をＶＯＦＦ２で示した。エラーブロック２６は図示を簡
単にするために省略した。２つのアナログ・デジタルコ
ンバータ３６，３８は、デジタル的に比率を設定したコ
ンバータである二重コンバータの一部を形成する。この
タイプのコンバータは基準信号と変換器感知信号とを別
々にデジタル化し、その入力へ結合される障害信号に対
して実質的に免疫性がある。好ましい実施例のアナログ
・デジタルコンバータ３６，３８は二重コンバータの主
要部を形成するが、これらはデルタ・シグマ型変調器を
用いたコンバータである。
【００１８】計装用増幅器３４の差分出力は、アナログ
・デジタルコンバータ３８の２つの入力ＡＩＮＰ，ＡＩ
ＮＭに入力される。入力ＡＩＮＰは、オフセット電圧Ｖ
ＯＦＦ４を有するオフセットブロック４０を通る。基準
電圧が印加されたライン１６と電圧ＶＯＦＦ１がのって
いるその関連のエラーブロック２２は抵抗４２の一方の
側に入力される。この抵抗のもう一方の側は、電圧ＶＯ
ＦＦ３を有するエラーブロック４４を介してアナログ・
デジタルコンバータ３６の正の入力ＡＩＮＰに接続され
ている。抵抗４２のもう一方の側はまた抵抗４６を介し
て接地され、抵抗４２と４６は抵抗性分圧回路を形成す
る。アナログ・デジタルコンバータ３６の負の入力ＡＩ
ＮＭは接地されている。アナログ・デジタルコンバータ
３６，３８のＶＲＥＦ入力は共に、ライン１６に接続し
た基準電圧とは異なる内部基準電圧ＶＲＥＦｉに接続さ
れている。
・デジタルコンバータ３８の２つの入力ＡＩＮＰ，ＡＩ
ＮＭに入力される。入力ＡＩＮＰは、オフセット電圧Ｖ
ＯＦＦ４を有するオフセットブロック４０を通る。基準
電圧が印加されたライン１６と電圧ＶＯＦＦ１がのって
いるその関連のエラーブロック２２は抵抗４２の一方の
側に入力される。この抵抗のもう一方の側は、電圧ＶＯ
ＦＦ３を有するエラーブロック４４を介してアナログ・
デジタルコンバータ３６の正の入力ＡＩＮＰに接続され
ている。抵抗４２のもう一方の側はまた抵抗４６を介し
て接地され、抵抗４２と４６は抵抗性分圧回路を形成す
る。アナログ・デジタルコンバータ３６の負の入力ＡＩ
ＮＭは接地されている。アナログ・デジタルコンバータ
３６，３８のＶＲＥＦ入力は共に、ライン１６に接続し
た基準電圧とは異なる内部基準電圧ＶＲＥＦｉに接続さ
れている。
【００１９】アナログ・デジタルコンバータ３６のデジ
タル出力ＤＶＲＥＦはデジタル減算回路４８に入力さ
れ、同じくアナログ・デジタルコンバータ３８のデジタ
ル出力ＤＡＩＮもまたデジタル減算回路５０に入力され
る。デジタル減算回路４８，５０は、以下に説明するよ
うに、減算プロセスの間非比率オフセットを除去するよ
うに動作する。減算はワードごとに行なわれ、このため
最初に非比率オフセットを求め、それが減算される。デ
ジタル減算回路４８の出力△ＤＶＲＥＦはデジタル比率
演算ブロック５２へ入力される。同様に、デジタル減算
回路５０の出力△ＤＡＩＮもまたこのデジタル比率演算
ブロック５２へ入力される。デジタル比率演算ブロック
は所定のアルゴリズムにしたがって動作する。このアル
ゴリズムは、システムが比率コンバータとして用いられ
る場合、デジタル化された感知信号△ＤＡＩＮをデジタ
ル化した基準信号△ＤＶＲＥＦで割算する割算用のもの
である。
タル出力ＤＶＲＥＦはデジタル減算回路４８に入力さ
れ、同じくアナログ・デジタルコンバータ３８のデジタ
ル出力ＤＡＩＮもまたデジタル減算回路５０に入力され
る。デジタル減算回路４８，５０は、以下に説明するよ
うに、減算プロセスの間非比率オフセットを除去するよ
うに動作する。減算はワードごとに行なわれ、このため
最初に非比率オフセットを求め、それが減算される。デ
ジタル減算回路４８の出力△ＤＶＲＥＦはデジタル比率
演算ブロック５２へ入力される。同様に、デジタル減算
回路５０の出力△ＤＡＩＮもまたこのデジタル比率演算
ブロック５２へ入力される。デジタル比率演算ブロック
は所定のアルゴリズムにしたがって動作する。このアル
ゴリズムは、システムが比率コンバータとして用いられ
る場合、デジタル化された感知信号△ＤＡＩＮをデジタ
ル化した基準信号△ＤＶＲＥＦで割算する割算用のもの
である。
【００２０】デジタル比率演算ブロック５２の出力は、
システム較正制御ブロック５４と減算ブロック５６へ入
力される。システム較正制御ブロック５４は出力較正オ
フセット値を求めてこの求めた値をレジスタ５８に蓄積
するように動作し、このレジスタの出力は減算ブロック
５６の負の入力に入力される。減算ブロック５６の出力
は乗算ブロック６０へ入力され、このブロックのもう一
方の入力はレジスタ６２の出力に接続されている。レジ
スタ６２は較正プロセスの間システム較正制御ブロック
が発生する利得係数γＣＡＬＧを蓄積する。上述したよ
うに、この較正プロセスは米国特許第４，９４３，８０
７号に記載されており、この特許を本明細書の一部を形
成するものとして引用する。較正されたデジタル出力信
号ＤＯＵＴはライン６３上に出力される。
システム較正制御ブロック５４と減算ブロック５６へ入
力される。システム較正制御ブロック５４は出力較正オ
フセット値を求めてこの求めた値をレジスタ５８に蓄積
するように動作し、このレジスタの出力は減算ブロック
５６の負の入力に入力される。減算ブロック５６の出力
は乗算ブロック６０へ入力され、このブロックのもう一
方の入力はレジスタ６２の出力に接続されている。レジ
スタ６２は較正プロセスの間システム較正制御ブロック
が発生する利得係数γＣＡＬＧを蓄積する。上述したよ
うに、この較正プロセスは米国特許第４，９４３，８０
７号に記載されており、この特許を本明細書の一部を形
成するものとして引用する。較正されたデジタル出力信
号ＤＯＵＴはライン６３上に出力される。
【００２１】ライン１６上の基準電圧は２つのスイッチ
６４，６６の一方の側に接続される。スイッチ６４，６
６はそれぞれＣＮＴＲＬ−ＢＡＲ信号とＣＮＴＲＬ信号
により制御される。スイッチ６４のもう一方の側はαＶ
ＲＥＦ電圧信号に接続され、スイッチ６６のもう一方の
側はＶＲＥＦ電圧に接続されている。αＶＲＥＦ電圧は
ＶＲＥＦ電圧と係数αだけ異なる。
６４，６６の一方の側に接続される。スイッチ６４，６
６はそれぞれＣＮＴＲＬ−ＢＡＲ信号とＣＮＴＲＬ信号
により制御される。スイッチ６４のもう一方の側はαＶ
ＲＥＦ電圧信号に接続され、スイッチ６６のもう一方の
側はＶＲＥＦ電圧に接続されている。αＶＲＥＦ電圧は
ＶＲＥＦ電圧と係数αだけ異なる。
【００２２】動作について説明すると、基準電圧がＶＲ
ＥＦの場合、以下の関係式がＤＡＩＮ１とＤＶＲＥＦ１
との間で成り立つ。
ＥＦの場合、以下の関係式がＤＡＩＮ１とＤＶＲＥＦ１
との間で成り立つ。
【００２３】
【数２】 上式において、χは変換器の利得であり単位がない。
【００２４】
【数３】 上式において、βは基準電圧の減衰量である。
【００２５】式２及び３は第１の変換を定義するが、第
２の変換は基準電圧をαＶＲＥＦとして実行される。α
は１を除く任意の数でよく、α＝０も有効である。第２
の変換は以下の通りである。
２の変換は基準電圧をαＶＲＥＦとして実行される。α
は１を除く任意の数でよく、α＝０も有効である。第２
の変換は以下の通りである。
【００２６】
【数４】
【００２７】
【数５】 デジタル出力は２つの変換の差の比率である。さらに、
システム較正により比率オフセット及び利得エラーが以
下のごとく補正される。
システム較正により比率オフセット及び利得エラーが以
下のごとく補正される。
【００２８】
【数６】
【００２９】
【数７】
【００３０】
【数８】 非比率オフセット（ＶＯＦＦ１，ＶＯＦＦ２，ＶＯＦＦ
３，ＶＯＦＦ４）はαの実際の値とは無関係にＤＯＵＴ
から除去される。これらの非比率オフセットは、システ
ム較正の結果として比率オフセット除去前に除かれる。
３，ＶＯＦＦ４）はαの実際の値とは無関係にＤＯＵＴ
から除去される。これらの非比率オフセットは、システ
ム較正の結果として比率オフセット除去前に除かれる。
【００３１】図３は、非比率オフセットを較正する比率
コンバータを用いた本発明の好ましい実施例を示す。こ
の回路は図２の回路と実質的に同一であるが、ロードセ
ル１０がライン１６と１８との間に接続され、ライン１
６がスイッチ６８の一方の側に、またライン１８が接地
されずにスイッチ７０の一方の側に接続されている点が
異なる。スイッチ６８のもう一方の側は電圧の＋ＶＲＥ
Ｆ／２に接続され、スイッチ７０のもう一方の側は電圧
−ＶＲＥＦ／２に接続されている。スイッチ７２がライ
ン１６とアースとの間に、またスイッチ７３がライン１
８とアースとの間に接続されている。スイッチ７２と７
３の制御信号はＣＡＬ信号であり、スイッチ６８と７０
の制御信号はＣＡＬ−ＢＡＲ信号であってこれはＣＡＬ
信号を反転したものである。ライン１６は、抵抗４２の
一方の側にオフセットブロック２２を介して接続されて
いる。抵抗４２のもう一方の側は抵抗７４の一方の側と
ともにＶＯＦＦ３に接続され、このＶＯＦＦ３はコンバ
ータ３６のＡＩＮＰに接続されている。抵抗７４のもう
一方の側は、コンバータ３６のＡＩＮＭ入力と抵抗７６
の一方の側に接続されている。抵抗７６のもう一方の側
はライン１８に接続されている。
コンバータを用いた本発明の好ましい実施例を示す。こ
の回路は図２の回路と実質的に同一であるが、ロードセ
ル１０がライン１６と１８との間に接続され、ライン１
６がスイッチ６８の一方の側に、またライン１８が接地
されずにスイッチ７０の一方の側に接続されている点が
異なる。スイッチ６８のもう一方の側は電圧の＋ＶＲＥ
Ｆ／２に接続され、スイッチ７０のもう一方の側は電圧
−ＶＲＥＦ／２に接続されている。スイッチ７２がライ
ン１６とアースとの間に、またスイッチ７３がライン１
８とアースとの間に接続されている。スイッチ７２と７
３の制御信号はＣＡＬ信号であり、スイッチ６８と７０
の制御信号はＣＡＬ−ＢＡＲ信号であってこれはＣＡＬ
信号を反転したものである。ライン１６は、抵抗４２の
一方の側にオフセットブロック２２を介して接続されて
いる。抵抗４２のもう一方の側は抵抗７４の一方の側と
ともにＶＯＦＦ３に接続され、このＶＯＦＦ３はコンバ
ータ３６のＡＩＮＰに接続されている。抵抗７４のもう
一方の側は、コンバータ３６のＡＩＮＭ入力と抵抗７６
の一方の側に接続されている。抵抗７６のもう一方の側
はライン１８に接続されている。
【００３２】アナログ・デジタルコンバータ３６の出力
ＤＶＲＥＦは、減算ブロック７８の正の入力に接続され
ている。この減算ブロックの負の入力は、オフセットレ
ジスタ８０の出力に接続されている。オフセットレジス
タ８０は較正制御ブロック８２からロードされ、この制
御ブロックはコンバータ３６の出力から信号を受け取
る。同様に、アナログ・デジタルコンバータ３８の出力
ＤＡＩＮは減算ブロック８４の正の入力に入力され、そ
の負の入力はオフセットレジスタ８６の出力に接続され
ている。オフセットレジスタ８６は較正制御ブロック８
８から信号を受け取るが、較正制御ブロック８８の入力
はアナログ・デジタルコンバータ３８の出力に接続され
ている。較正制御ブロック８２，８８は較正サイクルの
間非比率オフセットを求めるように動作し、この非比率
オフセットはオフセットレジスタ８０ではＤＯＦＦ１、
またオフセットレジスタ８６ではＤＯＦＦ２である。こ
れらのオフセットは、アナログ・デジタルコンバータ３
６，３８の出力から減算することにより信号△ＤＶＲＥ
Ｆ及び△ＤＡＩＮを発生可能である。これらはその後、
上述したように割算を行なう比率演算ブロック５２へ入
力される。このブロック５２の出力は、図２に関連して
説明したようにシステム較正ブロック３２へ入力され
る。
ＤＶＲＥＦは、減算ブロック７８の正の入力に接続され
ている。この減算ブロックの負の入力は、オフセットレ
ジスタ８０の出力に接続されている。オフセットレジス
タ８０は較正制御ブロック８２からロードされ、この制
御ブロックはコンバータ３６の出力から信号を受け取
る。同様に、アナログ・デジタルコンバータ３８の出力
ＤＡＩＮは減算ブロック８４の正の入力に入力され、そ
の負の入力はオフセットレジスタ８６の出力に接続され
ている。オフセットレジスタ８６は較正制御ブロック８
８から信号を受け取るが、較正制御ブロック８８の入力
はアナログ・デジタルコンバータ３８の出力に接続され
ている。較正制御ブロック８２，８８は較正サイクルの
間非比率オフセットを求めるように動作し、この非比率
オフセットはオフセットレジスタ８０ではＤＯＦＦ１、
またオフセットレジスタ８６ではＤＯＦＦ２である。こ
れらのオフセットは、アナログ・デジタルコンバータ３
６，３８の出力から減算することにより信号△ＤＶＲＥ
Ｆ及び△ＤＡＩＮを発生可能である。これらはその後、
上述したように割算を行なう比率演算ブロック５２へ入
力される。このブロック５２の出力は、図２に関連して
説明したようにシステム較正ブロック３２へ入力され
る。
【００３３】動作について説明すると、システムを作動
させる前に比率コンバータの較正ステップに入る必要が
ある。非比率オフセット較正の間、基準電圧をスイッチ
７２，７３により接地（または短絡）する。基準電圧を
接地すると、アナログ・デジタルコンバータはシステム
のオフセット、ＤＯＦＦ２及びＤＯＦＦ１、を測定す
る。これらの値はレジスタ８０，８６に蓄積する。これ
らの式は以下の通りである。
させる前に比率コンバータの較正ステップに入る必要が
ある。非比率オフセット較正の間、基準電圧をスイッチ
７２，７３により接地（または短絡）する。基準電圧を
接地すると、アナログ・デジタルコンバータはシステム
のオフセット、ＤＯＦＦ２及びＤＯＦＦ１、を測定す
る。これらの値はレジスタ８０，８６に蓄積する。これ
らの式は以下の通りである。
【００３４】
【数９】
【００３５】
【数１０】 式９及び１０から、交流駆動を用いる場合復調の前に存
在するオフセットはフィルタを通すことにより除去され
ることがわかる。交流駆動システムでは、変換器の基準
電圧がこの基準電圧に接続されたスイッチを制御する信
号により変調されるため、ロードセルの極性が交流信号
となる。したがって、交流の基準電圧を直流電圧に変換
するため比率コンバータに復調ブロックが必要となろ
う。この復調により、交流信号への復調ブロックの前に
存在する任意の非比率オフセットが変調を受ける。これ
らの交流駆動オフセットはフィルタにかけることにより
除去することができる。
在するオフセットはフィルタを通すことにより除去され
ることがわかる。交流駆動システムでは、変換器の基準
電圧がこの基準電圧に接続されたスイッチを制御する信
号により変調されるため、ロードセルの極性が交流信号
となる。したがって、交流の基準電圧を直流電圧に変換
するため比率コンバータに復調ブロックが必要となろ
う。この復調により、交流信号への復調ブロックの前に
存在する任意の非比率オフセットが変調を受ける。これ
らの交流駆動オフセットはフィルタにかけることにより
除去することができる。
【００３６】通常変換時、蓄積されたオフセットがデジ
タル基準値及び変換器感知信号値から減算される。ＶＲ
ＥＦパスは以下のように処理される。
タル基準値及び変換器感知信号値から減算される。ＶＲ
ＥＦパスは以下のように処理される。
【００３７】
【数１１】 式１１にＤＶＲＥＦを代入すると以下のようになる。
【００３８】
【数１２】 式１２にＤＡＩＮを代入すると以下のようになる。
【００３９】
【数１３】 アナログ入力パスは以下のように処理される。
【００４０】
【数１４】 式１４にＤＡＩＮを代入すると以下のようになる。
【００４１】
【数１５】 式１０を式１５へ代入すると以下のようになる。
【００４２】
【数１６】 △ＤＡＩＮをデジタル的に△ＤＶＲＥＦで割算すると、
比率出力が得られる。この比率出力は、システム較正ブ
ロック内の比率オフセット及び利得エラーを除去するた
めに補正される。
比率出力が得られる。この比率出力は、システム較正ブ
ロック内の比率オフセット及び利得エラーを除去するた
めに補正される。
【００４３】その出力は以下の通りである。
【００４４】
【数１７】
【００４５】
【数１８】
【００４６】
【数１９】
【００４７】
【数２０】
【００４８】
【数２１】 式１７乃至２１から、ドリフト及び経時変化が無視でき
るものとするとすべての非比率オフセット（ＶＯＦＦ
１，ＶＯＦＦ２，ＶＯＦＦ３，ＶＯＦＦ４）が除去され
ることがわかる。もちろん、かかるドリフトを補償する
ためには較正を定期的に行なう必要がある。したがっ
て、各出力ワードに対して１回の変換が必要であるに過
ぎないため、好ましい実施例では従来例と比べて高いス
ループットが得られる。
るものとするとすべての非比率オフセット（ＶＯＦＦ
１，ＶＯＦＦ２，ＶＯＦＦ３，ＶＯＦＦ４）が除去され
ることがわかる。もちろん、かかるドリフトを補償する
ためには較正を定期的に行なう必要がある。したがっ
て、各出力ワードに対して１回の変換が必要であるに過
ぎないため、好ましい実施例では従来例と比べて高いス
ループットが得られる。
【００４９】図４は、アナログ補正機能付き比率コンバ
ータを用いる本発明の別の実施例を示す。アナログ・デ
ジタルコンバータ３６のＡＩＮＰ及びＡＩＮＭ入力へ入
力されるＶＲＥＦ信号は、最初に減算ブロック９４の正
の入力へ入力される。このブロックの出力はアナログ・
デジタルコンバータ３６のＡＩＮ入力に入力される。単
一の入力として図示したが、２つの入力、つまり正と負
の入力があることがわかる。同様に、計装用増幅器３４
からのＶＡＩＮ入力が減算ブロック９６の正の入力へ入
力され、このブロックの出力はアナログ・デジタルコン
バータ３８のＡＩＮ入力へ入力される。アナログ・デジ
タルコンバータ３６のＤＶＲＥＦ出力とアナログ・デジ
タルコンバータ３８のＤＡＩＮ出力は共に、割算を行な
う比率演算ブロック５３へ入力される。ブロック５２の
出力はシステム較正ブロック３２へ入力される。
ータを用いる本発明の別の実施例を示す。アナログ・デ
ジタルコンバータ３６のＡＩＮＰ及びＡＩＮＭ入力へ入
力されるＶＲＥＦ信号は、最初に減算ブロック９４の正
の入力へ入力される。このブロックの出力はアナログ・
デジタルコンバータ３６のＡＩＮ入力に入力される。単
一の入力として図示したが、２つの入力、つまり正と負
の入力があることがわかる。同様に、計装用増幅器３４
からのＶＡＩＮ入力が減算ブロック９６の正の入力へ入
力され、このブロックの出力はアナログ・デジタルコン
バータ３８のＡＩＮ入力へ入力される。アナログ・デジ
タルコンバータ３６のＤＶＲＥＦ出力とアナログ・デジ
タルコンバータ３８のＤＡＩＮ出力は共に、割算を行な
う比率演算ブロック５３へ入力される。ブロック５２の
出力はシステム較正ブロック３２へ入力される。
【００５０】アナログ・デジタルコンバータ３６のＤＶ
ＲＥＦ出力は較正制御ブロック９８へ入力され、このブ
ロックの出力はオフセットレジスタ１００に蓄積される
オフセット値を発生する。しかしながら、レジスタ１０
０に蓄積されたオフセット値はデジタル・アナログコン
バータ１０２のデジタル入力へ入力され、この値が、デ
ジタル・アナログコンバータ１０２への基準値として基
準電圧ＶＲＥＦ１を用いることによりアナログ値へ変換
される。デジタル・アナログコンバータ１０２のアナロ
グ出力は減算ブロック９４の負の入力へ加えられる。こ
の較正制御ブロック９８はデジタル・アナログコンバー
タ１０２の出力を順次駆動する制御ループを与える逐次
比較ルーティーンであり、このためアナログ・デジタル
コンバータ３６の出力ＤＶＲＥＦは本質的にゼロであ
る。オフセットを表わすデジタル・アナログコンバータ
１０２の制御ワードは、レジスタ１００に蓄積される。
好ましい実施例と同様、変換器基準電圧を接地或いは短
絡して較正を行なう。
ＲＥＦ出力は較正制御ブロック９８へ入力され、このブ
ロックの出力はオフセットレジスタ１００に蓄積される
オフセット値を発生する。しかしながら、レジスタ１０
０に蓄積されたオフセット値はデジタル・アナログコン
バータ１０２のデジタル入力へ入力され、この値が、デ
ジタル・アナログコンバータ１０２への基準値として基
準電圧ＶＲＥＦ１を用いることによりアナログ値へ変換
される。デジタル・アナログコンバータ１０２のアナロ
グ出力は減算ブロック９４の負の入力へ加えられる。こ
の較正制御ブロック９８はデジタル・アナログコンバー
タ１０２の出力を順次駆動する制御ループを与える逐次
比較ルーティーンであり、このためアナログ・デジタル
コンバータ３６の出力ＤＶＲＥＦは本質的にゼロであ
る。オフセットを表わすデジタル・アナログコンバータ
１０２の制御ワードは、レジスタ１００に蓄積される。
好ましい実施例と同様、変換器基準電圧を接地或いは短
絡して較正を行なう。
【００５１】同様に、アナログ・デジタルコンバータ３
８のＤＡＩＮ出力は、較正制御ブロック９８と同様な較
正制御ブロック１０４へ入力される。制御ブロック１０
４は、オフセットレジスタ１０６へ蓄積されるオフセッ
ト値を較正動作時に発生する。オフセットレジスタ１０
６はデジタル・アナログコンバータ１０８へ入力するデ
ジタルオフセット値を発生するように用いられ、このコ
ンバータのアナログ出力が減算ブロック９６の負の入力
へ入力される。デジタル・アナログコンバータ１０８は
基準値として基準電圧ＶＲＥＦ１を用いる。動作につい
て説明すると、レジスタ１０６のオフセット値はレジス
タ１００のオフセット値と実質的に同じ態様で求める。
８のＤＡＩＮ出力は、較正制御ブロック９８と同様な較
正制御ブロック１０４へ入力される。制御ブロック１０
４は、オフセットレジスタ１０６へ蓄積されるオフセッ
ト値を較正動作時に発生する。オフセットレジスタ１０
６はデジタル・アナログコンバータ１０８へ入力するデ
ジタルオフセット値を発生するように用いられ、このコ
ンバータのアナログ出力が減算ブロック９６の負の入力
へ入力される。デジタル・アナログコンバータ１０８は
基準値として基準電圧ＶＲＥＦ１を用いる。動作につい
て説明すると、レジスタ１０６のオフセット値はレジス
タ１００のオフセット値と実質的に同じ態様で求める。
【００５２】要約すると、本発明は比率システムに存在
する非比率オフセットを除去できる比率コンバータを提
供する。このシステムは最初にデジタル領域で非比率オ
フセット値を求め、これらをレジスタに蓄積した後これ
らのオフセット値を減算して、非比率オフセットを除去
する。１つのモードで、各ワードをシステムを通過させ
ることにより非比率オフセットを求め、次いで第２のパ
スの間この非比率オフセット値を発生させ減算するた
め、各ワードは２つのパスを必要とする。第２のモード
では、システムを較正して非比率オフセット値を求め、
それをレジスタに蓄積する。システムを引き続き通過さ
せると、減算により非比率オフセットが除去される。そ
の後、システムを較正して比率エラーを除去する。
する非比率オフセットを除去できる比率コンバータを提
供する。このシステムは最初にデジタル領域で非比率オ
フセット値を求め、これらをレジスタに蓄積した後これ
らのオフセット値を減算して、非比率オフセットを除去
する。１つのモードで、各ワードをシステムを通過させ
ることにより非比率オフセットを求め、次いで第２のパ
スの間この非比率オフセット値を発生させ減算するた
め、各ワードは２つのパスを必要とする。第２のモード
では、システムを較正して非比率オフセット値を求め、
それをレジスタに蓄積する。システムを引き続き通過さ
せると、減算により非比率オフセットが除去される。そ
の後、システムを較正して比率エラーを除去する。
【図１】図１は、非比率オフセット補正ブロックを用い
全体的なシステム較正を行なう比率アナログ・デジタル
コンバータの全体ブロック図である。
全体的なシステム較正を行なう比率アナログ・デジタル
コンバータの全体ブロック図である。
【図２】図２は、非比率オフセットを補正する比率コン
バータの全体ブロック図である。
バータの全体ブロック図である。
【図３】図３は、非比率オフセットを較正する比率コン
バータのブロック図である。
バータのブロック図である。
【図４】図４は、非比率オフセットをアナログ較正する
比率コンバータのブロック図である。
比率コンバータのブロック図である。
１０ ロードセル １２，１４ 出力感知ライン ２０ 比率アナログ・デジタルコンバータ ２２，２４，２６ オフセットブロック ２８ 非比率エラーオフセットブロック ３０ 蓄積装置 ３２ システム較正ブロック ３４ 計装用増幅器 ３６，３８ アナログ・デジタルコンバータ ４０，４４ オフセットブロック ４８，４９ デジタル減算ブロック ５２ デジタル比率演算ブロック ５４ システム較正制御ブロック ５８，６２ レジスタ ８０，８６ オフセットレジスタ ８２，８８ 較正制御ブロック １０２，１０８ デジタル・アナログコンバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス スコット ピアセッキ アメリカ合衆国 テキサス州 78748 オ ースティン フォート ワース トレイル 3107
Claims (29)
- 【請求項１】 非比率オフセットを補正する比率コンバ
ータであって、 入力感知信号と入力基準電圧とを受けて比率演算を行な
い、入力感知信号に比例し且つ入力基準信号に反比例す
る出力信号をデジタル領域で与えるアナログ・デジタル
コンバータと、 非比率オフセット値に相当するオフセットデータを蓄積
する蓄積手段と、 アナログ・デジタルコンバータの動作パラメータをオフ
セットデータにしたがって変化させることによりアナロ
グ・デジタルコンバータの非比率エラーを実質的に相殺
する補正回路とよりなることを特徴とする非比率エラー
を補正する比率コンバータ。 - 【請求項２】 オフセットデータが非比率オフセット値
よりなり、補正回路がアナログ・デジタルコンバータの
動作時該コンバータの比率演算前に非比率オフセットが
補正されるように非比率オフセット値を減算する減算回
路よりなることを特徴とする請求項１に記載のコンバー
タ。 - 【請求項３】 非比率オフセットの補正後に利得エラー
及び比率オフセットを除去するシステム較正手段をさら
に備えてなることを特徴とする請求項２に記載のコンバ
ータ。 - 【請求項４】 蓄積手段へ蓄積される非比率オフセット
値を求める非比率オフセット手段をさらに備えてなるこ
とを特徴とする請求項２に記載のコンバータ。 - 【請求項５】 非比率オフセット手段が、アナログ・デ
ジタルコンバータが処理する各値の非比率オフセットを
求めることにより、減算回路が各入力値につき求めた非
比率オフセット値をそのデジタル領域の値から減算する
ように動作することを特徴とする請求項４に記載のコン
バータ。 - 【請求項６】 非比率オフセット手段が、蓄積手段に蓄
積するため別の較正操作により非比率オフセット値を求
めるよう動作することを特徴とする請求項４に記載のコ
ンバータ。 - 【請求項７】 入力感知信号を受けて該入力感知信号を
内部基準信号に基づきデジタル感知信号へ変換する第１
のアナログ・デジタルコンバータと、 入力基準信号を受けて該入力基準信号を内部基準信号に
基づきデジタル基準信号へ変換する第２のアナログ・デ
ジタルコンバータと、 第１及び第２のアナログ・デジタルコンバータに結合さ
れてデジタル感知信号をデジタル基準信号により割算す
ることにより前記出力信号を得る割算回路とよりなり、 前記減算回路がデジタル領域で動作して蓄積手段の非比
率オフセットを割算回路への入力前に少なくともデジタ
ル感知信号またはデジタル基準信号から減算することを
特徴とする請求項４に記載のコンバータ。 - 【請求項８】 非比率オフセット値が、入力感知信号の
オフセットに関連する第１の非比率オフセット値と、入
力基準信号の非比率オフセットに関連する第２の非比率
オフセット値とよりなり、 蓄積手段が、 第１の非比率オフセット値を蓄積する第１の蓄積レジス
タと、 第２の非比率オフセット値を蓄積する第２の蓄積レジス
タとよりなり、 減算回路が、 第１のアナログ・デジタルコンバータの出力と第１の蓄
積レジスタの出力とを受けてこれら２つの値の減算を行
なうことにより補正されたデジタル感知信号を得る第１
の減算ブロックと、 第２のアナログ・デジタルコンバータの出力と第２の蓄
積レジスタの出力とを受けてこれら２つの値の減算を行
なうことにより補正されたデジタル基準信号を得る第２
の減算ブロックとよりなることを特徴とする請求項７に
記載のコンバータ。 - 【請求項９】 非比率オフセット手段が、第１及び第２
のアナログ・デジタルコンバータを介する第１のパスに
おいて、第１及び第２のアナログ・デジタルコンバータ
により処理される各入力感知信号の値につき第１及び第
２の非比率オフセット値を求め、第１及び第２のアナロ
グ・デジタルコンバータを介する第２のパスにおいて、
求めたオフセット値をそれぞれ第１及び第２のアナログ
・デジタルコンバータの出力から減算することにより、
割算回路へ入力するための補正されたデジタル基準信号
及びデジタル感知信号を与えるように動作することを特
徴とする請求項８に記載のコンバータ。 - 【請求項１０】 非比率オフセット手段が、 基準電圧を制御することにより前記第１のパスの間第１
の基準電圧を与え、前記第２のパスの間前記第１の基準
電圧に所定の比例係数で比例する第２の基準電圧を与え
る基準電圧制御手段と、 減算回路を制御して前記第１のパスの間第１及び第２の
アナログ・デジタルコンバータの出力を蓄積し、前記第
２のパスの間アナログ・デジタルコンバータの出力から
蓄積された値を減算することにより補正されたデジタル
基準信号及びデジタル感知信号を与えるコントローラと
よりなることを特徴とする請求項９に記載のコンバー
タ。 - 【請求項１１】 非比率オフセット手段が、 較正サイクルの間入力基準電圧を第１のそして既知の較
正基準電圧となるように制御し、また較正モードにない
通常の動作モードの間入力基準電圧を入力基準電圧信号
レベルになるように制御する基準電圧制御手段と、 較正サイクルの間第１及び第２のアナログ・デジタルコ
ンバータの出力を測定して第１及び第２の非比率オフセ
ットを求め、この求めた第１及び第２の非比率オフセッ
トを第１及び第２の蓄積レジスタへ蓄積する較正コント
ローラとよりなり、 前記減算ブロックが第１及び第２のアナログ・デジタル
コンバータの各処理サイクルの間蓄積された第１及び第
２のオフセット値を減算するように動作可能なことを特
徴とする請求項８に記載のコンバータ。 - 【請求項１２】 第１及び第２のアナログ・デジタルコ
ンバータがデルタ・シグマコンバータであることを特徴
とする請求項７に記載のコンバータ。 - 【請求項１３】 非比率オフセット値がデジタル値であ
ることを特徴とする請求項２に記載のコンバータ。 - 【請求項１４】 減算回路がデジタル領域で動作するこ
とを特徴とする請求項１３に記載のコンバータ。 - 【請求項１５】 蓄積手段のデジタル値をアナログ値へ
変換するアナログ・デジタルコンバータをさらに備え、 減算回路がアナログ領域でアナログ・デジタルコンバー
タの入力に作用することを特徴とする請求項１３に記載
のコンバータ。 - 【請求項１６】 非比率オフセットを補正する比率コン
バータであって、 入力感知信号と入力基準信号とを受けてこれらに対して
比率演算を行なうことにより入力感知信号に比例し入力
基準信号に反比例するデジタル出力信号を発生させるア
ナログ・デジタルコンバータと、 非比率オフセット値を蓄積する蓄積手段と、 蓄積手段に蓄積する非比率オフセット値を求める非比率
オフセット手段と、 アナログ・デジタルコンバータの動作時該コンバータの
比率演算前に非比率オフセットが補正されるように非比
率オフセット値を減算する減算回路とよりなり、 非比率オフセット手段がアナログ・デジタルコンバータ
により処理される各値の非比率オフセットを求めること
により、減算回路が各入力値につき求めた非比率オフセ
ット値をそのデジタル領域の値から減算するように動作
することを特徴とする非比率オフセットを補正する比率
コンバータ。 - 【請求項１７】 比率コンバータにおいて非比率オフセ
ットを補正する方法であって、 アナログ・デジタルコンバータを提供し、 アナログ・デジタルコンバータの入力で入力感知信号と
入力基準信号を受けてそれらに対して比率演算を行な
い、 入力感知信号に比例し入力基準信号に反比例する出力信
号をアナログ・デジタルコンバータによりデジタル領域
において発生させ、 蓄積手段を提供し、 蓄積手段に非比率オフセット値を蓄積し、 非比率オフセットが補正されるようにアナログ・デジタ
ルコンバータの動作時該コンバータの比率演算前に非比
率オフセット値を減算するステップよりなることを特徴
とする方法。 - 【請求項１８】 アナログ・デジタルコンバータの出力
信号の非比率オフセットの補正を行なった後で利得エラ
ー及び比率オフセットを除去するステップをさらに含む
ことを特徴とする請求項１７に記載の方法。 - 【請求項１９】 蓄積手段に蓄積するため非比率オフセ
ット値を求めるステップをさらに含むことを特徴とする
請求項１７に記載の方法。 - 【請求項２０】 非比率オフセット値を求める前記ステ
ップが、アナログ・デジタルコンバータにより処理され
る各値の比率オフセット値を求め、かくして減算を行な
う前記ステップがアナログ・デジタルコンバータの動作
時その比率演算前に各入力値につき求めた非比率オフセ
ット値をそのデジタル領域の値から減算することを特徴
とする請求項１９に記載の方法。 - 【請求項２１】 非比率オフセット値を求める前記ステ
ップが、蓄積手段へ蓄積するため別の較正操作で非比率
オフセット値を求めることを特徴とする請求項１９に記
載の方法。 - 【請求項２２】 アナログ・デジタルコンバータを提供
し、入力感知信号及び入力基準信号を受け、出力信号を
発生させる前記ステップが、 第１のアナログ・デジタルコンバータを提供し、 第１のアナログ・デジタルコンバータで入力感知信号を
受けて入力感知信号を内部基準信号に基づきデジタル感
知信号へ変換し、 第２のアナログ・デジタルコンバータを提供し、 第２のアナログ・デジタルコンバータで入力基準信号を
受けて入力基準信号を内部基準信号に基づきデジタル基
準信号へ変換し、 割算回路を第１及び第２のアナログ・デジタルコンバー
タに結合してデジタル感知信号をデジタル基準信号によ
り割算することにより出力信号を発生させるステップよ
りなり、 減算を行なう前記ステップが、蓄積手段の非比率オフセ
ット値を、割算回路において割算のため入力する前に少
なくともデジタル感知信号またはデジタル基準信号から
デジタル領域で減算することを特徴とする請求項１８に
記載の方法。 - 【請求項２３】 蓄積手段に蓄積された非比率オフセッ
ト値が、入力感知信号のオフセットに関連する第１の非
比率オフセット値と、入力基準信号の非比率オフセット
に関連する第２の非比率オフセット値とよりなり、 蓄積手段を提供する前記ステップが、 第１の蓄積レジスタを提供し、 第１の蓄積レジスタに第１の非比率オフセット値を蓄積
し、 第２の蓄積レジスタを提供し、 第２の蓄積レジスタに第２の非比率オフセット値を蓄積
するステップよりなり、 減算を行なう前記ステップが、 第１の減算ブロックを提供し、 第１の減算ブロックで第１のアナログ・デジタルコンバ
ータの出力と第１の蓄積レジスタの出力とを受けてこれ
ら２つの値の減算を行なうことにより補正されたデジタ
ル感知信号を発生させ、 第２の減算ブロックを提供し、 第２の減算ブロックで第２のアナログ・デジタルコンバ
ータの出力と第２の蓄積レジスタの出力とを受けてこれ
ら２つの値の減算を行うことにより補正されたデジタル
基準信号を発生させるステップよりなることを特徴とす
る請求項２２に記載の方法。 - 【請求項２４】 非比率オフセット値を求める前記ステ
ップが、第１及び第２のアナログ・デジタルコンバータ
を介する第１のパスにおいて、第１及び第２のアナログ
・デジタルコンバータにより処理される各入力感知信号
につき第１及び第２の非比率オフセット値を求め、また
第１及び第２のアナログ・デジタルコンバータを介する
入力感知信号の第２のパスにおいて、それぞれ第１及び
第２のアナログ・デジタルコンバータの出力から、求め
たオフセット値を減算することにより、割算回路へ入力
する補正されたデジタル基準信号及びデジタル感知信号
を発生させることを特徴とする請求項２３に記載の方
法。 - 【請求項２５】 非比率オフセット値を求める前記ステ
ップが、 第１のパスの間基準電圧を制御して第１の基準電圧を与
え、また第２のパスの間第２の基準電圧を与え、 減算ステップを制御して、第１のパスの間第１及び第２
のアナログ・デジタルコンバータの出力を蓄積し、また
第２のパスの間蓄積された値をアナログ・デジタルコン
バータの出力から減算して補正されたデジタル基準信号
及びデジタル感知信号を与えるステップよりなることを
特徴とする請求項２３に記載の方法。 - 【請求項２６】 非比率オフセット値を求める前記ステ
ップが、 入力基準電圧を、較正モードの間第１の既知の較正基準
電圧に等くなるように、また較正モードにない通常の動
作モードの間入力電圧基準レベルと等くなるように制御
し、 較正モードの間第１及び第２のアナログ・デジタルコン
バータの出力を測定して第１及び第２の非比率オフセッ
ト値を求め、 第１及び第２の非比率オフセット値を第１及び第２の蓄
積レジスタに蓄積するステップよりなり、 第１及び第２の減算ブロックが第１及び第２のアナログ
・デジタルコンバータの各処理サイクルの間それぞれの
減算を行なうことを特徴とする請求項２３に記載の方
法。 - 【請求項２７】 第１及び第２のアナログ・デジタルコ
ンバータを提供する前記ステップが、第１及び第２のデ
ルタ・シグマ型アナログ・デジタルコンバータを提供す
ることよりなることを特徴とする請求項２２に記載の方
法。 - 【請求項２８】 非比率オフセット値がデジタル値であ
ることを特徴とする請求項１７に記載の方法。 - 【請求項２９】 非比率オフセット値を受けてデジタル
非比率オフセット値をアナログ値に変換するデジタル・
アナログコンバータを提供するステップをさらに含み、 減算を行なう前記ステップがデジタル・アナログコンバ
ータのアナログ出力をアナログ・デジタルコンバータの
入力から減算して非比率オフセット値を除去することを
特徴とする請求項２８に記載の方法。
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