JPH0645844A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPH0645844A JPH0645844A JP5053201A JP5320193A JPH0645844A JP H0645844 A JPH0645844 A JP H0645844A JP 5053201 A JP5053201 A JP 5053201A JP 5320193 A JP5320193 A JP 5320193A JP H0645844 A JPH0645844 A JP H0645844A
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- 238000010586 diagram Methods 0.000 description 23
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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- 230000005669 field effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 低周波信号入力時における電圧利得を大きく
して負帰還を施した際の出力信号における利得誤差を小
さくすることにより、高精度信号処理回路へ適用可能な
差動増幅器を提供すること。 【構成】 一端が電源端子４に接続された２個の電流源
Ｉ1，Ｉ2と、各ゲートがそれぞれ信号入力端子１，２
に、各ソースが共に電流源Ｉ1の他端に接続された２個
のＦＥＴ Ｍ1，Ｍ2からなる差動トランジスタ対と、ゲ
ート、ドレインの共通接続点が電流源Ｉ2の他端に、ソ
ースが電源端子５に接続されたＦＥＴ Ｍ3と、ゲートが
前記共通接続点に、ソースが前記電源端子５に、ドレイ
ンが前記ＦＥＴ Ｍ1のドレインに接続されたＦＥＴ Ｍ4
とからなる電流ミラー回路と、ベースが前記ＦＥＴ Ｍ4
のドレインに、ソースが前記電源端子５に、ドレインが
前記ＦＥＴ Ｍ2のドレインに接続されたＦＥＴ Ｍ5とを
備えてなる。
して負帰還を施した際の出力信号における利得誤差を小
さくすることにより、高精度信号処理回路へ適用可能な
差動増幅器を提供すること。 【構成】 一端が電源端子４に接続された２個の電流源
Ｉ1，Ｉ2と、各ゲートがそれぞれ信号入力端子１，２
に、各ソースが共に電流源Ｉ1の他端に接続された２個
のＦＥＴ Ｍ1，Ｍ2からなる差動トランジスタ対と、ゲ
ート、ドレインの共通接続点が電流源Ｉ2の他端に、ソ
ースが電源端子５に接続されたＦＥＴ Ｍ3と、ゲートが
前記共通接続点に、ソースが前記電源端子５に、ドレイ
ンが前記ＦＥＴ Ｍ1のドレインに接続されたＦＥＴ Ｍ4
とからなる電流ミラー回路と、ベースが前記ＦＥＴ Ｍ4
のドレインに、ソースが前記電源端子５に、ドレインが
前記ＦＥＴ Ｍ2のドレインに接続されたＦＥＴ Ｍ5とを
備えてなる。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅器に関し、特に
低周波信号入力時において高利得を有する差動増幅器に
関する。
低周波信号入力時において高利得を有する差動増幅器に
関する。
【０００２】
【従来の技術】この種の従来の差動増幅器として、図１
１に示すような回路が知られている。すなわち、この回
路は、図示のように、ソースが共通に接続されゲートが
それぞれ入力端子１、２に接続されたＮチャネルＦＥＴ
（電界効果トランジスタ）Ｍ1、Ｍ2からなる差動トラン
ジスタ対と、一端がＮチャネルＦＥＴ Ｍ1、Ｍ2の共通
ソース接続点に接続され他端が低位側電源端子４に接続
された定電流源Ｉ1と、ドレインおよびゲートがＮチャ
ネルＦＥＴ Ｍ1のドレインに接続されソースが高位側電
源端子５に接続されたＰチャネルＦＥＴ Ｍ3と、ゲート
がＰチャネルＦＥＴ Ｍ3のドレイン、ゲート接続点に接
続されソースが高位側電源端子５に接続されドレインが
ＮチャネルＦＥＴ Ｍ2のドレインおよび出力端子３に接
続されたＰチャネルＦＥＴ Ｍ4とからなる電流ミラー回
路とから構成される。
１に示すような回路が知られている。すなわち、この回
路は、図示のように、ソースが共通に接続されゲートが
それぞれ入力端子１、２に接続されたＮチャネルＦＥＴ
（電界効果トランジスタ）Ｍ1、Ｍ2からなる差動トラン
ジスタ対と、一端がＮチャネルＦＥＴ Ｍ1、Ｍ2の共通
ソース接続点に接続され他端が低位側電源端子４に接続
された定電流源Ｉ1と、ドレインおよびゲートがＮチャ
ネルＦＥＴ Ｍ1のドレインに接続されソースが高位側電
源端子５に接続されたＰチャネルＦＥＴ Ｍ3と、ゲート
がＰチャネルＦＥＴ Ｍ3のドレイン、ゲート接続点に接
続されソースが高位側電源端子５に接続されドレインが
ＮチャネルＦＥＴ Ｍ2のドレインおよび出力端子３に接
続されたＰチャネルＦＥＴ Ｍ4とからなる電流ミラー回
路とから構成される。
【０００３】この構成で、ＮチャネルＦＥＴ Ｍ1、Ｍ2
からなる差動トランジスタ対は、入力端子１、２にそれ
ぞれ印加される信号電圧の割合に応じて定電流源Ｉ1の
電流を分配して各ドレイン電流を流す。例えば、入力端
子１、２にそれぞれ等しい電圧が印加されておれば、Ｆ
ＥＴ Ｍ1、Ｍ2には等しい電流が流れる。このとき、電
流ミラー回路のＰチャネルＦＥＴ Ｍ3にもその電流が流
れるようにＦＥＴ Ｍ3のゲート、ソース間に電圧が誘起
される。この電圧はＰチャネルＦＥＴ Ｍ4のゲート、ソ
ース間にも印加される結果、ＦＥＴ Ｍ4にも等しい電流
が流れる。つまり、各ＦＥＴ Ｍ1、Ｍ2、Ｍ3、Ｍ4には
全て定電流源Ｉ1を流れる電流の１／２の電流が流れて
回路は安定している。
からなる差動トランジスタ対は、入力端子１、２にそれ
ぞれ印加される信号電圧の割合に応じて定電流源Ｉ1の
電流を分配して各ドレイン電流を流す。例えば、入力端
子１、２にそれぞれ等しい電圧が印加されておれば、Ｆ
ＥＴ Ｍ1、Ｍ2には等しい電流が流れる。このとき、電
流ミラー回路のＰチャネルＦＥＴ Ｍ3にもその電流が流
れるようにＦＥＴ Ｍ3のゲート、ソース間に電圧が誘起
される。この電圧はＰチャネルＦＥＴ Ｍ4のゲート、ソ
ース間にも印加される結果、ＦＥＴ Ｍ4にも等しい電流
が流れる。つまり、各ＦＥＴ Ｍ1、Ｍ2、Ｍ3、Ｍ4には
全て定電流源Ｉ1を流れる電流の１／２の電流が流れて
回路は安定している。
【０００４】この状態で、入力端子１、２に印加される
電圧が変化してＮチャネルＦＥＴＭ1のドレイン電流が
変化すると、その変化分は、ＦＥＴＭ3、Ｍ4からなる電
流ミラー回路によりＦＥＴ Ｍ4のドレイン電流の変化分
として現われる。一方、ＮチャネルＦＥＴ Ｍ2のドレイ
ン電流の変化分はＮチャネルＦＥＴ Ｍ1のドレイン電流
の変化分を打ち消すような値になる。即ち、Ｎチャネル
ＦＥＴ Ｍ1のドレイン電流が増加すればＮチャネルＦＥ
Ｔ Ｍ2のドレイン電流はその分だけ減少する。従って、
入力端子１、２の間の入力電圧に応じて、出力端子３か
ら取り出される電流の変化分はＮチャネルＦＥＴ Ｍ1、
Ｍ2のドレイン電流の変化分の２倍となる。
電圧が変化してＮチャネルＦＥＴＭ1のドレイン電流が
変化すると、その変化分は、ＦＥＴＭ3、Ｍ4からなる電
流ミラー回路によりＦＥＴ Ｍ4のドレイン電流の変化分
として現われる。一方、ＮチャネルＦＥＴ Ｍ2のドレイ
ン電流の変化分はＮチャネルＦＥＴ Ｍ1のドレイン電流
の変化分を打ち消すような値になる。即ち、Ｎチャネル
ＦＥＴ Ｍ1のドレイン電流が増加すればＮチャネルＦＥ
Ｔ Ｍ2のドレイン電流はその分だけ減少する。従って、
入力端子１、２の間の入力電圧に応じて、出力端子３か
ら取り出される電流の変化分はＮチャネルＦＥＴ Ｍ1、
Ｍ2のドレイン電流の変化分の２倍となる。
【０００５】この時、バランス点におけるＦＥＴ Ｍ1、
Ｍ2、Ｍ3、Ｍ4の伝達コンダクンスをｇｍ、ＦＥＴ
Ｍ2、Ｍ4の出力抵抗を、それぞれｒｎ2，ｒｐ4とおく
と、図１１の差動増幅器の低周波における電圧利得Ａv
は、 Ａv＝ｇｍ・｛ｒｎ2・ｒｐ4／（ｒｎ2＋ｒｐ4）｝ で表される。一例として、ｇｍ＝２×１０-3［ジ−メン
ス］,ｒｎ2＝５００［ｋΩ］,ｒｐ4＝２００［ｋΩ］の
場合について計算してみると、Ａv＝２×１０-3×(１０
００／７)×１０3≒２８６［倍］＝４９［ｄＢ］とな
る。つまり、この場合に図１に示す回路は、低周波にお
ける電圧利得５０［ｄＢ］程度を持ち、入力端子間の差
電圧を増幅して出力する差動増幅器であると言える。
Ｍ2、Ｍ3、Ｍ4の伝達コンダクンスをｇｍ、ＦＥＴ
Ｍ2、Ｍ4の出力抵抗を、それぞれｒｎ2，ｒｐ4とおく
と、図１１の差動増幅器の低周波における電圧利得Ａv
は、 Ａv＝ｇｍ・｛ｒｎ2・ｒｐ4／（ｒｎ2＋ｒｐ4）｝ で表される。一例として、ｇｍ＝２×１０-3［ジ−メン
ス］,ｒｎ2＝５００［ｋΩ］,ｒｐ4＝２００［ｋΩ］の
場合について計算してみると、Ａv＝２×１０-3×(１０
００／７)×１０3≒２８６［倍］＝４９［ｄＢ］とな
る。つまり、この場合に図１に示す回路は、低周波にお
ける電圧利得５０［ｄＢ］程度を持ち、入力端子間の差
電圧を増幅して出力する差動増幅器であると言える。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の差動増幅器においては、出力端子から入力端子
に負帰還を施して使用する際には、低周波における大き
な電圧利得が得られないことから、出力信号に利得誤差
が生じ、高い精度の信号処理回路へ適用できなくなる問
題点があった。
た従来の差動増幅器においては、出力端子から入力端子
に負帰還を施して使用する際には、低周波における大き
な電圧利得が得られないことから、出力信号に利得誤差
が生じ、高い精度の信号処理回路へ適用できなくなる問
題点があった。
【０００７】本発明の目的は、このような問題点を解決
した差動増幅器を提供することにある。
した差動増幅器を提供することにある。
【０００８】
【課題を解決するための手段】本発明の差動増幅器は、
一端が第１電源端子に接続された第１定電流源と、それ
ぞれ、３つの電極を備え、第１電極が第２電源端子に、
第２電極が第３電極に接続されてその共通接続点が前記
第１定電流源の他端に接続された第１トランジスタ、お
よび、第１電極が前記第２電源端子に、第３電極が前記
共通接続点に接続された第２トランジスタからなる電流
ミラー回路と、一端が前記第１電源端子に接続された第
２定電流源と、それぞれ、３つの電極を備え、第２電極
が前記第２トランジスタの第２電極に、第３電極が第１
信号入力端子に接続された第３トランジスタ、および、
第１電極が前記第３トランジスタの第１電極に接続され
てその共通接続点が前記第２定電流電源の他端に接続さ
れ、第３電極が第２信号入力端子に接続された第４トラ
ンジスタからなる差動トランジスタ対と、３つの電極を
備え、第１電極が前記第２電源端子に、第２電極が前記
第４トランジスタの第２電極に接続されてその共通接続
点が信号出力端子に接続され、第３電極が前記第２トラ
ンジスタの第２電極に接続された第５トランジスタとか
ら構成されることを主たる特徴点としている。
一端が第１電源端子に接続された第１定電流源と、それ
ぞれ、３つの電極を備え、第１電極が第２電源端子に、
第２電極が第３電極に接続されてその共通接続点が前記
第１定電流源の他端に接続された第１トランジスタ、お
よび、第１電極が前記第２電源端子に、第３電極が前記
共通接続点に接続された第２トランジスタからなる電流
ミラー回路と、一端が前記第１電源端子に接続された第
２定電流源と、それぞれ、３つの電極を備え、第２電極
が前記第２トランジスタの第２電極に、第３電極が第１
信号入力端子に接続された第３トランジスタ、および、
第１電極が前記第３トランジスタの第１電極に接続され
てその共通接続点が前記第２定電流電源の他端に接続さ
れ、第３電極が第２信号入力端子に接続された第４トラ
ンジスタからなる差動トランジスタ対と、３つの電極を
備え、第１電極が前記第２電源端子に、第２電極が前記
第４トランジスタの第２電極に接続されてその共通接続
点が信号出力端子に接続され、第３電極が前記第２トラ
ンジスタの第２電極に接続された第５トランジスタとか
ら構成されることを主たる特徴点としている。
【０００９】
【作用】差動増幅器をこのような構成とすることによ
り、低周波信号入力時における電圧利得を、従来より約
１１８［倍］以上大きくすることが可能となり、従来は
問題であった負帰還を施した際の出力信号における利得
誤差を小さくでき、高い精度の信号処理回路へ適用可能
な差動増幅器が得られるようになる。
り、低周波信号入力時における電圧利得を、従来より約
１１８［倍］以上大きくすることが可能となり、従来は
問題であった負帰還を施した際の出力信号における利得
誤差を小さくでき、高い精度の信号処理回路へ適用可能
な差動増幅器が得られるようになる。
【００１０】
【実施例】図１は本発明の第１実施例を示す差動増幅器
の構成図で、ソースが共通に接続されゲートがそれぞれ
第１の信号入力端子１及び第２の信号入力端子２に接続
されたＮチャネルＦＥＴ Ｍ1、Ｍ2からなる差動トラン
ジスタ対と、一端がＮチャネルＦＥＴ Ｍ1、Ｍ2の共通
ソース接続点に接続され、且つ他端が第１の電源端子
（この場合は低位側電源端子とする）４に接続された定
電流源Ｉ1と、ドレインとゲートが接続され、且つソー
スが第２の電源端子（この場合は高位電源端子とする）
５に接続されたＰチャネルＦＥＴ Ｍ3と、ゲートがＰチ
ャネルＦＥＴＭ3のドレインとゲートの接続点に接続さ
れ、且つソースが高位側電源端子５に接続されるととも
に、ドレインがＮチャネルＦＥＴ Ｍ1のドレインに接続
されたＰチャネルＦＥＴ Ｍ4とからなる電流ミラー回路
と、ゲートがＮチャネルＦＥＴＭ1、ＰチャネルＦＥＴ
Ｍ4のドレイン接続点に接続され、且つソースが高位側
電源端子５に接続されるとともに、ドレインが出力端子
３およびＮチャネルＦＥＴ Ｍ2のドレインに接続された
ＰチャネルＦＥＴ Ｍ5と、ＰチャネルＦＥＴ Ｍ3のドレ
インとゲートの接続点に一端が接続され、他端が低位側
電源端子４に接続された定電流源Ｉ2とから構成され
る。
の構成図で、ソースが共通に接続されゲートがそれぞれ
第１の信号入力端子１及び第２の信号入力端子２に接続
されたＮチャネルＦＥＴ Ｍ1、Ｍ2からなる差動トラン
ジスタ対と、一端がＮチャネルＦＥＴ Ｍ1、Ｍ2の共通
ソース接続点に接続され、且つ他端が第１の電源端子
（この場合は低位側電源端子とする）４に接続された定
電流源Ｉ1と、ドレインとゲートが接続され、且つソー
スが第２の電源端子（この場合は高位電源端子とする）
５に接続されたＰチャネルＦＥＴ Ｍ3と、ゲートがＰチ
ャネルＦＥＴＭ3のドレインとゲートの接続点に接続さ
れ、且つソースが高位側電源端子５に接続されるととも
に、ドレインがＮチャネルＦＥＴ Ｍ1のドレインに接続
されたＰチャネルＦＥＴ Ｍ4とからなる電流ミラー回路
と、ゲートがＮチャネルＦＥＴＭ1、ＰチャネルＦＥＴ
Ｍ4のドレイン接続点に接続され、且つソースが高位側
電源端子５に接続されるとともに、ドレインが出力端子
３およびＮチャネルＦＥＴ Ｍ2のドレインに接続された
ＰチャネルＦＥＴ Ｍ5と、ＰチャネルＦＥＴ Ｍ3のドレ
インとゲートの接続点に一端が接続され、他端が低位側
電源端子４に接続された定電流源Ｉ2とから構成され
る。
【００１１】この構成で、ＮチャネルＦＥＴ Ｍ1、Ｍ2
からなる差動トランジスタ対は、第１の入力端子１及び
第２の入力端子２に印加される信号電圧の割合に応じて
定電流源Ｉ1の電流を分配してドレイン電流を流す。Ｐ
チャネルＦＥＴ Ｍ3、Ｍ4からなる電流ミラー回路の出
力は、前述したように定電流源Ｉ2により定められた電
流値に等しく一定となる。従って、定電流源Ｉ1、Ｉ2を
流れる電流値と、入力端子に印加される電圧値を適宜設
定することにより、回路は安定状態を保つ。例えば、定
電流源Ｉ2に流れる電流値を定電流源Ｉ1に流れる電流値
の１／２に設定し、入力端子１、２に印加される信号電
圧値を等しくすれば、各ＦＥＴ Ｍ1、Ｍ2、Ｍ3、Ｍ4、
Ｍ5に流れる電流値は定電流源Ｉ2に流れる電流値に全て
等しくなって回路は安定する。
からなる差動トランジスタ対は、第１の入力端子１及び
第２の入力端子２に印加される信号電圧の割合に応じて
定電流源Ｉ1の電流を分配してドレイン電流を流す。Ｐ
チャネルＦＥＴ Ｍ3、Ｍ4からなる電流ミラー回路の出
力は、前述したように定電流源Ｉ2により定められた電
流値に等しく一定となる。従って、定電流源Ｉ1、Ｉ2を
流れる電流値と、入力端子に印加される電圧値を適宜設
定することにより、回路は安定状態を保つ。例えば、定
電流源Ｉ2に流れる電流値を定電流源Ｉ1に流れる電流値
の１／２に設定し、入力端子１、２に印加される信号電
圧値を等しくすれば、各ＦＥＴ Ｍ1、Ｍ2、Ｍ3、Ｍ4、
Ｍ5に流れる電流値は定電流源Ｉ2に流れる電流値に全て
等しくなって回路は安定する。
【００１２】この状態で、入力端子１、２に印加される
電圧が変化してＮチャネルＦＥＴＭ1のドレイン電流が
変化すると、その変化分は、ＰチャネルＦＥＴ Ｍ5のゲ
ートに伝達される。これにより、ＮチャネルＦＥＴ Ｍ1
のドレイン電流の変化分は、ＰチャネルＦＥＴ Ｍ5によ
り増幅され、信号出力端子３から取り出される。一方、
ＮチャネルＦＥＴ Ｍ2のドレイン電流の変化分は、Ｎチ
ャネルＦＥＴ Ｍ1のドレイン電流の変化分を打ち消すよ
うな値になる。即ち、ＮチャネルＦＥＴ Ｍ1のドレイン
電流が増加すればＮチャネルＦＥＴ Ｍ2のドレイン電流
はその分だけ減少する。従って、入力端子１、２に印加
される電圧変化に応じて、信号出力端子３から取り出さ
れる電流の変化分は、従来のＮチャネルＦＥＴ Ｍ1、Ｍ
2のドレイン電流の変化分の増幅率に更にＰチャネルＦ
ＥＴ Ｍ5の増幅率が加味された倍率となり、増幅率が大
幅に改善される。
電圧が変化してＮチャネルＦＥＴＭ1のドレイン電流が
変化すると、その変化分は、ＰチャネルＦＥＴ Ｍ5のゲ
ートに伝達される。これにより、ＮチャネルＦＥＴ Ｍ1
のドレイン電流の変化分は、ＰチャネルＦＥＴ Ｍ5によ
り増幅され、信号出力端子３から取り出される。一方、
ＮチャネルＦＥＴ Ｍ2のドレイン電流の変化分は、Ｎチ
ャネルＦＥＴ Ｍ1のドレイン電流の変化分を打ち消すよ
うな値になる。即ち、ＮチャネルＦＥＴ Ｍ1のドレイン
電流が増加すればＮチャネルＦＥＴ Ｍ2のドレイン電流
はその分だけ減少する。従って、入力端子１、２に印加
される電圧変化に応じて、信号出力端子３から取り出さ
れる電流の変化分は、従来のＮチャネルＦＥＴ Ｍ1、Ｍ
2のドレイン電流の変化分の増幅率に更にＰチャネルＦ
ＥＴ Ｍ5の増幅率が加味された倍率となり、増幅率が大
幅に改善される。
【００１３】例えば、バランス点におけるＮチャネルＦ
ＥＴ Ｍ1、Ｍ2、ＰチャネルＦＥＴＭ5の伝達コンダクタ
ンスを、それぞれ、ｇｍ1、ｇｍ2、ｇｍ5，Ｎチャネル
ＦＥＴ Ｍ1、Ｍ2、ＰチャネルＦＥＴ Ｍ4、Ｍ5の出力抵
抗を、それぞれ、ｒｏ1、ｒｏ2、ｒｏ4、ｒｏ5、Ｐチャ
ネルＦＥＴ Ｍ5の入力抵抗をｒｉ5とすると、図１の差
動増幅器の低周波における電圧利得Ａvは、 Av=(1/2)・gm1・{ro1・ro4・ri5/(ro1・ro4+ro4・ri5+ri5・ro1)} ・gm5・{ro2・ro5/(ro2+ro5)}+(1/2)gm2・{ro2・ro5/(ro2+ro5)} となり、低周波における電圧利得Ａvは、前記従来例に
比較して、ほぼ(1/2)・〔gm1・{ro1・ro4・ri5/(ro1・ro4+ro
4・ri5+ri5・ro1)}+1〕倍の値にできる。一例として、ｇ
ｍ2＝ｇｍ5＝ｇｍ、ｒｏ2＝ｒｎ2、ｒｏ5＝ｒｐ4、ｇｍ
1＝４×１０-3〔ジーメンス〕、ｒｏ1＝５００〔Ｋ
Ω〕、ｒｏ4＝２００〔ＫΩ〕、ｒｉ5＝１００〔ＫΩ〕
の場合について計算してみると、Ａv≒１１８×ｇｍ・
｛ｒｎ2・ｒｐ4／（ｒｎ2＋ｒｐ4）｝となる。これは低
周波における電圧利得が、従来例に対して約１１８倍、
すなわち約４１〔ｄＢ〕大きくなることを意味してい
る。
ＥＴ Ｍ1、Ｍ2、ＰチャネルＦＥＴＭ5の伝達コンダクタ
ンスを、それぞれ、ｇｍ1、ｇｍ2、ｇｍ5，Ｎチャネル
ＦＥＴ Ｍ1、Ｍ2、ＰチャネルＦＥＴ Ｍ4、Ｍ5の出力抵
抗を、それぞれ、ｒｏ1、ｒｏ2、ｒｏ4、ｒｏ5、Ｐチャ
ネルＦＥＴ Ｍ5の入力抵抗をｒｉ5とすると、図１の差
動増幅器の低周波における電圧利得Ａvは、 Av=(1/2)・gm1・{ro1・ro4・ri5/(ro1・ro4+ro4・ri5+ri5・ro1)} ・gm5・{ro2・ro5/(ro2+ro5)}+(1/2)gm2・{ro2・ro5/(ro2+ro5)} となり、低周波における電圧利得Ａvは、前記従来例に
比較して、ほぼ(1/2)・〔gm1・{ro1・ro4・ri5/(ro1・ro4+ro
4・ri5+ri5・ro1)}+1〕倍の値にできる。一例として、ｇ
ｍ2＝ｇｍ5＝ｇｍ、ｒｏ2＝ｒｎ2、ｒｏ5＝ｒｐ4、ｇｍ
1＝４×１０-3〔ジーメンス〕、ｒｏ1＝５００〔Ｋ
Ω〕、ｒｏ4＝２００〔ＫΩ〕、ｒｉ5＝１００〔ＫΩ〕
の場合について計算してみると、Ａv≒１１８×ｇｍ・
｛ｒｎ2・ｒｐ4／（ｒｎ2＋ｒｐ4）｝となる。これは低
周波における電圧利得が、従来例に対して約１１８倍、
すなわち約４１〔ｄＢ〕大きくなることを意味してい
る。
【００１４】このように、本実施例では、低周波におけ
る電圧利得が約１００〔ｄＢ〕以上となり、負帰還を施
す際の出力信号における利得誤差を小さくできることか
ら、高精度な信号処理回路用の差動増幅器が得られる。
る電圧利得が約１００〔ｄＢ〕以上となり、負帰還を施
す際の出力信号における利得誤差を小さくできることか
ら、高精度な信号処理回路用の差動増幅器が得られる。
【００１５】図２は、本発明の第２実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、第１の電源端子４を
高位側源端子とし、第２の電源端子５を低位側電源端子
とするとともに、Ｍ1、Ｍ2をＮチャネルからＰチャネル
のＦＥＴに、Ｍ3、Ｍ4、Ｍ5をＰチャネルからＮチャネ
ルのＦＥＴに置換え、更に定電流源Ｉ1、Ｉ2を前記第１
実施例と逆極性にした点である。
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、第１の電源端子４を
高位側源端子とし、第２の電源端子５を低位側電源端子
とするとともに、Ｍ1、Ｍ2をＮチャネルからＰチャネル
のＦＥＴに、Ｍ3、Ｍ4、Ｍ5をＰチャネルからＮチャネ
ルのＦＥＴに置換え、更に定電流源Ｉ1、Ｉ2を前記第１
実施例と逆極性にした点である。
【００１６】この構成で、差動増幅器としての基本的な
動作は、回路の極性が逆になっただけのため、前記第１
実施例と同様となる。従って、詳細な説明は省略する
が、一般的に、トランジスタはＮチャネルよりＰチャネ
ルの方が雑音が小さいので、信号入力部である差動トラ
ンジスタ対にＰチャネルＦＥＴ Ｍ1、Ｍ2を用いた本実
施例の方が前記第１実施例より差動増幅器全体の雑音特
性を改善することが出来る。
動作は、回路の極性が逆になっただけのため、前記第１
実施例と同様となる。従って、詳細な説明は省略する
が、一般的に、トランジスタはＮチャネルよりＰチャネ
ルの方が雑音が小さいので、信号入力部である差動トラ
ンジスタ対にＰチャネルＦＥＴ Ｍ1、Ｍ2を用いた本実
施例の方が前記第１実施例より差動増幅器全体の雑音特
性を改善することが出来る。
【００１７】図３は、本発明の第３実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、定電流源Ｉ1、Ｉ2と
して、ゲートをバイアス電圧端子６に共通接続したＮチ
ャネルＦＥＴ Ｍ6，Ｍ7を用いて構成した点である。
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、定電流源Ｉ1、Ｉ2と
して、ゲートをバイアス電圧端子６に共通接続したＮチ
ャネルＦＥＴ Ｍ6，Ｍ7を用いて構成した点である。
【００１８】この構成で、ＮチャネルＦＥＴ Ｍ6，Ｍ7
は定電流源として動作する。従って、差動増幅器として
の基本的な動作は前記第１実施例と同様となるため、詳
細な説明は省略するが、ここで、ＮチャネルＦＥＴ Ｍ6
のゲートのチャネル幅のチャネル長に対する比を、Ｎチ
ャネルＦＥＴ Ｍ7の該当比の２倍にするか、または、Ｎ
チャネルＦＥＴ Ｍ6を、ＮチャネルＦＥＴ Ｍ7と同一ト
ランジスタ２個を並列接続したものを用いて構成すれ
ば、第１の定電流源Ｉ1の電流値が、第２の定電流源Ｉ2
の電流値の２倍になり、入力端子１、２に同じ電圧を加
えた状態でＮチャネルＦＥＴ Ｍ1，Ｍ2のドレイン電流
を等しくすることができ、その結果、差動増幅器として
のオフセット電圧を除去することが出来る。
は定電流源として動作する。従って、差動増幅器として
の基本的な動作は前記第１実施例と同様となるため、詳
細な説明は省略するが、ここで、ＮチャネルＦＥＴ Ｍ6
のゲートのチャネル幅のチャネル長に対する比を、Ｎチ
ャネルＦＥＴ Ｍ7の該当比の２倍にするか、または、Ｎ
チャネルＦＥＴ Ｍ6を、ＮチャネルＦＥＴ Ｍ7と同一ト
ランジスタ２個を並列接続したものを用いて構成すれ
ば、第１の定電流源Ｉ1の電流値が、第２の定電流源Ｉ2
の電流値の２倍になり、入力端子１、２に同じ電圧を加
えた状態でＮチャネルＦＥＴ Ｍ1，Ｍ2のドレイン電流
を等しくすることができ、その結果、差動増幅器として
のオフセット電圧を除去することが出来る。
【００１９】図４は、本発明の第４実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、ＮチャネルＦＥＴ
Ｍ1，Ｍ2の代りにＮＰＮバイポーラトランジスタＱ1，
Ｑ2を用いて差動トランジスタ対を構成した点である。
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、ＮチャネルＦＥＴ
Ｍ1，Ｍ2の代りにＮＰＮバイポーラトランジスタＱ1，
Ｑ2を用いて差動トランジスタ対を構成した点である。
【００２０】この構成で、差動トランジスタ対の機能と
してはＦＥＴの場合もバイポーラトランジスタの場合も
差がない。従って、差動増幅器としての基本的な動作は
前記第１実施例と同様となるので詳細な説明は省略する
が、低周波における電圧利得Ａvは、ＮＰＮバイポーラ
トランジスタＱ1，Ｑ2の伝達コンダクタンスを、それぞ
れ、Ｇｍ1，Ｇｍ2，出力抵抗をそれぞれ、Ｒｏ1，Ｒｏ2
とすると、 Ａv＝(1/2)・Gm1・{Ro1・ro4・ri5/(Ro1・ro4+ro4・ri5+ri５・Ro１)}・Gm５・ {Ro2・ro5/(Ro2+ro5)}+(1/2)・Gm2・{Ro2・ro5/(Ro2+ro5)} となり、前記第１実施例と同様に電圧利得の向上効果が
得られる。
してはＦＥＴの場合もバイポーラトランジスタの場合も
差がない。従って、差動増幅器としての基本的な動作は
前記第１実施例と同様となるので詳細な説明は省略する
が、低周波における電圧利得Ａvは、ＮＰＮバイポーラ
トランジスタＱ1，Ｑ2の伝達コンダクタンスを、それぞ
れ、Ｇｍ1，Ｇｍ2，出力抵抗をそれぞれ、Ｒｏ1，Ｒｏ2
とすると、 Ａv＝(1/2)・Gm1・{Ro1・ro4・ri5/(Ro1・ro4+ro4・ri5+ri５・Ro１)}・Gm５・ {Ro2・ro5/(Ro2+ro5)}+(1/2)・Gm2・{Ro2・ro5/(Ro2+ro5)} となり、前記第１実施例と同様に電圧利得の向上効果が
得られる。
【００２１】図５は、本発明の第５実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で前記
図４に示した第４実施例と同一符号は同一又は相当部分
を示し、第４実施例と異なる点は、第１の電源端子４を
高位側電源端子とし、第２の電源端子５を低位側電源端
子とするとともに、Ｑ1，Ｑ2をＮＰＮからＰＮＰのバイ
ポーラトランジスタに、Ｍ3，Ｍ4，Ｍ5をＰチャネルか
らＮチャネルのＦＥＴに置換え、更に定電流源Ｉ1，Ｉ2
を逆極性にして構成した点である。
幅器の回路構成図を示したものである。図の構成で前記
図４に示した第４実施例と同一符号は同一又は相当部分
を示し、第４実施例と異なる点は、第１の電源端子４を
高位側電源端子とし、第２の電源端子５を低位側電源端
子とするとともに、Ｑ1，Ｑ2をＮＰＮからＰＮＰのバイ
ポーラトランジスタに、Ｍ3，Ｍ4，Ｍ5をＰチャネルか
らＮチャネルのＦＥＴに置換え、更に定電流源Ｉ1，Ｉ2
を逆極性にして構成した点である。
【００２２】この構成で、差動増幅器としての基本的な
動作は、回路の極性が単に逆になっただけのため、前記
第４実施例と同様となる。従って、詳細な説明は省略す
るが、一般的に、ＮＰＮよりＰＮＰトランジスタの方が
雑音が小さいので、信号入力部である差動トランジスタ
対にＰＮＰバイポーラトランジスタＱ1，Ｑ2を用いた本
実施例の方が前記第４実施例より雑音特性が良くなる。
動作は、回路の極性が単に逆になっただけのため、前記
第４実施例と同様となる。従って、詳細な説明は省略す
るが、一般的に、ＮＰＮよりＰＮＰトランジスタの方が
雑音が小さいので、信号入力部である差動トランジスタ
対にＰＮＰバイポーラトランジスタＱ1，Ｑ2を用いた本
実施例の方が前記第４実施例より雑音特性が良くなる。
【００２３】図６は、本発明の第６実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で、前
記図４に示した第４実施例と同一符号は同一又は相当部
分を示し、第４実施例と異なる点は、ＰチャネルＦＥＴ
Ｍ4、Ｍ5のドレインとＮＰＮバイポーラトランジスタ
Ｑ1，Ｑ2のコレクタとの間にそれぞれＮＰＮバイポーラ
トランジスタＱ3、Ｑ4のコレクタとエミッタを接続し、
ＰチャネルＦＥＴ Ｍ5のドレインとトランジスタＱ4の
コレクタとの共通接続点から出力端子３を取り出すよう
にしている点である。
幅器の回路構成図を示したものである。図の構成で、前
記図４に示した第４実施例と同一符号は同一又は相当部
分を示し、第４実施例と異なる点は、ＰチャネルＦＥＴ
Ｍ4、Ｍ5のドレインとＮＰＮバイポーラトランジスタ
Ｑ1，Ｑ2のコレクタとの間にそれぞれＮＰＮバイポーラ
トランジスタＱ3、Ｑ4のコレクタとエミッタを接続し、
ＰチャネルＦＥＴ Ｍ5のドレインとトランジスタＱ4の
コレクタとの共通接続点から出力端子３を取り出すよう
にしている点である。
【００２４】この構成で、差動増幅器の基本的な動作は
前記第４実施例と同様であるが、いまこれを簡単に説明
すると、ＮＰＮバイポーラトランジスタＱ1，Ｑ2からな
る差動トランジスタ対は、入力端子１，２に印加される
信号電圧の割合に応じて定電流源Ｉ1の電流を分配して
コレクタ電流を流す。バイポーラトランジスタＱ3，Ｑ4
は共に、ベースがバイアス電圧端子７に接続されている
ため、ベース接地トランジスタとして動作する。従っ
て、ＮＰＮバイポーラトランジスタＱ3，Ｑ4のエミッタ
電流はそれぞれＮＰＮバイポーラトランジスタＱ1，Ｑ2
のコレクタ電流に等しくなる。ＰチャネルＦＥＴ Ｍ3、
Ｍ4からなる電流ミラー回路の出力電流は、常に定電流
源Ｉ2により定められた電流値に等しく一定となるた
め、回路に定常電流がながれて安定しているバランス状
態から入力電圧が変化すると、その結果として生じるＮ
ＰＮバイポーラトランジスタＱ1のコレクタ電流の変化
分は、ＰチャネルＦＥＴ Ｍ5のゲートに伝達され、Ｐチ
ャネルＦＥＴ Ｍ5により増幅されて出力端子３から取り
出される。一方、バイポーラトランジスタＱ2のコレク
タ電流の変化分はバイポーラトランジスタＱ1のコレク
タ電流の変化分を打ち消すような値になる。これによ
り、前記実施例同様に大きな電圧利得が得られる。
前記第４実施例と同様であるが、いまこれを簡単に説明
すると、ＮＰＮバイポーラトランジスタＱ1，Ｑ2からな
る差動トランジスタ対は、入力端子１，２に印加される
信号電圧の割合に応じて定電流源Ｉ1の電流を分配して
コレクタ電流を流す。バイポーラトランジスタＱ3，Ｑ4
は共に、ベースがバイアス電圧端子７に接続されている
ため、ベース接地トランジスタとして動作する。従っ
て、ＮＰＮバイポーラトランジスタＱ3，Ｑ4のエミッタ
電流はそれぞれＮＰＮバイポーラトランジスタＱ1，Ｑ2
のコレクタ電流に等しくなる。ＰチャネルＦＥＴ Ｍ3、
Ｍ4からなる電流ミラー回路の出力電流は、常に定電流
源Ｉ2により定められた電流値に等しく一定となるた
め、回路に定常電流がながれて安定しているバランス状
態から入力電圧が変化すると、その結果として生じるＮ
ＰＮバイポーラトランジスタＱ1のコレクタ電流の変化
分は、ＰチャネルＦＥＴ Ｍ5のゲートに伝達され、Ｐチ
ャネルＦＥＴ Ｍ5により増幅されて出力端子３から取り
出される。一方、バイポーラトランジスタＱ2のコレク
タ電流の変化分はバイポーラトランジスタＱ1のコレク
タ電流の変化分を打ち消すような値になる。これによ
り、前記実施例同様に大きな電圧利得が得られる。
【００２５】このバランス点におけるＮＰＮバイポーラ
トランジスタＱ1，Ｑ2，Ｑ3，Ｑ4，およびＰチャネルＦ
ＥＴ Ｍ5の伝達コンダクタンスを、それぞれ、ｇｍ1，
ｇｍ2，ｇｍ3，ｇｍ4，ｇｍ5、ＰチャネルＦＥＴ Ｍ4，
Ｍ5の出力抵抗を、それぞれ、ｒｏ4，ｒｏ5，Ｐチャネ
ルＦＥＴ Ｍ5の入力抵抗をｒｉ5とおくと、この差動増
幅器の低周波における電圧利得Ａvは、 Av=(1/2)・gm1・(1/gm3)・gm3・{(ro4・ri5)/(ro4+ri5)}・gm5・ro5+(1/2)・gm2 ・(1/gm4)・gm4・ro5={(1/2)・ro5}・[{gm1・ro4・ri5/(ro4+ri5)}・gm5+gm2] となる。一例として、ｇｍ1＝ｇｍ2＝４×１０-3［ジ−
メンス］,ｇｍ5＝２×１０-3［ジ−メンス］，ｒｏ4＝
２００［ｋΩ］，ｒｏ5＝２００［ｋΩ］，ｒｉ5＝１０
０［ｋΩ］の場合について計算してみると、Ａv＝（１
／２）×２００×１０3×(２×１０-3×４×２００×１
００／３００＋４×１０-3)≒５３７３３［倍］＝９５
［ｄＢ］となり、従来例に対して約１８８［倍］、即
ち、約４５［ｄＢ］大きい電圧利得を持つ差動増幅器が
可能となる。
トランジスタＱ1，Ｑ2，Ｑ3，Ｑ4，およびＰチャネルＦ
ＥＴ Ｍ5の伝達コンダクタンスを、それぞれ、ｇｍ1，
ｇｍ2，ｇｍ3，ｇｍ4，ｇｍ5、ＰチャネルＦＥＴ Ｍ4，
Ｍ5の出力抵抗を、それぞれ、ｒｏ4，ｒｏ5，Ｐチャネ
ルＦＥＴ Ｍ5の入力抵抗をｒｉ5とおくと、この差動増
幅器の低周波における電圧利得Ａvは、 Av=(1/2)・gm1・(1/gm3)・gm3・{(ro4・ri5)/(ro4+ri5)}・gm5・ro5+(1/2)・gm2 ・(1/gm4)・gm4・ro5={(1/2)・ro5}・[{gm1・ro4・ri5/(ro4+ri5)}・gm5+gm2] となる。一例として、ｇｍ1＝ｇｍ2＝４×１０-3［ジ−
メンス］,ｇｍ5＝２×１０-3［ジ−メンス］，ｒｏ4＝
２００［ｋΩ］，ｒｏ5＝２００［ｋΩ］，ｒｉ5＝１０
０［ｋΩ］の場合について計算してみると、Ａv＝（１
／２）×２００×１０3×(２×１０-3×４×２００×１
００／３００＋４×１０-3)≒５３７３３［倍］＝９５
［ｄＢ］となり、従来例に対して約１８８［倍］、即
ち、約４５［ｄＢ］大きい電圧利得を持つ差動増幅器が
可能となる。
【００２６】また、この実施例では、差動トランジスタ
対Ｑ1，Ｑ2にベース接地トランジスタＱ3，Ｑ4を付加し
ているので、前記実施例４に比べて入力端子部のミラー
容量による周波数特性が改善される。即ち、入力端子部
のミラー容量は、前記実施例では(１＋Ａv)・Ｃ（Ｃは
入力部トランジスタの容量）であったのに対して、本実
施例では２・Ｃとすることができ、容量による周波数特
性の劣化をはるかに改善できる効果を有する。
対Ｑ1，Ｑ2にベース接地トランジスタＱ3，Ｑ4を付加し
ているので、前記実施例４に比べて入力端子部のミラー
容量による周波数特性が改善される。即ち、入力端子部
のミラー容量は、前記実施例では(１＋Ａv)・Ｃ（Ｃは
入力部トランジスタの容量）であったのに対して、本実
施例では２・Ｃとすることができ、容量による周波数特
性の劣化をはるかに改善できる効果を有する。
【００２７】図７は、本発明の第７実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で、前
記図６に示した第６実施例と同一符号は同一又は相当部
分を示し、前記第６実施例と異なる点は、バイポーラト
ランジスタＱ1〜Ｑ4、ＦＥＴＭ3〜Ｍ5、および定電流源
Ｉ1，Ｉ2を、前記第６実施例と逆極性にしている点であ
る。
幅器の回路構成図を示したものである。図の構成で、前
記図６に示した第６実施例と同一符号は同一又は相当部
分を示し、前記第６実施例と異なる点は、バイポーラト
ランジスタＱ1〜Ｑ4、ＦＥＴＭ3〜Ｍ5、および定電流源
Ｉ1，Ｉ2を、前記第６実施例と逆極性にしている点であ
る。
【００２８】この構成で、差動増幅器としての基本的な
動作は、回路の極性が単に逆になっただけで前記第６実
施例と同様である。従って、詳細な説明は省略するが、
信号入力部にＰＮＰトランジスタを用いているため、前
記第５実施例の場合と同様に、第６実施例に比べて本実
施例の極性の方が差動増幅器全体の雑音特性が改善され
る。
動作は、回路の極性が単に逆になっただけで前記第６実
施例と同様である。従って、詳細な説明は省略するが、
信号入力部にＰＮＰトランジスタを用いているため、前
記第５実施例の場合と同様に、第６実施例に比べて本実
施例の極性の方が差動増幅器全体の雑音特性が改善され
る。
【００２９】図８は、本発明の第８実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で、前
記図６に示した第６実施例と同一符号は同一又は相当部
分を示し、前記第６実施例と異なる点は、定電流源
Ｉ1，Ｉ2としてゲートをバイアス電圧端子６に共通接続
したＮチャネルＦＥＴ Ｍ6，Ｍ7を用いて構成している
点である。
幅器の回路構成図を示したものである。図の構成で、前
記図６に示した第６実施例と同一符号は同一又は相当部
分を示し、前記第６実施例と異なる点は、定電流源
Ｉ1，Ｉ2としてゲートをバイアス電圧端子６に共通接続
したＮチャネルＦＥＴ Ｍ6，Ｍ7を用いて構成している
点である。
【００３０】この構成で、ＮチャネルＦＥＴ Ｍ6，Ｍ7
は定電流源として動作する。従って、差動増幅器として
の基本的動作は第６実施例同様となるため、詳細な説明
は省略するが、ここで、ＮチャネルＦＥＴ Ｍ6のゲート
のチャネル幅のチャネル長に対する比をＮチャネルＦＥ
Ｔ Ｍ7の該当比の２倍にするか、または、ＮチャネルＦ
ＥＴ Ｍ6を、ＮチャネルＦＥＴ Ｍ7と同一トランジスタ
２個を並列接続したものを用いて構成することにより、
バイポーラトランジスタＱ1，Ｑ2のコレクタ電流を等し
くすることができ、その結果、差動増幅器としてのオフ
セット電圧を除去することが出来る。
は定電流源として動作する。従って、差動増幅器として
の基本的動作は第６実施例同様となるため、詳細な説明
は省略するが、ここで、ＮチャネルＦＥＴ Ｍ6のゲート
のチャネル幅のチャネル長に対する比をＮチャネルＦＥ
Ｔ Ｍ7の該当比の２倍にするか、または、ＮチャネルＦ
ＥＴ Ｍ6を、ＮチャネルＦＥＴ Ｍ7と同一トランジスタ
２個を並列接続したものを用いて構成することにより、
バイポーラトランジスタＱ1，Ｑ2のコレクタ電流を等し
くすることができ、その結果、差動増幅器としてのオフ
セット電圧を除去することが出来る。
【００３１】なおこの場合、定電流源Ｉ1，Ｉ2は、バイ
ポーラトランジスタあるいはバイポーラトランジスタと
抵抗を用いて構成することが出来、その場合も同様な効
果が得られることは言うまでもない。
ポーラトランジスタあるいはバイポーラトランジスタと
抵抗を用いて構成することが出来、その場合も同様な効
果が得られることは言うまでもない。
【００３２】図９は、本発明の第９実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で、前
記図６に示した第６実施例と同一符号は同一又は相当部
分を示し、前記第６実施例と異なる点は、ＰチャネルＦ
ＥＴ Ｍ3〜Ｍ5の代りにＰＮＰバイポーラトランジスタ
Ｑ5〜Ｑ7を用いて電流ミラー回路を構成している点であ
る。
幅器の回路構成図を示したものである。図の構成で、前
記図６に示した第６実施例と同一符号は同一又は相当部
分を示し、前記第６実施例と異なる点は、ＰチャネルＦ
ＥＴ Ｍ3〜Ｍ5の代りにＰＮＰバイポーラトランジスタ
Ｑ5〜Ｑ7を用いて電流ミラー回路を構成している点であ
る。
【００３３】この構成で、差動増幅器としての動作は、
前記第６実施例の場合と同様となるため、詳細な説明は
省略するが、低周波における電圧利得Ａvは、バイポー
ラトランジスタＱ1，Ｑ2，Ｑ3，Ｑ4，Ｑ7の伝達コンダ
クタンスを、それぞれ、ｇｍ1，ｇｍ2，ｇｍ3，ｇｍ4，
ｇｍ7、バイポーラトランジスタＱ6，Ｑ7の出力抵抗
を、それぞれ、ｒｏ6，ｒｏ7、バイポーラトランジスタ
Ｑ7の入力抵抗をｒｉ7とおくと、 Av=(1/2)・gm1・(1/gm3)・gm3・{(ro6・ri7)/(ro6+ri7)}・gm7・ro7+(1/2)・gm2 ・(1/gm4)・gm4・ro7={(1/2)・ro7}・[{gm1・ro6・ri7/(ro6+ri7)}・gm7+gm2] となり、第６実施例と同様大きな電圧利得が得られる。
また、ベース接地トランジスタＱ3，Ｑ4を付加している
ことによる周波数特性の改善効果に関しても、第６実施
例同様の効果が得られる。
前記第６実施例の場合と同様となるため、詳細な説明は
省略するが、低周波における電圧利得Ａvは、バイポー
ラトランジスタＱ1，Ｑ2，Ｑ3，Ｑ4，Ｑ7の伝達コンダ
クタンスを、それぞれ、ｇｍ1，ｇｍ2，ｇｍ3，ｇｍ4，
ｇｍ7、バイポーラトランジスタＱ6，Ｑ7の出力抵抗
を、それぞれ、ｒｏ6，ｒｏ7、バイポーラトランジスタ
Ｑ7の入力抵抗をｒｉ7とおくと、 Av=(1/2)・gm1・(1/gm3)・gm3・{(ro6・ri7)/(ro6+ri7)}・gm7・ro7+(1/2)・gm2 ・(1/gm4)・gm4・ro7={(1/2)・ro7}・[{gm1・ro6・ri7/(ro6+ri7)}・gm7+gm2] となり、第６実施例と同様大きな電圧利得が得られる。
また、ベース接地トランジスタＱ3，Ｑ4を付加している
ことによる周波数特性の改善効果に関しても、第６実施
例同様の効果が得られる。
【００３４】図１０は、本発明の第１０実施例に係る差
動増幅器の回路構成図を示したものである。図の構成
で、前記図９に示した第９実施例と同一符号は同一又は
相当部分を示し、前記第９実施例と異なる点は、バイポ
ーラトランジスタＱ1〜Ｑ7および定電流源Ｉ1，Ｉ2を図
９の第９実施例の場合と逆極性にしている点である。
動増幅器の回路構成図を示したものである。図の構成
で、前記図９に示した第９実施例と同一符号は同一又は
相当部分を示し、前記第９実施例と異なる点は、バイポ
ーラトランジスタＱ1〜Ｑ7および定電流源Ｉ1，Ｉ2を図
９の第９実施例の場合と逆極性にしている点である。
【００３５】この構成で、差動増幅器の基本的な動作
は、回路の極性が単に逆になったことだけのため、前記
第９実施例と同様となる。従って、詳細な説明は省略す
るが、一般的に、ＮＰＮよりＰＮＰトランジスタの方が
雑音が小さいので、信号入力部である差動トランジスタ
対にＰＮＰバイポーラトランジスタＱ1，Ｑ2を用いた本
実施例の方が前記第９実施例より雑音特性が良くなる。
は、回路の極性が単に逆になったことだけのため、前記
第９実施例と同様となる。従って、詳細な説明は省略す
るが、一般的に、ＮＰＮよりＰＮＰトランジスタの方が
雑音が小さいので、信号入力部である差動トランジスタ
対にＰＮＰバイポーラトランジスタＱ1，Ｑ2を用いた本
実施例の方が前記第９実施例より雑音特性が良くなる。
【００３６】なお、以上の説明から明らかなように、本
発明を構成する２つの定電流源、電流ミラー回路、差動
トランジスタ対、出力端子の接続される増幅トランジス
タ、ベース接地トランジスタあるいはゲート接地トラン
ジスタは、それぞれ各種のトランジスタを用いて構成す
ることが出来、本発明の差動増幅器はそれらの任意の組
合せにより構成することが出来る。
発明を構成する２つの定電流源、電流ミラー回路、差動
トランジスタ対、出力端子の接続される増幅トランジス
タ、ベース接地トランジスタあるいはゲート接地トラン
ジスタは、それぞれ各種のトランジスタを用いて構成す
ることが出来、本発明の差動増幅器はそれらの任意の組
合せにより構成することが出来る。
【００３７】
【発明の効果】以上のように本発明によれば、低周波信
号入力時における電圧利得を、従来よりかなり大きくす
ることが可能となり、従来は問題であった負帰還を施し
た際の出力信号における利得誤差を小さくでき、高い精
度の信号処理回路へ適用可能な差動増幅器が得られると
共に、入力端子部のミラー容量による周波数特性の劣化
に関しても、著しい改善効果が得られる。
号入力時における電圧利得を、従来よりかなり大きくす
ることが可能となり、従来は問題であった負帰還を施し
た際の出力信号における利得誤差を小さくでき、高い精
度の信号処理回路へ適用可能な差動増幅器が得られると
共に、入力端子部のミラー容量による周波数特性の劣化
に関しても、著しい改善効果が得られる。
【図１】本発明の第１実施例に係る差動増幅器の回路構
成図である。
成図である。
【図２】図１の各素子の極性を変えて構成した本発明の
第２実施例に係る差動増幅器の回路構成図である。
第２実施例に係る差動増幅器の回路構成図である。
【図３】図１の２個の定電流回路の代わりに２個のＦＥ
Ｔを用いて回路構成した本発明の第３実施例に係る差動
増幅器の回路構成図である。
Ｔを用いて回路構成した本発明の第３実施例に係る差動
増幅器の回路構成図である。
【図４】図１の電流配分する差動トランジスタ対を２個
のＦＥＴの代わりに２個のバイポーラトランジスタを用
いて回路構成した本発明の第４実施例に係る差動増幅器
の回路構成図である。
のＦＥＴの代わりに２個のバイポーラトランジスタを用
いて回路構成した本発明の第４実施例に係る差動増幅器
の回路構成図である。
【図５】図４の各素子の極性を変えて構成した本発明の
第５実施例に係る差動増幅器の回路構成図である。
第５実施例に係る差動増幅器の回路構成図である。
【図６】図４の電流配分する差動トランジスタ対に更に
２個のバイポーラトランジスタを追加して４個のバイポ
ーラトランジスタを用いて回路構成した本発明の第６実
施例に係る差動増幅器の回路構成図である。
２個のバイポーラトランジスタを追加して４個のバイポ
ーラトランジスタを用いて回路構成した本発明の第６実
施例に係る差動増幅器の回路構成図である。
【図７】図６の各素子の極性を変えて構成した本発明の
第７実施例に係る差動増幅器の回路構成図である。
第７実施例に係る差動増幅器の回路構成図である。
【図８】図６の２個の定電流回路の代わりに２個のＦＥ
Ｔを用いて回路構成した本発明の第８実施例に係る差動
増幅器の回路構成図である。
Ｔを用いて回路構成した本発明の第８実施例に係る差動
増幅器の回路構成図である。
【図９】図６の３個のＦＥＴを全てバイポーラトランジ
スタに置き換えて回路構成した本発明の第９実施例に係
る差動増幅器の回路構成図である。
スタに置き換えて回路構成した本発明の第９実施例に係
る差動増幅器の回路構成図である。
【図１０】図８の各素子の極性を変えて構成した本発明
の第１０実施例に係る差動増幅器の回路構成図である。
の第１０実施例に係る差動増幅器の回路構成図である。
【図１１】１個の定電流回路に、差電圧に応じて電流配
分する２個のＦＥＴと、電流ミラー回路を構成する２個
のＦＥＴを接続して回路構成した従来の差動増幅器の構
成図である。
分する２個のＦＥＴと、電流ミラー回路を構成する２個
のＦＥＴを接続して回路構成した従来の差動増幅器の構
成図である。
１、２ 信号入力端子 ３ 信号出力端子 ４、５ 電源端子 Ｉ1〜Ｉ2 定電流源 Ｍ1〜Ｍ5 ＦＥＴ Ｑ1〜Ｑ7 バイポーラトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】この時、バランス点におけるＦＥＴ
Ｍ１、Ｍ２、Ｍ３、Ｍ４の伝達コンダクンスをｇｍ、Ｆ
ＥＴ Ｍ２、Ｍ４の出力抵抗を、それぞれｒｎ２，ｒｐ
４とおくと、図１１の差動増幅器の低周波における電圧
利得ＡＶは、 ＡＶ＝ｇｍ・｛ｒｎ２・ｒｐ４／（ｒｎ２＋ｒｐ４）｝ で表される。一例として、ｇｍ＝２×１０−３［ジーメ
ンス］，ｒｎ２＝５００［ｋΩ］，ｒｐ４＝２００［ｋ
Ω］の場合について計算してみると、ＡＶ＝２×１０
−３×（１０００／７）×１０３≒２８６［倍］＝４９
［ｄＢ］となる。つまり、この場合に図１１に示す回路
は、低周波における電圧利得５０［ｄＢ］程度を持ち、
入力端子間の差電圧を増幅して出力する差動増幅器であ
ると言える。
Ｍ１、Ｍ２、Ｍ３、Ｍ４の伝達コンダクンスをｇｍ、Ｆ
ＥＴ Ｍ２、Ｍ４の出力抵抗を、それぞれｒｎ２，ｒｐ
４とおくと、図１１の差動増幅器の低周波における電圧
利得ＡＶは、 ＡＶ＝ｇｍ・｛ｒｎ２・ｒｐ４／（ｒｎ２＋ｒｐ４）｝ で表される。一例として、ｇｍ＝２×１０−３［ジーメ
ンス］，ｒｎ２＝５００［ｋΩ］，ｒｐ４＝２００［ｋ
Ω］の場合について計算してみると、ＡＶ＝２×１０
−３×（１０００／７）×１０３≒２８６［倍］＝４９
［ｄＢ］となる。つまり、この場合に図１１に示す回路
は、低周波における電圧利得５０［ｄＢ］程度を持ち、
入力端子間の差電圧を増幅して出力する差動増幅器であ
ると言える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】図２は、本発明の第２実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、Ｍ１、Ｍ２をＮチャ
ネルからＰチャネルのＦＥＴに、Ｍ３、Ｍ４、Ｍ５をＰ
チャネルからＮチャネルのＦＥＴに置換え、更に定電流
源Ｉ１、Ｉ２を前記第１実施例と逆極性にした点であ
る。
幅器の回路構成図を示したものである。図の構成で前記
図１に示した第１実施例と同一符号は同一又は相当部分
を示し、第１実施例と異なる点は、Ｍ１、Ｍ２をＮチャ
ネルからＰチャネルのＦＥＴに、Ｍ３、Ｍ４、Ｍ５をＰ
チャネルからＮチャネルのＦＥＴに置換え、更に定電流
源Ｉ１、Ｉ２を前記第１実施例と逆極性にした点であ
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】この構成で、ＮチャネルＦＥＴ Ｍ６，Ｍ
７は定電流源として動作する。従って、差動増幅器とし
ての基本的な動作は前記第１実施例と同様となるため、
詳細な説明は省略するが、ここで、ＮチャネルＦＥＴ
Ｍ６のゲートのチャネル幅のチャネル長に対する比を、
ＮチャネルＦＥＴ Ｍ７の該当比の２倍にするか、また
は、ＮチャネルＦＥＴ Ｍ６を、ＮチャネルＦＥＴ Ｍ
７と同一トランジスタ２個を並列接続したものを用いて
構成すれば、定電流源Ｉ１電流値が、定電流源Ｉ２の電
流値の２倍になり、入力端子１、２に同じ電圧を加えた
状態でＮチャネルＦＥＴ Ｍ１，Ｍ２のドレイン電流を
等しくすることができ、その結果、差動増幅器としての
オフセット電圧を除去することが出来る。
７は定電流源として動作する。従って、差動増幅器とし
ての基本的な動作は前記第１実施例と同様となるため、
詳細な説明は省略するが、ここで、ＮチャネルＦＥＴ
Ｍ６のゲートのチャネル幅のチャネル長に対する比を、
ＮチャネルＦＥＴ Ｍ７の該当比の２倍にするか、また
は、ＮチャネルＦＥＴ Ｍ６を、ＮチャネルＦＥＴ Ｍ
７と同一トランジスタ２個を並列接続したものを用いて
構成すれば、定電流源Ｉ１電流値が、定電流源Ｉ２の電
流値の２倍になり、入力端子１、２に同じ電圧を加えた
状態でＮチャネルＦＥＴ Ｍ１，Ｍ２のドレイン電流を
等しくすることができ、その結果、差動増幅器としての
オフセット電圧を除去することが出来る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】図５は、本発明の第５実施例に係る差動増
幅器の回路構成図を示したものである。図の構成で前記
図４に示した第４実施例と同一符号は同一又は相当部分
を示し、第４実施例と異なる点は、Ｑ１，Ｑ２をＮＰＮ
からＰＮＰのバイポーラトランジタに、Ｍ３，Ｍ４，Ｍ
５をＰチャネルからＮチャネルのＦＥＴに置換え、更に
定電流源Ｉ１，Ｉ２を逆極性にして構成した点である。
幅器の回路構成図を示したものである。図の構成で前記
図４に示した第４実施例と同一符号は同一又は相当部分
を示し、第４実施例と異なる点は、Ｑ１，Ｑ２をＮＰＮ
からＰＮＰのバイポーラトランジタに、Ｍ３，Ｍ４，Ｍ
５をＰチャネルからＮチャネルのＦＥＴに置換え、更に
定電流源Ｉ１，Ｉ２を逆極性にして構成した点である。
Claims (14)
- 【請求項１】 一端が第１電源端子に接続された第１定
電流源と、 それぞれ、３つの電極を備え、第１電極が第２電源端子
に、第２電極が第３電極に接続されてその共通接続点が
前記第１定電流源の他端に接続された第１トランジス
タ、および、第１電極が前記第２電源端子に、第３電極
が前記共通接続点に接続された第２トランジスタからな
る電流ミラー回路と、 一端が前記第１電源端子に接続された第２定電流源と、 それぞれ、３つの電極を備え、第２電極が前記第２トラ
ンジスタの第２電極に、第３電極が第１信号入力端子に
接続された第３トランジスタ、および、第１電極が前記
第３トランジスタの第１電極に接続されてその共通接続
点が前記第２定電流電源の他端に接続され、第３電極が
第２信号入力端子に接続された第４トランジスタからな
る差動トランジスタ対と、 ３つの電極を備え、第１電極が前記第２電源端子に、第
２電極が前記第４トランジスタの第２電極に接続されて
その共通接続点が信号出力端子に接続され、第３電極が
前記第２トランジスタの第２電極に接続された第５トラ
ンジスタとを備えていることを特徴とする差動増幅器。 - 【請求項２】 前記第１及び第２の定電流源を、それぞ
れゲートをバイアス電圧端子に接続し、ソースを前記一
端とし、ドレインを前記他端とするＦＥＴにより構成し
たことを特徴とする請求項１記載の差動増幅器。 - 【請求項３】 前記第１及び第２の定電流源を、それぞ
れベースをバイアス電圧端子に接続し、エミッタ抵抗を
接続して前記一端とし、コレクタを前記他端とするバイ
ポーラトランジスタにより構成したことを特徴とする請
求項１記載の差動増幅器。 - 【請求項４】 前記第１、第２及び前記第５のトランジ
スタが、それぞれ第１電極としてソース電極、第２電極
としてドレイン電極、第３電極としてゲート電極を備え
たＦＥＴであることを特徴とする請求項１記載の差動増
幅器。 - 【請求項５】 前記第１、第２及び前記第５のトランジ
スタが、それぞれ第１電極としてエミッタ電極、第２電
極としてコレクタ電極、第３電極としてベース電極を備
えたバイポーラトランジスタであることを特徴とする請
求項１記載の差動増幅器。 - 【請求項６】 一端が第１電源端子に接続された第１定
電流源と、 それぞれ、３つの電極を備え、第１電極が第２電源端子
に、第２電極が第３電極に接続されてその共通接続点が
前記第１定電流源の他端に接続された第１トランジス
タ、および、第１電極が前記第２電源端子に、第３電極
が前記共通接続点に接続された第２トランジスタからな
る電流ミラー回路と、 一端が前記第１電源端子に接続された第２定電流源と、 それぞれ、３つの電極を備え、第３電極が第１信号入力
端子に接続された第３トランジスタ、および、第１電極
が前記第３トランジスタの第１電極に接続されてその共
通接続点が前記第２定電流電源の他端に接続され、第３
電極が第２信号入力端子に接続された第４トランジスタ
からなる差動トランジスタ対と、 それぞれ、３つの電極を備え、第１電極が前記第３トラ
ンジスタの第２電極に、第２電極が前記第２トランジス
タの第２電極に、第３電極がバイアス電圧端子に接続さ
れた第５トランジスタ、および、第１電極が前記第４ト
ランジスタの第２電極に接続され、第３電極が前記バイ
アス電圧端子に接続された第６トランジスタと、 ３つの電極を備え、第１電極が前記第２電源端子に、第
２電極が前記第６トランジスタの第２電極に接続されて
その共通接続点が信号出力端子に接続され、第３電極が
前記第２トランジスタの第２電極に接続された第７トラ
ンジスタとを備えていることを特徴とする差動増幅器。 - 【請求項７】 前記第１及び第２の定電流源を、それぞ
れゲートをバイアス電圧端子に接続し、ソースを前記一
端とし、ドレインを前記他端とするＦＥＴにより構成し
たことを特徴とする請求項６記載の差動増幅器。 - 【請求項８】 前記第１及び第２の定電流源を、それぞ
れベースをバイアス電圧端子に接続し、エミッタ抵抗を
接続して前記一端とし、コレクタを前記他端とするバイ
ポーラトランジスタにより構成したことを特徴とする請
求項６記載の差動増幅器。 - 【請求項９】 前記第３及び前記第４のトランジスタ
が、それぞれ第１電極としてソース電極、第２電極とし
てドレイン電極、第３電極としてゲート電極を備えたＦ
ＥＴであることを特徴とする請求項６記載の差動増幅
器。 - 【請求項１０】 前記第３及び前記第４のトランジスタ
が、それぞれ第１電極としてエミッタ電極、第２電極と
してコレクタ電極、第３電極としてベース電極を備えた
バイポーラトランジスタであることを特徴とする請求項
６記載の差動増幅器。 - 【請求項１１】 前記第５及び前記第６のトランジスタ
が、それぞれ第１電極としてソース電極、第２電極とし
てドレイン電極、第３電極としてゲート電極を備えたＦ
ＥＴであることを特徴とする請求項６記載の差動増幅
器。 - 【請求項１２】 前記第５及び前記第６のトランジスタ
が、それぞれ第１電極としてエミッタ電極、第２電極と
してコレクタ電極、第３電極としてベース電極を備えた
バイポーラトランジスタであることを特徴とする請求項
６記載の差動増幅器。 - 【請求項１３】 前記第１、第２及び前記第７のトラン
ジスタが、それぞれ第１電極としてソース電極、第２電
極としてドレイン電極、第３電極としてゲート電極を備
えたＦＥＴであることを特徴とする請求項６記載の差動
増幅器。 - 【請求項１４】 前記第１、第２及び前記第７のトラン
ジスタが、それぞれ第１電極としてエミッタ電極、第２
電極としてコレクタ電極、第３電極としてベース電極を
備えたバイポーラトランジスタであることを特徴とする
請求項６記載の差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5053201A JPH0645844A (ja) | 1992-02-27 | 1993-02-19 | 差動増幅器 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153792 | 1992-02-27 | ||
| JP4647692 | 1992-03-04 | ||
| JP4-41537 | 1992-03-04 | ||
| JP4-46476 | 1992-03-04 | ||
| JP5053201A JPH0645844A (ja) | 1992-02-27 | 1993-02-19 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645844A true JPH0645844A (ja) | 1994-02-18 |
Family
ID=27290845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5053201A Pending JPH0645844A (ja) | 1992-02-27 | 1993-02-19 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645844A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396191A (en) * | 1993-06-15 | 1995-03-07 | Nec Corporation | High gain differential amplifier capable of reducing offset voltage |
| JPH10150333A (ja) * | 1996-11-18 | 1998-06-02 | Toshiba Corp | 電圧変換回路及び差動差分増幅器 |
| JP2015070774A (ja) * | 2013-10-01 | 2015-04-13 | 新日本無線株式会社 | スイッチング電源装置 |
| CN109658873A (zh) * | 2019-01-08 | 2019-04-19 | 昆山龙腾光电有限公司 | 环境光检测电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194610A (en) * | 1981-05-26 | 1982-11-30 | Nippon Telegr & Teleph Corp <Ntt> | Differential amplifier |
| JPH0410705A (ja) * | 1990-04-27 | 1992-01-14 | Canon Inc | 差動増幅器 |
-
1993
- 1993-02-19 JP JP5053201A patent/JPH0645844A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194610A (en) * | 1981-05-26 | 1982-11-30 | Nippon Telegr & Teleph Corp <Ntt> | Differential amplifier |
| JPH0410705A (ja) * | 1990-04-27 | 1992-01-14 | Canon Inc | 差動増幅器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396191A (en) * | 1993-06-15 | 1995-03-07 | Nec Corporation | High gain differential amplifier capable of reducing offset voltage |
| EP0630102B1 (en) * | 1993-06-15 | 1999-05-06 | Nec Corporation | High gain differential amplifier capable of reducing offset voltage |
| JPH10150333A (ja) * | 1996-11-18 | 1998-06-02 | Toshiba Corp | 電圧変換回路及び差動差分増幅器 |
| JP2015070774A (ja) * | 2013-10-01 | 2015-04-13 | 新日本無線株式会社 | スイッチング電源装置 |
| CN109658873A (zh) * | 2019-01-08 | 2019-04-19 | 昆山龙腾光电有限公司 | 环境光检测电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950822 |