JPH0640306B2

JPH0640306B2 - デ−タ記憶装置

Info

Publication number: JPH0640306B2
Application number: JP60134432A
Authority: JP
Inventors: リユプトンジヨン
Original assignee: インタ−ナシヨナルコンピユ−タ−ズリミテツド
Priority date: 1984-06-22
Filing date: 1985-06-21
Publication date: 1994-05-25
Anticipated expiration: 2009-05-25
Also published as: IE851171L; GB8416037D0; JPS6128139A; AU570804B2; AU4397285A; DE3583419D1; EP0165694B1; IE57033B1; EP0165694A3; US4729092A; ZA853974B; EP0165694A2

Description

【発明の詳細な説明】本発明はデータ記憶装置に関し，特に，専用ではない
が，マイクロプログラム・データ（即ち，一連のマイク
ロインストラクシヨン）用の記憶装置に関する。

一連のデータ・アイテム（例えばマイクロインストラク
シヨン）を次々に高速で読み出すことはしばしば要求さ
れる。このことは，とりわけ，伝送遅れを小さくするた
めには，データ記憶部のアドレス回路を，データ記憶部
に物理的に近づけて配置しなければならないということ
を意味する。例えば、データ記憶部と同一のプリント回
路盤上にアドレス発生回路を配置することは可能であ
る。しかしながら、データ記憶部を拡張したい場合に
は、同一の回路盤上に別の記憶部を配置することは物理
的に不可能であろう。この別の記憶部は、それゆえ、最
初に述べた記憶部及びアドレス発生回路から離れた別の
回路盤上に配置されねばならない。その結果、その別の
記憶部のためのアクセス時間が増加される。

本発明の目的はこの問題を軽減することである。

発明の要約本発明は、(a)主記憶部、 (b)前記主記憶部から離れた別の記憶部、 (c)前記主記憶部または前記別の記憶部のいずれかの要
求されたデータ・アイテムの場所を示すアドレスを発生
するための、前記主記憶部の近くのアドレス発生回路を
有し、前記アドレスが前記主記憶部のアドレス入力に直
接供給されるようになつているデータ記憶装置であつ
て、 (d)前記記憶部から要求されるべき次のデータ・アイテ
ムのアドレスを予報してそのデータ・アイテムをあらか
じめ取り出すための予報回路及び、 (e)前記アドレス発生回路からのアドレスによつて指定
された要求データ・アイテムが前記別の記憶部内にある
が前記別の記憶部からあらかじめ取り出された予報デー
タ・アイテムではないという状態を検出し、そして、前
記別の記憶部が前記アドレス発生回路からのアドレスを
用いてアクセスされているとき前記のような状態を検出
したときには、正しいデータ・アイテムが読み出せるよ
うに、前記アドレス発生回路を一時的に停止させるため
の制御回路を有するデータ記憶装置を提供することであ
る。

データ・アイテムが遅れなく利用できるようにこのデー
タ・アイテムは通常別の記憶部から前もつて取り出され
るということが分かる。かくして、この別の記憶部のア
クセス時間は主記憶部のそれと実質的に同一になり得
る。アドレス予報が正しくない場合には、遅れが導入さ
れなければならないが、アドレス予報は該別の記憶部に
対するアクセスの大部分については正しいと仮定され
る。

データ・アイテムが通常連続的に（例えば一般的にマイ
クロインストラクシヨンの場合のように）アドレスされ
る場合には、予報回路は予報アドレスを発生させるため
に前のアドレスに対して１を加えるインクリメンタ回路
を有することができる。

発明の実施例の記載本発明による一つの記憶装置を添付図面に関し以下に例
示的に記載する。

第１図を参照すると、ここにはデータ処理ユニツトが示
されており、このデータ処理ユニツトは主マイクロプロ
グラム記憶ユニツト１０、及びこのユニツト１０から離
れた別のマイクロプログラム記憶ユニツト１１を有して
いる。たとえばユニツト１０，１１は別々のプリント回
路盤に位置づけてもよい。

後でさらに詳細に記載するように、マイクロインストラ
クシヨンは１６ビツトのマイクロプログラム・アドレス
ＭＰＡによりアドレスされる。このアドレスは０から６
４Ｋ−１までの範囲の中の値を取り得る（ここで１Ｋ＝
１０２４）。主マイクロプログラム記憶ユニツト１０は
０から１６Ｋ−１までの範囲のアドレスを持つマイクロ
インストラクシヨンを記憶する。該別のマイクロプログ
ラム記憶ユニツトはアドレス範囲１６Ｋから３２Ｋ−１
までのマイクロインストラクシヨンを記憶する。アドレ
ス範囲の残りの部分はこの特定実施例においては使用さ
れないが、本発明の他の実施例においてはさらにマイク
ロプログラム記憶部をアドレスするために使用すること
ができる。アドレスの上位の２ビツトはどのユニツトが
アクセスされるべきかを示すということが分かる。即ち
００は主マイクロ記憶ユニツトを示す０１は別のマイク
ロプログラム記憶ユニツトを示し１０と１１は使用され
ない。

マイクロプログラム記憶ユニツトは処理回路１２の動作
を制御するためにこの処理回路１２に対しマイクロイン
ストラクシヨンをおくる。この装置はまた両方のマイク
ロプログラム記憶ユニツトおよび処理回路１２に対しア
クセスする診断処理回路１３を有している。処理回路１
２と診断処理回路１３は従来のものであつてもよく、本
発明の一部も構成しないのでこれ以上それらは記載され
ない。

主マイクロプログラム記憶ユニツト第２図を見ると、主マイクロプログラム記憶ユニツト１
０は１６Ｋ個の場所を持つマイクロプログラム記憶部
（ＭＰＳ）２０を有しており、その場所の各々は４０ビ
ツトのマイクロインストラクシヨンを、記憶部２０の中
の誤りを検出し訂正するためのパリテイ・ビツトおよび
反転ビツトと共に記憶する。

主マイクロプログラム記憶ユニツト１０はまたアドレス
発生回路を有しており、このアドレス発生回路はマイク
ロプログラム・アドレス・レジスタ２１、８：１マルチ
プレクサ２２、およびインクリメンタ回路２３を有して
いる。マイクロプログラム・アドレス・レジスタ２１は
現在のマイクロプログラム・アドレスＭＰＡを記憶し、
そしてＨＯＬＤ信号が存在しない場合にクロツク信号Ｃ
ＬＫの各ビートでクロツクされる。かくしてマイクロプ
ログラム・アドレス・レジスタ２１は通常各クロツクビ
ートで新しいマイクロプログラム・アドレスを格納され
る。この新しいアドレスは８個のソースのうちの１つを
選択するマルチプレクサ２２からくる。通常、その選択
されるソースはＭＰＡの現在の値に１を加算するインク
リメンタ２３である。他のソースはジヤンプ・アドレス
を提供し、そしてジヤンプ・マイクロインストラクシヨ
ンが守られるとき又は新しいマイクロインストラクシヨ
ンのシーケンスが開始されるときに選択される。

上述のように、マイクロプログラム・アドレスＭＰＡの
上位２ビツトは要求されたマイクロインストラクシヨン
がどのユニツトに記憶されるかを指定し、そして１４個
の下位ビツトは指定されたユニツト内におけるそのマイ
クロインストラクシヨンの場所を示す。

ＭＰＡのこの１４個の下位ビツトはＭＰＳ２０のアドレ
ス入力端子に直接送られて対応するマイクロインストラ
クシヨンを読み出すようにする。

上位の２ビツトは２：１のマルチプレクサ２５のための
制御信号を発生するためにデコーダ回路２４によりデコ
ードされる。該上位の２ビツトが００の時、マルチプレ
クサ２５はＭＰＳ２０の出力を選択し、そして、これら
のビツトが０１のとき、それは別のマイクロプログラム
記憶ユニツト１１から出力ＡＭＰＤを選択する。

マルチプレクサ２５出力は、ＨＯＬＤ信号が存在しない
場合に、クロツク信号ＣＬＫの各ビートでマイクロイン
ストラクシヨン・レジスタ２６へゲートされる。このレ
ジスタ２６の内容は現在のマイクロインストラクシヨン
を表わし、そして処理回路１２に必要な制御信号を発生
するために従来の方法でレコードされる。マイクロイン
ストラクシヨン・レジスタ２６の内容はまたパリテイ・
チエツク回路２７によりチエツクされる。このパリテイ
・チエツク回路２７はパリテイの誤りを検出した場合に
診断処理回路１３にＥＲＲＯＲ信号を送る。

別のマイクロプログラム記憶ユニツト第３図を見ると、別のマイクロプログラム記憶ユニツト
１１はＭＰＳ２０に似た別のマイクロプログラム記憶部
ＡＭＰＳ（３０）を有している。このＡＭＰＳはレジス
タ３１から１４ビツトのアドレスＡＭＰＡによりアドレ
スされる。

レジスタ３１はクロツクＣＬＫの各ビートごとに新しい
アドレスを格納される。この新しいアドレスは２：１の
マルチプレクサ３２により選択されるが、通常ＡＭＰＡ
の現在の値に１を加えるインクリメンタ３３からくる。
かくして、レジスタ３１およびインクリメンタ３３はア
ドレス予報回路を構成する。このアドレス予報回路は、
マイクロインストラクシヨンが通常連続的にアドレスさ
れるということを前提にした場合ＡＭＰＳから要求され
る次のマイクロインストラクシヨンのアドレスを予報し
ようとするものである。しかしながら、制御信号ＪＭＰ
が存在するときには、マルチプレクサ３２はその他方の
入力を選択する。この他方の入力は主マイクロプログラ
ム記憶ユニツトのレジスタ２１からＭＰＡの現在の値を
受信するものである。

ＡＭＰＳからの出力は、ＪＭＰ信号が存在しない場合に
クロツクＣＬＫの各ビートでレジスタ３４へゲートされ
る。このレジスタの内容はＡＭＰＳからあらかじめ取り
出された予報マイクロインストラクシヨンを表わすが、
この内容は、上述のように主マイクロプログラム記憶ユ
ニツトのマルチプレクサ２５に供給される出力ＡＭＰＤ
を与える。レジスタ３４の内容はまたパリテイ・チエツ
ク回路３５によりチエツクされる。

予報マイクロインストラクシヨンがレジスタ３４へ格納
されるときはいつも、そのマイクロインストラクシヨン
にアクセスするために使用されたアドレスはレジスタ３
１からレジスタ３６へゲートされる。レジスタ３６の内
容は連続的に、比較器３７により、主マイクロプログラ
ム記憶ユニツトからの実際のマイクロプログラム・アド
レスＭＰＡの１４個の下位ビツトと比較されて、もしも
それらが等しくない場合には信号ＮＥＱを発生する。

ＭＰＡの上位２ビツトはデコーダ３８でデコードされ
て、これらの上位２ビツトが値０１を有する場合には眞
となる信号ＡＶを発生する。この信号ＡＶは要求された
マイクロインストラクシヨンがＡＭＰＳにあるというこ
とを示す。信号ＮＥＱ及びＡＶはＡＮＤゲート３９で組
合わされて制御信号ＨＯＬＤを発生する。かくして要求
されたマイクロインストラクシヨンがＡＭＰＳにある
が、レジスタ３４の中へまさに取り出された予報マイク
ロインストラクシヨンではない場合にＨＯＬＤが眞とな
るということが分かる。

上述のように、ＨＯＬＤ信号はレジスタ２１及び２６が
格納されるのを防止する。前のマイクロインストラクシ
ヨンが再び実行されるのを防止するために、ＨＯＬＤ信
号はまた処理回路１２に供給されてその動作を停止させ
る。ＨＯＬＤ信号はまたＡＮＤゲート４０をエネイブル
し、これに上述の制御信号ＪＭＰを発生させる。ＨＯＬ
Ｄ信号に続く最初のクロツク・ビートで、双安定回路４
１はセツトされ、そしてこれによりＡＮＤゲート４０は
デイスエイブルされ、ＪＭＰ信号を取り除く。かくし
て、ＪＭＰ信号はＨＯＬＤ信号の最初のクロツク・ビー
トの間だけ存続する。次のクロツク・ビートで、双安定
回路４１の出力は他の双安定回路４２をセツトする。こ
れら２つの双安定回路４１，４２の出力はＡＮＤゲート
４３でＨＯＬＤ信号と組み合わされてＨＯＬＤ信号が２
クロツク・ビート以上の間存続する場合に信号ＦＡＩＬ
を発生する。

動作動作において、アドレスＭＰＡが０〜１６Ｋ−１の範囲
にある間に、マルチプレクサ２５はＭＰＳ２０の出力を
選択する。このために、一つのマイクロインストラクシ
ヨンは各クロツク・ビートでＭＰＳ２０から読み取ら
れ、そしてＡＭＰＳ３０の出力は無視される。また、信
号ＡＶが偽であるのでＡＮＤゲート３９はデイスエイブ
ルされ、ＨＯＬＤ信号が発生されるのを防止する。

今ジヤンプが起りそしてアドレスＭＰＡがＡＭＰＳ（即
ち１６Ｋ〜３２Ｋ−１）の範囲内に取込まれると仮定す
る。これによりＡＶが眞となる。同時に、レジスタ３６
の内容が偶然そのジヤンプ・アドレスに等しくなけれ
ば、ＮＥＱは眞となる。かくして、ＡＮＤゲート３９は
エネイブルされ、ＨＯＬＤ信号を発生する。これにより
主マイクロプログラム記憶ユニツト１０と処理回路１２
の動作は凍結され、そしてＪＭＰ信号が発生される。こ
のＪＭＰ信号はジヤンプ・アドレス（ＭＰＡ）を選択す
るようにマルチプレクサ３２を切換る。

ＨＯＬＤ信号の後の最初のクロツク・ビートでジヤンプ
・アドレス（ＭＰＡ）がレジスタ３１へ格納される。こ
のレジスタは、次に、要求されたマイクロインストラク
シヨンを読み出すようにＡＭＰＳ３０にアドレスする。
このクロツク・ビートでまた、ＪＭＰ信号はとりのぞか
れ、マルチプレクサ３２を元へ切換えてインクリメンタ
３３の出力を選択するようにする。

次のクロツク・ビートで、マイクロインストラクシヨン
はレジスタ３４へゲートされ、そしてレジスタ３１内の
ジヤンプ・アドレスはレジスタ３６へゲートされる。同
時に、ジヤンプ・アドレス＋１が、予報した次のアドレ
スを提供するために、インクリメンタ回路３３からレジ
スタ３１へゲートされる。次にレジスタ３６はジヤンプ
・アドレスを記憶しているので、比較器３７は両者が等
しいということを検出しＮＥＱは偽となる。これにより
ＡＮＤゲート３９はデイスエイブルされてＨＯＬＤ信号
が取り除かれる。

次のクロツク・ビートで、レジスタ３４の中のマイクロ
インストラクシヨンはマルチプレクサ２５によつてレジ
スタ２６へゲートされ、そして有効なマイクロインスト
ラクシヨンとなる。同時に、予報された次のマイクロイ
ンストラクシヨンはＡＭＰＳからレジスタ３４へゲート
され、そしてさらに次のマイクロインストラクシヨンの
予報アドレスはアドレス予報回路（３１，３２，３３）
により形成される。

かくして、ＡＭＰＳへのジヤンプによりマイクロインス
トラクシヨンの流れが２ビートの間停止されるというこ
とが分かる。（この停止が２ビート以上の間続く場合に
は、これは故障の印であるに違いなく、上述のようにＡ
ＮＤゲート４３により検出される）。引き続く動作の
間、マイクロプログラムのアドレス・シーケンスにジヤ
ンプがない限り、レジスタ３１は次のマイクロプログラ
ムのアドレスを正しく予報し、次のマイクロインストラ
クシヨンがＡＭＰＳからあらかじめ取り出されることが
できるようにする。このあらかじめ取り出されるマイク
ロインストラクシヨンは、レジスタ２１の中にそのアド
レスが現われたのちの最初のクロツク・ビートでレジス
タ２６へゲートされるように十分早くＡＭＰＳから利用
できる。したがつて、マイクロインストラクシヨンをＭ
ＰＳから取り出す場合に比較してこのマイクロインスト
ラクシヨンをＡＭＰＳから取り出す場合には遅れはな
い。

ＡＭＰＳ内でジヤンプが発生すると、このジヤンプはＡ
ＭＰＳ内へのジヤンプと同じ方法で検出され、そしてま
た、正しいマイクロインストラクシヨンがレジスタ２６
へ格納されている間ＡＭＰＳ内のジヤンプにより２ビー
ド間の停止が起される。

ＡＭＰＳ内へのジヤンプの戻りが起るとマルチプレクサ
２５は直ちに元へ切換えられてＭＰＳの出力を選択し、
したがつて動作は何ら停止なく続けることができる。

パリテイの誤りパリテイの誤りがパリテイ・チエツク回路２７により検
出されたとき、誤りのマイクロインストラクシヨンはす
でにレジスタ２６内にある。したがつて、この誤りのマ
イクロインストラクシヨンはすでにデコードされていて
何らかの望ましくない動作を生じさせているかもしれな
い。マイクロインストラクシヨンのシーケンスは、それ
ゆえ、何らかの前に保持された状態（例えば、高レベル
のインストラクシヨンの開始）に戻さなければならず、
そして誤りの訂正後に再び開始されなければならない。
このことはよく知られた方法であるのでここでは記載す
る必要はない。

しかしながらＡＭＰＳからのマイクロインストラクシヨ
ンはレジスタ２６へ格納されるまえにレジスタ３４の中
にあらかじめ取り込まれる。したがつて、パリテイ・チ
エツク回路３５はこれらのマイクロインストラクシヨン
が望ましくない効果を発揮する前にその誤りを検出す
る。かくして、パリテイの誤りがパリテイ・チエツク回
路３５により検出される場合には、診断処理回路１３
は、その誤りを（例えば、ＡＭＰＳの現在アドレスした
場所の内容を再び書込むことによつて）訂正している間
装置の動作をまつたく凍結することができ、そして装置
が停止された点から動作を再び始めることができる。換
言すれば、ＡＭＰＳの誤りはマイクロプログラムのシー
ケンスを逆戻りさせる必要なしにこのシーケンス内で訂
正できる。

好ましくは、ＡＭＰＳは２つの動作モードを、即ち診断
処理回路１３により選択可能な、通常モード及び自己試
験モードを有する。この通常モードでは、ＡＶが眞でな
い時はいつも（即ち、ＡＭＰＳが使用されていないと
き）、レジスタ３１，３４，３６の内容を凍結するよう
にこれらのレジスタ３１，３４，３６に信号ＡＶが送ら
れる。自己試験モードでは、これらのレジスタはＡＶに
より凍結されないので、ＡＭＰＳのアドレス発生回路
は、ＡＭＰＳが選択されないときに６４Ｋ個の可能なア
ドレス全部を順次巡回し続ける。これによりＡＭＰＳの
内容は、ＡＭＰＳが使用されないときでも連続的にパリ
テイチエツクを受けることができる。

また、ＭＰＳおよびＡＭＰＳは０〜３２Ｋ−１までの単
一の連続アドレス空間を形成し、処理回路１２はレジス
タ２６内に現れる任意の与えられたマイクロインストラ
クシヨンのソースには気づかないということを特に注意
したい。かくしてマイクロプログラムのシーケンスは都
合に応じてこのアドレス空間内のどこにも保持すること
ができる。

しかしながら上述のように、ジヤンプがＡＭＰＳの中へ
またはその中でなされるときはいつも２ビート間の停止
が存在する。したがつてＡＭＰＳは、好ましくは、あま
りしばしば使用されないようなマイクロプログラムのシ
ーケンスまたはジヤンプのない長いシーケンスを保持す
るために使用される。またシーケンス内での誤りの訂正
ができるために、ＡＭＰＤはあと戻りが望ましくないま
たはできないようなシーケンスを保持するために使用す
ることができる。

【図面の簡単な説明】

第１図は本発明によるマイクロプログラム記憶部を含む
データ処理装置のブロツク線図である。第２図は主マイクロプログラム記憶ユニツトを詳細に示
す。第３図は別のマイクロプログラム記憶ユニツトを詳細に
示す。〔主要部分の符号説明〕２０……マイクロプログラム記憶部、２１……マイクロプログラム・アドレス・レジスタ、２２……８：１マルチプレクサ、２３……インクリメンタ回路、２４……デコーダ回路、２５……２：１マルチプレクサ、３０……別のマイクロプログラム記憶部、３１……レジスタ３２……２：１マルチプレクサ、３３……インクリメンタ、３６……レジスタ、３７……比較器、３８……デコーダ、３９……ＡＮＤゲート、４１，４２……双安定回路、４３……ＡＮＤゲート。

Claims

【特許請求の範囲】

【請求項１】(a)主記憶部（２０）と、 (b)前記主記憶部から離れた別の記憶部（３０）と、 (c)第１の一連のアドレス（ＭＰＡ）を発生するため前
記主記憶部の近くに設けた回路であって、該アドレスの
各々が、要求されたデータ・アイテムが前記主記憶部と
前記別の記憶部とのどちらに在るかを示し、またその記
憶部内のそのデータ・アイテムの場所を示し、かつ該ア
ドレスが主記憶部のアドレス入力に直接供給されてい
る、第１のアドレス発生回路（２１、２２、２３）と、 (d)前記別の記憶部のアドレス入力に供給される第２の
一連のアドレス（ＡＭＰＡ）を発生するため前記別の記
憶部の近くに設けた第２のアドレス発生回路（３１、３
２、３３）と、 (e)前記アドレス（ＭＰＡ）の値に応じて、前記主記憶
部から読出されるデータ・アイテムと前記別の記憶部と
から読出されるデータ・アイテムとの間を選択するため
のマルチプレクサ回路（２５）と、 (f)前記別の記憶部から読出された直近のデータ・アイ
テムのアドレス（ＡＭＰＡ）を格納するためのレジスタ
（３６）と、 (g)前記第１の一連のアドレス（ＭＰＡ）の各々のアド
レスを前記レジスタ（３６）に格納されたアドレス（Ａ
ＭＰＡ）と比較し、これらのアドレスが等しくなく、か
つ前記アドレス（ＭＰＡ）が、要求されたデータ・アイ
テムが前記別の記憶部に存在することを示す場合に、前
記第１のアドレス発生回路の動作を一時的に停止して、
該第１のアドレス発生回路から発生されたアドレスを前
記第２のアドレス発生回路に供給する制御回路（３７、
３８、３９）とから成るデータ記憶装置。
【請求項２】特許請求の範囲第１項に記載のデータ記憶
装置において、該記憶装置は第１と第２のプリント回路
板を有し、前記主記憶部と、第１のアドレス発生回路
と、マルチプレクサ回路とが該第１のプリント回路板上
に構成され、前記別の記憶部と、第２のアドレス発生回
路と、制御回路とが第２のプリント回路板上に構成され
ることを特徴とするデータ記憶装置。
【請求項３】特許請求の範囲第１項又は第２項に記載の
データ記憶装置において、前記主記憶部と別の記憶部と
にあるデータ・アイテムはマイクロプログラム命令であ
ることを特徴とするデータ記憶装置。