JPH063878B2 - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
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- JPH063878B2 JPH063878B2 JP56160506A JP16050681A JPH063878B2 JP H063878 B2 JPH063878 B2 JP H063878B2 JP 56160506 A JP56160506 A JP 56160506A JP 16050681 A JP16050681 A JP 16050681A JP H063878 B2 JPH063878 B2 JP H063878B2
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- Japan
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- word
- integrator
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
- H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 本発明は、ＰＣＭオーディオ・ディスク・システムなど
のＰＣＭオーディオ・システムやＰＣＭオーディオ・ア
ダプタに用いるデジタル・アナログ変換装置に関する。
のＰＣＭオーディオ・システムやＰＣＭオーディオ・ア
ダプタに用いるデジタル・アナログ変換装置に関する。
この種のデジタル・アナログ変換装置としては、高性能
の特性が得られるカウンタ式のものが用いられることが
多い。この場合、従来は、左右２チャンネルの変換のた
めに同一の構成の変換部を２個設け、変換時間を長くと
り、マスタークロックの周波数を比較的低くするように
している。
の特性が得られるカウンタ式のものが用いられることが
多い。この場合、従来は、左右２チャンネルの変換のた
めに同一の構成の変換部を２個設け、変換時間を長くと
り、マスタークロックの周波数を比較的低くするように
している。
第１図は、この従来のカウンタ式デジタル・アナログ変
換装置の左チャンネルの変換部の構成である。テープを
用いるフォーマットによるＰＣＭオーディオ・アダプタ
の場合、再生系のデコーダから、第２図に示すように、
１ワードが１６ビットのシリアルデータ、1.4098MHzの
ビットクロックＢＣ、88.112kHzのクロックＷＣＷ及び4
4.056kHzのワードクロックＷＣが出力される。データは
左チャンネルのそれと右チャンネルのそれが１ワードず
つ交互に続くもので、このデータがデジタル・アナログ
変換装置の第１図の左チャンネルの変換部のカウンタ式
電流出力回路10Ｌに入力される。
換装置の左チャンネルの変換部の構成である。テープを
用いるフォーマットによるＰＣＭオーディオ・アダプタ
の場合、再生系のデコーダから、第２図に示すように、
１ワードが１６ビットのシリアルデータ、1.4098MHzの
ビットクロックＢＣ、88.112kHzのクロックＷＣＷ及び4
4.056kHzのワードクロックＷＣが出力される。データは
左チャンネルのそれと右チャンネルのそれが１ワードず
つ交互に続くもので、このデータがデジタル・アナログ
変換装置の第１図の左チャンネルの変換部のカウンタ式
電流出力回路10Ｌに入力される。
電流出力回路10Ｌに入力されたデータはビットクロック
ＢＣの立ち下がりで１６ビットのシフトレジスタ１１に
取り込まれ、そのうちの左チャンネルのデータがワード
クロックＷＣの立ち下がりで１ワードずつ１６ビットの
ラッチ回路１２にラッチされる。
ＢＣの立ち下がりで１６ビットのシフトレジスタ１１に
取り込まれ、そのうちの左チャンネルのデータがワード
クロックＷＣの立ち下がりで１ワードずつ１６ビットの
ラッチ回路１２にラッチされる。
一方、ワードクロックＷＣとその２倍の周波数のクロッ
クＷＣＷがアンドゲート２１に与えられて、第２図に示
すように、ワードクロックＷＣの立ち下がりから立ち下
がりまでの１周期Tsの前寄りの3/4の期間でローレベル
になるコンバートコマンドＣＤが得られる。そして、こ
のコンバートコマンドＣＤが電流出力回路10Ｌのタイミ
ングコントロール回路１７に与えられ、またビットクロ
ックＢＣよりも充分高い周波数のマスタークロックＭＣ
がタイミングコントロール回路１７に与えられて、タイ
ミングコントロール回路１７より、第２図に示すカウン
タセット信号ＣＳなどのタイミング信号が得られるとと
もに、コンバートコマンドＣＤのローレベルの期間にお
いてマスタークロックＭＣが取り出される。さらに、タ
イミングコントロール回路１７よりのカウンタセット信
号ＣＳと同期したタイミングコントロール信号がディス
チャージクロック発生回路１８に与えられて、これより
第２図に示すカウンタセット信号ＣＳと同期したディス
チャージクロックＤＣが得られる。
クＷＣＷがアンドゲート２１に与えられて、第２図に示
すように、ワードクロックＷＣの立ち下がりから立ち下
がりまでの１周期Tsの前寄りの3/4の期間でローレベル
になるコンバートコマンドＣＤが得られる。そして、こ
のコンバートコマンドＣＤが電流出力回路10Ｌのタイミ
ングコントロール回路１７に与えられ、またビットクロ
ックＢＣよりも充分高い周波数のマスタークロックＭＣ
がタイミングコントロール回路１７に与えられて、タイ
ミングコントロール回路１７より、第２図に示すカウン
タセット信号ＣＳなどのタイミング信号が得られるとと
もに、コンバートコマンドＣＤのローレベルの期間にお
いてマスタークロックＭＣが取り出される。さらに、タ
イミングコントロール回路１７よりのカウンタセット信
号ＣＳと同期したタイミングコントロール信号がディス
チャージクロック発生回路１８に与えられて、これより
第２図に示すカウンタセット信号ＣＳと同期したディス
チャージクロックＤＣが得られる。
そして、コンバートコマンドＣＤの立ち下がりの直後に
おいて、まず、ディスチャージクロックＤＣによって電
流出力回路10Ｌの出力電流を積分する積分器1Lに設けら
れた電界効果トランジスタよりなるスイッチ2Lがオンに
されて、積分器1Lの出力電圧ＶＬが零にリセットされ
る。出力電圧ＶＬが零にリセットされると、カウンタセ
ット信号ＣＳの立ち下がりによって上述のラッチ回路１
２にラッチされた左チャンネルの１ワード分のデータの
うちの下位８ビットが８ビットの高速カウンタ１３に、
上位８ビットが８ビットの高速カウンタ１４に、夫々セ
ットされ、カウンタ１３及び１４の出力によって電流ス
イッチ１５及び１６が夫々オンにされて、電流出力回路
10Ｌの出力に電流Ｉ１及びＩ２が夫々流れ始める。電流
Ｉ１及びＩ２の関係は、Ｉ２＝２８Ｉ１＝256Ｉ１にさ
れている。
おいて、まず、ディスチャージクロックＤＣによって電
流出力回路10Ｌの出力電流を積分する積分器1Lに設けら
れた電界効果トランジスタよりなるスイッチ2Lがオンに
されて、積分器1Lの出力電圧ＶＬが零にリセットされ
る。出力電圧ＶＬが零にリセットされると、カウンタセ
ット信号ＣＳの立ち下がりによって上述のラッチ回路１
２にラッチされた左チャンネルの１ワード分のデータの
うちの下位８ビットが８ビットの高速カウンタ１３に、
上位８ビットが８ビットの高速カウンタ１４に、夫々セ
ットされ、カウンタ１３及び１４の出力によって電流ス
イッチ１５及び１６が夫々オンにされて、電流出力回路
10Ｌの出力に電流Ｉ１及びＩ２が夫々流れ始める。電流
Ｉ１及びＩ２の関係は、Ｉ２＝２８Ｉ１＝256Ｉ１にさ
れている。
カウンタ１３及び１４では上述のタイミングコントロー
ル回路１７から取り出されたマスタークロックＭＣが夫
々カウントされ、カウンタ１３及び１４が夫々左チャン
ネルの１ワード分のデータの下位８ビット及び上位８ビ
ットの内容に応じた数だけマスタークロックＭＣをカウ
ントした後、電流スイッチ１５及び１６が夫々オフにさ
れて、電流出力回路10Ｌの出力に電流Ｉ１及びＩ２が夫
々流れなくなる。この状態は第３図に示す通りで、即
ち、電流出力回路10Ｌの出力には、タイミングコントロ
ール回路１７からカウンタ１３及び１４にマスタークロ
ックＭＣが与えられる上述のコンバートコマンドＣＤが
ローレベルになる期間内において、夫々データの下位８
ビット及び上位８ビットの内容に応じたＴ１及びＴ２の
時間だけ電流Ｉ１及びＩ２が流れる。
ル回路１７から取り出されたマスタークロックＭＣが夫
々カウントされ、カウンタ１３及び１４が夫々左チャン
ネルの１ワード分のデータの下位８ビット及び上位８ビ
ットの内容に応じた数だけマスタークロックＭＣをカウ
ントした後、電流スイッチ１５及び１６が夫々オフにさ
れて、電流出力回路10Ｌの出力に電流Ｉ１及びＩ２が夫
々流れなくなる。この状態は第３図に示す通りで、即
ち、電流出力回路10Ｌの出力には、タイミングコントロ
ール回路１７からカウンタ１３及び１４にマスタークロ
ックＭＣが与えられる上述のコンバートコマンドＣＤが
ローレベルになる期間内において、夫々データの下位８
ビット及び上位８ビットの内容に応じたＴ１及びＴ２の
時間だけ電流Ｉ１及びＩ２が流れる。
ここで、マスタークロックＭＣの１周期をｔとすれば、
Ｔ１＝nt、Ｔ２＝mtで表わされる。ただし、ｎ及びｍは
夫々データの下位８ビット及び上位８ビットの内容で決
まる０から２８−１までの数である。
Ｔ１＝nt、Ｔ２＝mtで表わされる。ただし、ｎ及びｍは
夫々データの下位８ビット及び上位８ビットの内容で決
まる０から２８−１までの数である。
この電流出力回路10Ｌの出力電流が積分器1Lで積分され
る。従って、コンバートコマンドＣＤがローレベルから
ハイレベルに立ち上がる時点における積分器１Ｌの出力
電圧ＶＬＳは、積分器1Lの積分容量をＣとすると、 で表わされ、ｎとｍが共に０の最小値０から、ｎとｍが
共に２８−１の最大値｛２８−１＋２８（２８−１）｝
ＶＯ＝（２１６−１）ＶＯまで、１ワード１６ビットの
データの内容に応じてＶＯずつ２１６通りに変わりう
る。この電圧ＶＬＳは、ワードクロックＷＣの次の立ち
下がりの直後においてディスチャージクロックＤＣによ
り再びスイッチ2Lがオンにされるまでの間、一定に保た
れる。そして、コンバートコマンドＣＤが抜き取りクロ
ックＡＤとしてアナログスイッチ3Lに与えられて、これ
より、積分器1Lの出力電圧ＶＬのうちの、抜き取りクロ
ックＡＤがハイレベルになる、ワードクロックＷＣの立
ち下がりから立ち下がりまでの１周期ＴＳの後寄りの1/
4の期間での、この期間では一定に保持される電圧Ｖ
ＬＳが抜き取られる。
る。従って、コンバートコマンドＣＤがローレベルから
ハイレベルに立ち上がる時点における積分器１Ｌの出力
電圧ＶＬＳは、積分器1Lの積分容量をＣとすると、 で表わされ、ｎとｍが共に０の最小値０から、ｎとｍが
共に２８−１の最大値｛２８−１＋２８（２８−１）｝
ＶＯ＝（２１６−１）ＶＯまで、１ワード１６ビットの
データの内容に応じてＶＯずつ２１６通りに変わりう
る。この電圧ＶＬＳは、ワードクロックＷＣの次の立ち
下がりの直後においてディスチャージクロックＤＣによ
り再びスイッチ2Lがオンにされるまでの間、一定に保た
れる。そして、コンバートコマンドＣＤが抜き取りクロ
ックＡＤとしてアナログスイッチ3Lに与えられて、これ
より、積分器1Lの出力電圧ＶＬのうちの、抜き取りクロ
ックＡＤがハイレベルになる、ワードクロックＷＣの立
ち下がりから立ち下がりまでの１周期ＴＳの後寄りの1/
4の期間での、この期間では一定に保持される電圧Ｖ
ＬＳが抜き取られる。
このように、左チャンネルのデータと右チャンネルのデ
ータが１ワードずつ交互に続く入力データにおける左チ
ャンネルのあるワードのデータが、その直後のワードク
ロックＷＣの１周期ＴＳの、前寄りの3/4の期間におい
て、積分値がそのデータの内容に応じた電流出力に変換
され、後寄りの1/4の期間においてその積分値たる電圧
ＶＬＳが取り出される。そして、このアナログスイッチ
3Lから得られるパルス振幅変調された電圧ＶＳＬがバッ
ファ4Lを通じてローパスフィルタ5Lに供給されてアナロ
グ波形の電圧が復調され、その電圧がラインアンプ6Lを
通じて左チャンネルのアナログ出力として取り出され
る。
ータが１ワードずつ交互に続く入力データにおける左チ
ャンネルのあるワードのデータが、その直後のワードク
ロックＷＣの１周期ＴＳの、前寄りの3/4の期間におい
て、積分値がそのデータの内容に応じた電流出力に変換
され、後寄りの1/4の期間においてその積分値たる電圧
ＶＬＳが取り出される。そして、このアナログスイッチ
3Lから得られるパルス振幅変調された電圧ＶＳＬがバッ
ファ4Lを通じてローパスフィルタ5Lに供給されてアナロ
グ波形の電圧が復調され、その電圧がラインアンプ6Lを
通じて左チャンネルのアナログ出力として取り出され
る。
以上は左チャンネルの変換部での左チャンネルのデジタ
ル・アナログ変換であるが、右チャンネルの変換部での
右チャンネルのデジタル・アナログ変換も同様で、た
だ、ワードクロックが図の左チャンネル用のそれと逆極
性のものとされ、コンバートコマンドないし抜き取りク
ロックやディスチャージクロックなどが図の左チャンネ
ル用のそれと１ワード期間ずれたものとされ、カウンタ
式電流出力回路での電流出力への変換及び積分器の出力
電圧の抜き取りが左チャンネルの場合と１ワード期間ず
れてなされるだけである。
ル・アナログ変換であるが、右チャンネルの変換部での
右チャンネルのデジタル・アナログ変換も同様で、た
だ、ワードクロックが図の左チャンネル用のそれと逆極
性のものとされ、コンバートコマンドないし抜き取りク
ロックやディスチャージクロックなどが図の左チャンネ
ル用のそれと１ワード期間ずれたものとされ、カウンタ
式電流出力回路での電流出力への変換及び積分器の出力
電圧の抜き取りが左チャンネルの場合と１ワード期間ず
れてなされるだけである。
ところで、この従来のデジタル・アナログ変換装置は、
各々がカウンタ式電流出力回路を有する同一の構成の変
換部を２個設けるものであるから、回路が複雑化し、コ
ストが高くなる欠点がある。しかも、電流出力への変換
の時間を1.5ワード期間と長くとり、逆に積分器の出力
電圧の抜き取り時間を0.5ワード期間と短くするので、
アナログ出力のレベルが低下してしまい、特に第１０図
の破線のように高域が相対的に落ちてしまう不都合があ
り、これを同図の実線のようなフラットな特性にするた
めに、第１図に示すようにラインアンプ6Lにピーキング
回路7Lを設ける必要がある。
各々がカウンタ式電流出力回路を有する同一の構成の変
換部を２個設けるものであるから、回路が複雑化し、コ
ストが高くなる欠点がある。しかも、電流出力への変換
の時間を1.5ワード期間と長くとり、逆に積分器の出力
電圧の抜き取り時間を0.5ワード期間と短くするので、
アナログ出力のレベルが低下してしまい、特に第１０図
の破線のように高域が相対的に落ちてしまう不都合があ
り、これを同図の実線のようなフラットな特性にするた
めに、第１図に示すようにラインアンプ6Lにピーキング
回路7Lを設ける必要がある。
本発明は、これらの欠点を一掃した、新規なデジタル・
アナログ変換装置を提供するものである。
アナログ変換装置を提供するものである。
本発明では、カウンタ式電流出力回路を左右のチャンネ
ルで共通にして、各々のチャンネルの１ワード分のデー
タの電流出力への変換をチャンネルに応じて１ワードの
期間ずれた夫々１ワードの期間内で行ない、この電流出
力を各々のチャンネルの系の積分器の対応する方に１ワ
ードの期間ごとに交互に振り分けて供給し、かつ、各々
のチャンネルの系において夫々その系の積分器に電流出
力が供給されるワード期間の直後の１ワードの期間内に
おいてその系の積分器の出力電圧を抜き取るようにす
る。
ルで共通にして、各々のチャンネルの１ワード分のデー
タの電流出力への変換をチャンネルに応じて１ワードの
期間ずれた夫々１ワードの期間内で行ない、この電流出
力を各々のチャンネルの系の積分器の対応する方に１ワ
ードの期間ごとに交互に振り分けて供給し、かつ、各々
のチャンネルの系において夫々その系の積分器に電流出
力が供給されるワード期間の直後の１ワードの期間内に
おいてその系の積分器の出力電圧を抜き取るようにす
る。
第４図は本発明のデジタル・アナログ変換装置の一例
で、テープを用いるフォーマットによるＰＣＭオーディ
オ・アダプタの場合である。本発明の装置は、上述のよ
うに左右のチャンネルに共通のカウンタ式電流出力回路
１０に対して、夫々、積分器1L，1R、積分器1L，1Rの出
力電圧ＶＬ，ＶＲをリセットする電界効果トランジスタ
からなるスイッチ2L，2R、積分器1L，1Rの出力電圧
ＶＬ，ＶＲを抜き取るアナログスイッチ3L，3R、バッフ
ア４Ｌ，４Ｒ、ローパスフィルタ５Ｌ，５Ｒ及びライン
アンプ6L，6Rで構成される左右のチャンネルの系が設け
られる。さらに、共通の電流出力回路１０の電流出力を
積分器1L及び1Rに振り分けて供給するアナログスイッチ
４１と、電流出力回路１０のディスチャージクロック発
生回路１８から得られるディスチャージクロックＤＣを
左右のチャンネル用のディスチャージクロックDCL及びD
CRに振り分けてスイッチ2L及び2Rに与えるアナログスイ
ッチ４２が設けられる。
で、テープを用いるフォーマットによるＰＣＭオーディ
オ・アダプタの場合である。本発明の装置は、上述のよ
うに左右のチャンネルに共通のカウンタ式電流出力回路
１０に対して、夫々、積分器1L，1R、積分器1L，1Rの出
力電圧ＶＬ，ＶＲをリセットする電界効果トランジスタ
からなるスイッチ2L，2R、積分器1L，1Rの出力電圧
ＶＬ，ＶＲを抜き取るアナログスイッチ3L，3R、バッフ
ア４Ｌ，４Ｒ、ローパスフィルタ５Ｌ，５Ｒ及びライン
アンプ6L，6Rで構成される左右のチャンネルの系が設け
られる。さらに、共通の電流出力回路１０の電流出力を
積分器1L及び1Rに振り分けて供給するアナログスイッチ
４１と、電流出力回路１０のディスチャージクロック発
生回路１８から得られるディスチャージクロックＤＣを
左右のチャンネル用のディスチャージクロックDCL及びD
CRに振り分けてスイッチ2L及び2Rに与えるアナログスイ
ッチ４２が設けられる。
電流出力回路１０に入力されたデータはビットクロック
ＢＣの立ち上がりでシフトレジスタ１１に取り込まれ、
第５図に示すように、左右のチャンネルのデータがワー
ドクロックＷＣではなくその２倍の周波数のクロックＷ
ＣＷの立ち下がりで１ワードずつラッチ回路１２にラッ
チされる。
ＢＣの立ち上がりでシフトレジスタ１１に取り込まれ、
第５図に示すように、左右のチャンネルのデータがワー
ドクロックＷＣではなくその２倍の周波数のクロックＷ
ＣＷの立ち下がりで１ワードずつラッチ回路１２にラッ
チされる。
一方、電流出力回路１０のタイミングコントロール回路
１７に与えられるマスタークロックＭＣは、本発明では
１ワード分のデータの電流出力への変換を従来の2/3の
１ワードの期間内で行なうので、その周波数が従来の1.
5倍にされる。また、タイミングコントロール回路１７
に与えられるコンバートクロックＣＣは、ワードクロッ
クＷＣの２倍の周波数のものにされる。さらに、抜き取
りクロックＡＣは、コンバートクロックＣＣとは別で、
アナログスイッチ４１及び４２の切換えクロックを兼
ね、ワードクロックＷＣと同じに１ワード期間ごとに反
転するものにされる。
１７に与えられるマスタークロックＭＣは、本発明では
１ワード分のデータの電流出力への変換を従来の2/3の
１ワードの期間内で行なうので、その周波数が従来の1.
5倍にされる。また、タイミングコントロール回路１７
に与えられるコンバートクロックＣＣは、ワードクロッ
クＷＣの２倍の周波数のものにされる。さらに、抜き取
りクロックＡＣは、コンバートクロックＣＣとは別で、
アナログスイッチ４１及び４２の切換えクロックを兼
ね、ワードクロックＷＣと同じに１ワード期間ごとに反
転するものにされる。
従って、上述のクロックＷＣＷをそのままコンバートク
ロックＣＣとし、ワードクロックＷＣをそのまま抜き取
りクロックＡＣとすることもできるが、これら再生系の
デコーダから出力されるワードクロックＷＣ及びその２
倍の周波数のクロックＷＣＷはジッターを有しているの
で、クロックＷＣＷをそのままコンバートクロックＣＣ
とし、ワードクロックＷＣをそのまま抜き取りクロック
ＡＣとするときは、アナログスイッチ3L及び3Rから得ら
れるパスル振幅変調された電圧VSL及びVSRが時間軸上に
正しく並ばないでパルス幅変調効果を生じ、変換精度が
劣化してしまう。そこで、このジッターを補正するため
に、コンバートクロックＣＣ及び抜き取りクロックＡＣ
として夫々ビットクロックＢＣの立ち上がりに同期した
ものを用いる。
ロックＣＣとし、ワードクロックＷＣをそのまま抜き取
りクロックＡＣとすることもできるが、これら再生系の
デコーダから出力されるワードクロックＷＣ及びその２
倍の周波数のクロックＷＣＷはジッターを有しているの
で、クロックＷＣＷをそのままコンバートクロックＣＣ
とし、ワードクロックＷＣをそのまま抜き取りクロック
ＡＣとするときは、アナログスイッチ3L及び3Rから得ら
れるパスル振幅変調された電圧VSL及びVSRが時間軸上に
正しく並ばないでパルス幅変調効果を生じ、変換精度が
劣化してしまう。そこで、このジッターを補正するため
に、コンバートクロックＣＣ及び抜き取りクロックＡＣ
として夫々ビットクロックＢＣの立ち上がりに同期した
ものを用いる。
即ち、クロックＷＣＷがＤ−フリップフロップ３１のＤ
入力に与えられ、ビットクロックＢＣがそのクロック入
力に与えられることによって、Ｄ−フリップフロップ３
１のＱ出力として、クロックＷＣＷの立ち下がりの直後
のビットクロックＢＣの立ち上がりで立ち下がり、クロ
ックＷＣＷの立ち上がりの直後のビットクロックＢＣの
立ち上がりで立ち上がるクロックが得られ、これがコン
バートクロックＣＣとされる。同様に、ワードクロック
ＷＣがＤ−フリップフロップ３２のＤ入力に与えられ、
ビットクロックＢＣがそのクロック入力に与えられるこ
とによって、Ｄ−フリップフロップ３２のＱ出力とし
て、ワードクロックＷＣの立ち下がりの直後のビットク
ロックＢＣの立ち上がりで立ち下がり、ワードクロック
ＷＣの立ち上がりの直後のビットクロックＢＣの立ち上
がりで立ち上がるクロックが得られ、これが抜き取りク
ロックＡＣとされる。
入力に与えられ、ビットクロックＢＣがそのクロック入
力に与えられることによって、Ｄ−フリップフロップ３
１のＱ出力として、クロックＷＣＷの立ち下がりの直後
のビットクロックＢＣの立ち上がりで立ち下がり、クロ
ックＷＣＷの立ち上がりの直後のビットクロックＢＣの
立ち上がりで立ち上がるクロックが得られ、これがコン
バートクロックＣＣとされる。同様に、ワードクロック
ＷＣがＤ−フリップフロップ３２のＤ入力に与えられ、
ビットクロックＢＣがそのクロック入力に与えられるこ
とによって、Ｄ−フリップフロップ３２のＱ出力とし
て、ワードクロックＷＣの立ち下がりの直後のビットク
ロックＢＣの立ち上がりで立ち下がり、ワードクロック
ＷＣの立ち上がりの直後のビットクロックＢＣの立ち上
がりで立ち上がるクロックが得られ、これが抜き取りク
ロックＡＣとされる。
タイミングコントロール回路１７から得られるカウンタ
セット信号などのタイミング信号は周期が１ワード期間
のものにされ、またタイミングコントロール回路１７か
らカウンタ１３及び１４には常時マスタークロックＭＣ
が与えられる。さらに、ディスチャージクロック発生回
路１８から得られるディスチャージクロックＤＣも周期
が１ワード期間のものにされる。
セット信号などのタイミング信号は周期が１ワード期間
のものにされ、またタイミングコントロール回路１７か
らカウンタ１３及び１４には常時マスタークロックＭＣ
が与えられる。さらに、ディスチャージクロック発生回
路１８から得られるディスチャージクロックＤＣも周期
が１ワード期間のものにされる。
そして、左チャンネルの変換についてみれば、抜き取り
クロックＡＣの立ち下がりの直後において、まず、ディ
スチャージクロックDCLによってスイッチ2Lがオンにさ
れて、積分器1Lの出力電圧ＶＬが零にリセットされる。
出力電圧ＶＬが零にリセットされると、上述のラッチ回
路１２にラッチされた左チャンネルの１ワード分のデー
タが下位８ビットと上位８ビットに分かれてカウンタ１
３及び１４にセットされ、電流出力回路１０の出力に電
流Ｉ１及びＩ２が流れ始める。そして、抜き取りクロッ
クＡＣがローレベルになる１ワードの期間内において、
夫々データの下位８ビット及び上位８ビットの内容に応
じた時間だけ電流Ｉ１及びＩ２が流れる。この抜き取り
クロックＡＣがローレベルになる１ワード期間での電流
出力は積分器1Lに供給されて、積分される。そして、ア
ナログスイッチ3Lより、抜き取りクロックＡＣがハイレ
ベルになる次の１ワードの期間で、積分器1Lの出力電圧
ＶＬのこの期間では一定に保持される電圧ＶＬＳが抜き
取られる。
クロックＡＣの立ち下がりの直後において、まず、ディ
スチャージクロックDCLによってスイッチ2Lがオンにさ
れて、積分器1Lの出力電圧ＶＬが零にリセットされる。
出力電圧ＶＬが零にリセットされると、上述のラッチ回
路１２にラッチされた左チャンネルの１ワード分のデー
タが下位８ビットと上位８ビットに分かれてカウンタ１
３及び１４にセットされ、電流出力回路１０の出力に電
流Ｉ１及びＩ２が流れ始める。そして、抜き取りクロッ
クＡＣがローレベルになる１ワードの期間内において、
夫々データの下位８ビット及び上位８ビットの内容に応
じた時間だけ電流Ｉ１及びＩ２が流れる。この抜き取り
クロックＡＣがローレベルになる１ワード期間での電流
出力は積分器1Lに供給されて、積分される。そして、ア
ナログスイッチ3Lより、抜き取りクロックＡＣがハイレ
ベルになる次の１ワードの期間で、積分器1Lの出力電圧
ＶＬのこの期間では一定に保持される電圧ＶＬＳが抜き
取られる。
右チャンネルの変換についても同様で、ただ、カウンタ
式電流出力回路１０での電流出力への変換とその電流出
力の積分器1Rへの供給及び積分器1Rの出力電圧ＶＲの抜
き取りが左チャンネルの場合と１ワード期間ずれてなさ
れるだけである。
式電流出力回路１０での電流出力への変換とその電流出
力の積分器1Rへの供給及び積分器1Rの出力電圧ＶＲの抜
き取りが左チャンネルの場合と１ワード期間ずれてなさ
れるだけである。
第６図は本発明のデジタル・アナログ変換装置の他の例
で、コンパクトタイプのＰＣＭオーディオ・ディスク・
システムの場合である。この場合には8.6436MHZのシス
テムクロックによりシステム全体の系が動いているが、
この例は、カウンタ式デジタル・アナログ変換装置を動
作させるマスタークロックをこのシステムクロックの整
数倍の周波数に選ぶことにより、システムとデジタル・
アナログ変換装置の完全な同期化をはかったものであ
る。
で、コンパクトタイプのＰＣＭオーディオ・ディスク・
システムの場合である。この場合には8.6436MHZのシス
テムクロックによりシステム全体の系が動いているが、
この例は、カウンタ式デジタル・アナログ変換装置を動
作させるマスタークロックをこのシステムクロックの整
数倍の周波数に選ぶことにより、システムとデジタル・
アナログ変換装置の完全な同期化をはかったものであ
る。
即ち、マスタークロック発振器５０から得られるマスタ
ークロックＭＣがカウンタ式電流出力回路１０に与えら
れるとともに、1/Nカウンタ６１に与えられて、1/Nカウ
ンタ６１から8.6436MHZのシステムクロックＳＣが得ら
れ、このシステムクロックＳＣがジッターの補正のため
のＤ−フリップフロップ３１及び３２に夫々クロック入
力として与えられるとともに、バッフア７１を通じてシ
ステムに送られる。第７図はこの部分の具体的な回路例
で、発振器５０はトランジスタ５１のエミッタホロア回
路で発振させるようにされ、発振用トランス５２の１次
側に得られるマスタークロックＭＣが1/Nカウンタ６１
に与えられ、２次側にフローティングで得られるマスタ
ークロックＭＣがデジタル・アナログ変換装置に与えら
れる。
ークロックＭＣがカウンタ式電流出力回路１０に与えら
れるとともに、1/Nカウンタ６１に与えられて、1/Nカウ
ンタ６１から8.6436MHZのシステムクロックＳＣが得ら
れ、このシステムクロックＳＣがジッターの補正のため
のＤ−フリップフロップ３１及び３２に夫々クロック入
力として与えられるとともに、バッフア７１を通じてシ
ステムに送られる。第７図はこの部分の具体的な回路例
で、発振器５０はトランジスタ５１のエミッタホロア回
路で発振させるようにされ、発振用トランス５２の１次
側に得られるマスタークロックＭＣが1/Nカウンタ６１
に与えられ、２次側にフローティングで得られるマスタ
ークロックＭＣがデジタル・アナログ変換装置に与えら
れる。
ところで、カウンタ式デジタル・アナログ変換装置は、
ある電位を基準にしてプラス側あるいはマイナス側のい
ずれか一方にのみ出力を変換するので、復調されたアナ
ログ出力の直流電位の調整が必要であり、また温度変化
によるそのドリフトの問題がある。しかし、一方で、オ
ーディオ用のデジタル・アナログ変換装置では、直流伝
送は必要がない。
ある電位を基準にしてプラス側あるいはマイナス側のい
ずれか一方にのみ出力を変換するので、復調されたアナ
ログ出力の直流電位の調整が必要であり、また温度変化
によるそのドリフトの問題がある。しかし、一方で、オ
ーディオ用のデジタル・アナログ変換装置では、直流伝
送は必要がない。
そこで、第８図はオフセット直流電位の無調整化をはか
ったもので、ラインアンプ6L，6Rから得られるアナログ
出力をローパスフィルタ8L，8Rに供給してその直流出力
を取り出し、これを積分器9L，9Rを通じて抜き取り用の
アナログスイッチ3L，3Rの入力側に帰還させる。これに
よれば、第９図に示すように、R1C1の時定数とR2C2の時
定数を等しく選ぶことにより、入出力特性が90°の位相
ずれで一定になって安定な直流帰還がなされ、オフセッ
ト直流電位の調整の必要がなくなる。
ったもので、ラインアンプ6L，6Rから得られるアナログ
出力をローパスフィルタ8L，8Rに供給してその直流出力
を取り出し、これを積分器9L，9Rを通じて抜き取り用の
アナログスイッチ3L，3Rの入力側に帰還させる。これに
よれば、第９図に示すように、R1C1の時定数とR2C2の時
定数を等しく選ぶことにより、入出力特性が90°の位相
ずれで一定になって安定な直流帰還がなされ、オフセッ
ト直流電位の調整の必要がなくなる。
本発明のデジタル・アナログ変換装置によれば、カウン
タ式電流出力回路をオーディオ・システムにおける左右
チャンネルの如くの第１及び第２のチャンネルで共通に
して、電流出力への変換を時分割で行なうものであるか
ら、従来のように各々がカウンタ式電流出力回路を有す
る同一の構成の変換部を２個設ける場合に比べて、回路
が簡単になり、コストが安くなる。しかも、積分器の出
力電圧の抜き取り時間を従来の倍の１ワード期間にする
ので、アナログ出力のレベルが従来に比較して6dB上昇
し、特に、従来のようにラインアンプにピーキング回路
を設けなくても第１０図の実線のようなフラットな周波
数特性を得ることができる。
タ式電流出力回路をオーディオ・システムにおける左右
チャンネルの如くの第１及び第２のチャンネルで共通に
して、電流出力への変換を時分割で行なうものであるか
ら、従来のように各々がカウンタ式電流出力回路を有す
る同一の構成の変換部を２個設ける場合に比べて、回路
が簡単になり、コストが安くなる。しかも、積分器の出
力電圧の抜き取り時間を従来の倍の１ワード期間にする
ので、アナログ出力のレベルが従来に比較して6dB上昇
し、特に、従来のようにラインアンプにピーキング回路
を設けなくても第１０図の実線のようなフラットな周波
数特性を得ることができる。
さらに、本発明のデジタル・アナログ変換装置において
は、第４図及び第６図の例のように、再生系のデコーダ
から出力されるワードクロックＷＣ及びその２倍の周波
数のクロックＷＣＷをビットクロックＢＣまたはシステ
ムクロックＳＣで夫々ラッチし直したものを抜き取りク
ロックＡＣ及びコンバートクロックＣＣとすることによ
り、ジッターによるパルス振幅変調された電圧VSL及びV
SRのパルス幅変調効果をなくし、変換精度を高めること
ができる。出力の高調波歪及び残留ノイズレベルも、ワ
ードクロックＷＣ及びクロックＷＣＷをそのまま抜き取
りクロックＡＣ及びコンバートクロックＣＣとした場合
には第１１図及び第１２図の破線のようになるのに対
し、ラッチし直した場合には実線のように軽減する。
は、第４図及び第６図の例のように、再生系のデコーダ
から出力されるワードクロックＷＣ及びその２倍の周波
数のクロックＷＣＷをビットクロックＢＣまたはシステ
ムクロックＳＣで夫々ラッチし直したものを抜き取りク
ロックＡＣ及びコンバートクロックＣＣとすることによ
り、ジッターによるパルス振幅変調された電圧VSL及びV
SRのパルス幅変調効果をなくし、変換精度を高めること
ができる。出力の高調波歪及び残留ノイズレベルも、ワ
ードクロックＷＣ及びクロックＷＣＷをそのまま抜き取
りクロックＡＣ及びコンバートクロックＣＣとした場合
には第１１図及び第１２図の破線のようになるのに対
し、ラッチし直した場合には実線のように軽減する。
第１図は従来の装置の左チャンネルの変換部の構成を示
す接続図、第２図及び第３図はその動作の説明のための
図、第４図は本発明の装置の一例の構成を示す接続図、
第５図はその動作の説明のための図、第６図は本発明の
装置の他の例の一部の構成を示す接続図、第７図はその
マスタークロック発振器の部分の具体例を示す接続図、
第８図はオフセット直流電位の無調整化をはかった回路
の接続図、第９図はその特性を示す図、第１０図〜第１
２図は夫々本発明の説明のための特性を示す図である。 図中、１０はカウンタ式電流出力回路、１１はそのシフ
トレジスタ、１２はそのラッチ回路、１３及び１４はそ
のカウンタ、1L及び1Rは積分器、5L及び5Rはローパスフ
ィルタである。
す接続図、第２図及び第３図はその動作の説明のための
図、第４図は本発明の装置の一例の構成を示す接続図、
第５図はその動作の説明のための図、第６図は本発明の
装置の他の例の一部の構成を示す接続図、第７図はその
マスタークロック発振器の部分の具体例を示す接続図、
第８図はオフセット直流電位の無調整化をはかった回路
の接続図、第９図はその特性を示す図、第１０図〜第１
２図は夫々本発明の説明のための特性を示す図である。 図中、１０はカウンタ式電流出力回路、１１はそのシフ
トレジスタ、１２はそのラッチ回路、１３及び１４はそ
のカウンタ、1L及び1Rは積分器、5L及び5Rはローパスフ
ィルタである。
Claims (1)
- 【請求項１】第１のチャンネルのデータ及び第２のチャ
ンネルのデータが１ワードずつ交互に連なるデジタルデ
ータを１ワード周期の第１のクロックで１ワードずつラ
ッチし、上記第１のクロックより高い周波数を有する第
２のクロックで上記第１のクロックをラッチして得られ
る第３のクロックによりセットされるカウンタにより計
数することによって電流供給部を制御して、各ワード期
間内においてラッチされた１ワードのデータの内容に応
じた電流を送出する、第１及び第２のチャンネルのデー
タの夫々に共通なカウンタ式電流出力回路と、 各々が、積分器，該積分器の出力電圧をリセットする第
１のスイッチ，上記積分器の出力電圧を取り出す第２の
スイッチ、及び、該第２のスイッチにより取り出された
電圧が供給されるローパスフィルタを含んで形成される
第１及び第２の回路系と、 上記カウンタ式電流出力回路からの出力電流を、上記第
１の回路系における積分器及び上記第２の回路系におけ
る積分器のうちの対応する方に１ワード期間ごとに交互
に振り分けて供給する第３のスイッチとを備え、 上記第１及び第２の回路系の夫々において、上記積分器
に上記カウンタ式電流出力回路からの出力電流が供給さ
れるワード期間の始端において上記第１のスイッチによ
り上記積分器の出力電圧がリセットされるとともに、上
記第２及び第３のスイッチの夫々を、上記第１のクロッ
クの周期の２倍に相当する周期を有した第４のクロック
を上記第２のクロックでラッチして得られる第５のクロ
ックで動作させることによって、上記積分器に上記カウ
ンタ式電流出力回路からの出力電流が供給されるワード
期間の直後におけるワード期間内において、上記積分器
の出力電圧が取り出され、上記ローパスフィルタから第
１もしくは第２のチャンネルのアナログ出力が得られる
ことを特徴とするデジタル・アナログ変換装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160506A JPH063878B2 (ja) | 1981-10-08 | 1981-10-08 | デジタル・アナログ変換装置 |
| US06/432,845 US4573039A (en) | 1981-10-08 | 1982-10-05 | Digital to analog converter |
| CA000412990A CA1200013A (en) | 1981-10-08 | 1982-10-06 | Digital to analog converter |
| AU89195/82A AU557035B2 (en) | 1981-10-08 | 1982-10-07 | D/a converter |
| KR8204512A KR900007376B1 (ko) | 1981-10-08 | 1982-10-07 | 디지탈 대 아나로그 변환장치 |
| FR828216930A FR2514587B1 (fr) | 1981-10-08 | 1982-10-08 | Convertisseur numerique/analogique |
| DE19823237386 DE3237386A1 (de) | 1981-10-08 | 1982-10-08 | Digital-analog-wandler |
| GB08228875A GB2110023B (en) | 1981-10-08 | 1982-10-08 | Digital to analogue converters |
| NLAANVRAGE8203916,A NL190303C (nl) | 1981-10-08 | 1982-10-08 | Digitaal/analoogomzetter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160506A JPH063878B2 (ja) | 1981-10-08 | 1981-10-08 | デジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860823A JPS5860823A (ja) | 1983-04-11 |
| JPH063878B2 true JPH063878B2 (ja) | 1994-01-12 |
Family
ID=15716413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56160506A Expired - Lifetime JPH063878B2 (ja) | 1981-10-08 | 1981-10-08 | デジタル・アナログ変換装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4573039A (ja) |
| JP (1) | JPH063878B2 (ja) |
| KR (1) | KR900007376B1 (ja) |
| AU (1) | AU557035B2 (ja) |
| CA (1) | CA1200013A (ja) |
| DE (1) | DE3237386A1 (ja) |
| FR (1) | FR2514587B1 (ja) |
| GB (1) | GB2110023B (ja) |
| NL (1) | NL190303C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910670A (en) * | 1984-01-20 | 1990-03-20 | Apple Computer, Inc. | Sound generation and disk speed control apparatus for use with computer systems |
| JPS60226069A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | デイジタルオ−デイオ再生装置 |
| JPS61197733U (ja) * | 1985-05-30 | 1986-12-10 | ||
| JPS6271335A (ja) * | 1985-09-24 | 1987-04-02 | Sony Corp | Ａ／ｄ又はｄ／ａ変換器 |
| US4800365A (en) * | 1987-06-15 | 1989-01-24 | Burr-Brown Corporation | CMOS digital-to-analog converter circuitry |
| KR930008423B1 (ko) * | 1991-01-17 | 1993-08-31 | 삼성전자 주식회사 | 펄스폭 변조신호의 복조회로 |
| DE19828399C1 (de) * | 1998-06-25 | 1999-11-11 | Siemens Ag | Einrichtung zur schnellen D/A-Wandlung von PWM-Signalen |
| US6181264B1 (en) * | 1999-05-18 | 2001-01-30 | Agilent Technologies | Precision bipolar digital-to-analog converter for an instrument probe interface |
| US7855669B2 (en) | 2008-09-26 | 2010-12-21 | Silicon Laboratories, Inc. | Circuit device to generate a high precision control signal |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3469253A (en) * | 1964-05-25 | 1969-09-23 | Singer General Precision | Data conversion system |
| US3588880A (en) * | 1968-10-24 | 1971-06-28 | Singer General Precision | Multiplexed digital to ac analog converter |
| US3576575A (en) * | 1968-11-21 | 1971-04-27 | Ibm | Binary coded digital to analog converter |
| US3646545A (en) * | 1970-06-04 | 1972-02-29 | Singer Co | Ladderless digital-to-analog converter |
| DE2319986C3 (de) * | 1973-04-19 | 1979-06-13 | Texas Instruments Deutschland Gmbh, 8050 Freising | Digital-Analog-Umsetzer |
| US3877028A (en) * | 1974-02-22 | 1975-04-08 | Gte Automatic Electric Lab Inc | Pcm encoder-decoder apparatus |
| US3984827A (en) * | 1974-09-19 | 1976-10-05 | General Electric Company | Beam repositioning circuitry for a cathode ray tube calligraphic display system |
| JPS5227302A (en) * | 1975-08-27 | 1977-03-01 | Sony Corp | Station selecting device |
| GB1531832A (en) * | 1976-02-05 | 1978-11-08 | Hughes Microelectronics Ltd | Digital to analogue converters |
| JPS5295155A (en) * | 1976-02-06 | 1977-08-10 | Matsushita Electric Ind Co Ltd | Da converter |
| JPS52102014A (en) * | 1976-02-24 | 1977-08-26 | Sony Corp | Signal processing apparatus |
| JPS5936038Y2 (ja) * | 1979-02-28 | 1984-10-04 | 横河電機株式会社 | アナログ出力マルチプレクサ |
| JPS5799821A (en) * | 1980-12-15 | 1982-06-21 | Sony Corp | Digital-to-analogue converter |
-
1981
- 1981-10-08 JP JP56160506A patent/JPH063878B2/ja not_active Expired - Lifetime
-
1982
- 1982-10-05 US US06/432,845 patent/US4573039A/en not_active Expired - Lifetime
- 1982-10-06 CA CA000412990A patent/CA1200013A/en not_active Expired
- 1982-10-07 AU AU89195/82A patent/AU557035B2/en not_active Expired
- 1982-10-07 KR KR8204512A patent/KR900007376B1/ko not_active Expired
- 1982-10-08 GB GB08228875A patent/GB2110023B/en not_active Expired
- 1982-10-08 NL NLAANVRAGE8203916,A patent/NL190303C/xx not_active IP Right Cessation
- 1982-10-08 FR FR828216930A patent/FR2514587B1/fr not_active Expired
- 1982-10-08 DE DE19823237386 patent/DE3237386A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| KR840002172A (ko) | 1984-06-11 |
| NL8203916A (nl) | 1983-05-02 |
| CA1200013A (en) | 1986-01-28 |
| DE3237386A1 (de) | 1983-05-05 |
| DE3237386C2 (ja) | 1992-06-04 |
| NL190303B (nl) | 1993-08-02 |
| JPS5860823A (ja) | 1983-04-11 |
| GB2110023B (en) | 1985-04-17 |
| KR900007376B1 (ko) | 1990-10-08 |
| US4573039A (en) | 1986-02-25 |
| AU557035B2 (en) | 1986-12-04 |
| FR2514587A1 (fr) | 1983-04-15 |
| NL190303C (nl) | 1994-01-03 |
| FR2514587B1 (fr) | 1989-02-03 |
| GB2110023A (en) | 1983-06-08 |
| AU8919582A (en) | 1983-04-14 |
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