JPH06311197A - 直並列変換伝送方式及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 直並列変換伝送装置において超高速で動作す
る回路を必要最低限に抑え、安定度、コスト、消費電力
の問題を解決し、かつ、伝送した各チャネルの信号が所
定の出力から確実に得られる直並列変換伝送装置を提供
する。 【構成】 送信側でｎチャネルの信号各々に各チャネル
共通の同期ワ−ドと各チャネル毎に異なるＩＤコ−ドを
付加したうえ、ｎチャネルのディジタル信号をシリアル
信号に変換し、受信側に伝送する。受信側では一つのシ
リアル信号をパラレル信号に変換し、元のｎチャネルの
信号を復元する。このとき、ｎチャネルのパラレル信号
に付加されているＩＤコ−ドを判別し、所定のチャネル
の信号が、所定の出力端子から出力される様に出力の入
替えを行なう。上記ＩＤ判別では、同じＩＤコ−ドが連
続して何回か来たときのみ、ＩＤコ−ドを有効と判定す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多チャネルのディジタ
ル信号を伝送する直並列変換伝送装置に関するものであ
る。

【０００２】

【従来の技術】近年光ファイバ−ケ−ブルの実用化等に
伴い、多チャネルディジタル信号伝達が可能となってい
る。この際、同期がとれる信号に関しては、一本のシリ
アル信号に変換して伝送することが増えている。特開平
４−５１７９２で述べられているものを初めとする従来
技術の例として、ｎチャネル信号伝送装置の送信部と受
信部のブロック図を図３に示し、以下この動作を簡単に
説明する。多チャネル信号Ａ１、〜、Ａｎがパラレルに
入力し、同期付加回路２４でそれぞれ図４（ａ）に示す
ように各信号のデ−タの先頭に同期コ−ドを付加する。
これらはパラレル−シリアル変換回路２５でパラレル−
シリアル変換されて、図４（ｂ）に示すように一本のシ
リアル信号２６になる。デ−タの先頭に付加された同期
コ−ドは、シリアル化された信号のチャネルを知る目印
となる。

【０００３】パラレル−シリアル変換回路２５から出力
されたシリアル信号２６は、伝送線を経てシリアル−パ
ラレル変換回路２８でシリアル−パラレル変換されてｎ
本のパラレル信号Ｃ1〜Ｃnが出力される。このとき、シ
リアル−パラレル変換回路２８が、シリアル信号２６の
各ワ−ドを、単純に多重化されたチャネル数に順次分配
すると、ｎ本のパラレル信号Ｃ1〜Ｃnが信号Ａ1〜Ａnと
どのように対応するかは、伝送路による時間遅延等の影
響で確定しないことがある。

【０００４】このため、従来の技術では、上記シリアル
信号２６から分配されたパラレル信号のチャネルを確定
するために、シリアル信号２６の状態で同期コ−ドを検
出する同期検出回路２７を設け、この結果に基づいてシ
リアル−パラレル変換回路２８を制御する方法がとられ
ていた。ところが、シリアル信号は、通常非常にビット
レ−トの高い信号となっているので、この信号から同期
コ−ドを検出する回路は、超高速で動作する素子で構成
する必要がある。このため、回路の安定度、コスト、消
費電力の面で問題があった。

【０００５】

【発明が解決しようとする課題】従来の技術の直並列変
換伝送装置では、送信側から受信側に伝送されたシリア
ル信号は、ビットレ−トの高い信号となっているので、
このシリアル信号からシリアル−パラレル変換後のチャ
ネル確定に用いる同期コ−ドを検出する回路は、超高速
で動作する素子で構成する必要がある。このため回路の
安定度、コスト、消費電力の面で問題点があった。本発
明の目的は直並列変換伝送装置において超高速で動作す
る回路を必要最低限に抑え、安定度、コスト、消費電力
の問題を解決し、かつ、伝送した各チャネルの信号が所
定の出力から確実に得られる直並列変換伝送装置を提供
することにある。

【０００６】

【課題を解決するための手段】本発明では、上記の目的
を達成するため、送信側でｎチャネルの信号各々に各チ
ャネル共通の同期ワ−ドと各チャネル毎に異なるＩＤコ
−ドを付加したうえ、ｎ本のディジタル信号をパラレル
−シリアル変換し、一つになったシリアル信号を受信側
に伝送する手段と、受信側で一つのシリアル信号をシリ
アル−パラレル変換し、元のｎチャネルの信号を復元
し、このとき、ｎチャネルのパラレル信号に付加されて
いるＩＤコ−ドを判別し、所定のチャネルの信号が、所
定の出力端子から出力される様に出力の入替えを行なう
手段と、上記ＩＤ判別手段として、同じＩＤコ−ドが連
続して何回か来たときのみ、ＩＤコ−ドを有効と判定す
る手段を用いる。

【０００７】

【作用】本発明は、送信側で同期コ−ドとＩＤコ−ドを
付加しておき、受信側でＩＤコ−ドの判別を行ない、各
チャネル信号を所定のチャネルに出力するよう動作する
ことで、各チャネルのパラレル信号の出力場所が安定す
る。さらに、同じＩＤコ−ドが連続して何回か来たとき
にＩＤコ−ドを有効と判定することで、ＩＤコ−ドの誤
検出が無くなる。

【０００８】

【実施例】図１に本発明の実施例を示し、以下本発明の
動作を詳しく説明する。尚、以下の説明では入力信号は
Ｄ１、Ｄ２の２チャネルであるケ−スを例にとる。２チ
ャネルのデ−タＤ１、Ｄ２は入力端子１、２から入力さ
れ、同期コ−ド付加回路３、４で各チャネル共通の同期
コ−ドを付加され、更にチャネルＩＤ付加回路５、６で
チャネル毎に異なるＩＤコ−ドを付加される。この同期
コ−ド及びチャネルＩＤコ−ドを付加された２本のデ−
タ７、８は、パラレル−シリアル変換回路９で２チャネ
ル多重されたビットレ−トの高い１本のシリアルデ−タ
１０に変換され、伝送インタフェ−ス１１から出力され
る。尚、パラレルデ−タ７、８の一例を図５（ａ）に、
パラレル−シリアル変換後のシリアルデ−タ１０を図５
（ｂ）に示す。

【０００９】以上が送信部の動作であるが、次に受信部
の動作を説明する。受信インタフェ−ス回路１３は、伝
送路を介して伝送されてきたデ−タ１２を受信し、送信
側のシリアルデ−タ１０に対応したシリアルデ−タ１４
を再生する。この一本のシリアルデ−タは、シリアル−
パラレル変換回路１５で、ビットレ−トの低い２チャネ
ルの信号１６、１７に変換されるが、この時各々の信号
１６、１７が送信側の信号７、８のいずれに対応するか
は、伝送路１２による時間遅延等の影響によって確定し
ていない。

【００１０】しかし、送信部で各チャネル共通の同期コ
−ドが付加されているので、どのチャネルのシリアル信
号が入力されても、出力からはＩＤコ−ドの分離が可能
なデ−タが得られる。次に、パラレル化されたビットレ
−トの低い出力のうちシリアル−パラレル変換回路１５
の出力信号１７は、チャネルＩＤ判定回路２１に送ら
れ、送信部で付加されたチャネルＩＤコ−ドを解読さ
れ、この信号が何チャネルの信号であるかを判定され
る。なお、出力信号１７だけがチャネルＩＤ判定回路２
１に送られるのは、２つの内１つのチャネルが判定でき
れば、もう一つは自然と確定するからである。これはデ
−タ数が増えても同様で、１つのチャネルが判定できれ
ば各チャネルの信号が繰り返される順序は、入力側のパ
ラレル−シリアル変換回路９の動作で確定しているの
で、自然と確定する。

【００１１】シリアル−パラレル変換回路１５の出力は
２チャネルのパラレル出力を有するスイッチング回路１
８に送られる。そして、チャネルＩＤ判定回路２１で判
定した信号をもとにスイッチング制御回路２２は、スイ
ッチング回路１８の出力信号１９が入力信号Ｄ１と一致
し、出力信号２０が入力信号Ｄ２と一致するようにスイ
ッチング回路１８を制御する。更に図２に示す他の実施
例のように、チャネルＩＤ有効判定回路２３をチャネル
ＩＤ判定回路２１の後に入れることで、ＩＤコ−ドの誤
検出で各信号が所定の出力から得られなくなる誤動作を
無くすことが出来る。

【００１２】ＩＤ有効判定回路２３の構成の一例を図６
に示し、ｎ回同じデ−タを入力した時に有効とするとき
の動作を例にとって詳しく説明する。ＩＤ判定回路２１
で出力信号１７が１チャネルか２チャネルかを判定し、
例えば１チャネルであれば「１０」、２チャネルであれ
ば「０１」の２ｂｉｔのデ−タを出力する。そして、上
位ｂｉｔのデ−タＥ１を２９に、下位ｂｉｔのデ−タＥ
２を３０に入力する。それぞれのデ−タをＤ−Ｆ・Ｆ回
路３１-1〜３１-n及び３２-1〜３２-nでｎ回シフトし、
ＡＮＤゲ−ト３３、３４で各々の出力で積をとる。そし
て、ＯＲゲ−ト３７で二つのＡＮＤゲ−トの出力デ−タ
３５、３６の和をとり、ｎ回連続して同じデ−タなら
ば、ＯＲゲ−トの出力デ−タ３９は１となりＩＤ有効と
判定する。

【００１３】もし、ｎ回の内に１回でも違うデ−タが入
力すると、ＡＮＤの積は上位、下位ともに０でＯＲゲ−
トの出力は０となりＩＤ無効と判定する。ＩＤ有効なら
ば、デ−タ３５、３６をラッチ回路３８がスル−して４
０、４１に出力する。ＩＤ無効ならば、デ−タをラッチ
回路３８が止め、無効になる前のデ−タを４０、４１に
出力し、そのデ−タをスイッチ制御回路２２に送る。こ
の結果、出力の確定をＩＤコ−ドで行なってもＩＤコ−
ドを誤検出した場合に、直ちに信号が所定の出力から得
られなくなることを防止できる。

【００１４】

【効果】以上のように本発明を用いると最も高速で動作
しなければならない回路は、送信側のパラレル−シリア
ル変換回路及び受信側のシリアル−パラレル変換回路の
みでよくなり、同期検出、チャネル判定、スイッチング
回路等は、全てこの１／２以下のレ−トで動作すればよ
い。このため、従来方式で問題となっていた安定度、コ
スト、電力の問題は大幅に改善される。更に本発明では
伝送エラ−等の発生により、チャネルＩＤコ−ドが間違
って受信されたときも、チャネル判定の間違いによって
チャネル信号が入替り、出力デ−タが大きく乱れること
もない。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】従来の技術における送受信部の構成を示すブロ
ック図である。

【図４】図３の従来の技術におけるデ−タフォ−マット
を説明する図である。

【図５】図１の第１の実施例におけるデ−タフォ−マッ
トを説明する図である。

【図６】図２のチャネルＩＤ有効判定回路の構成を説明
する図である。

【符号の説明】

１、２、２９、３０ 入力端子 ３、４、２４-1〜２４-n 同期コ−ド付加回路 ５、６ チャネルＩＤコ−ド付加回路 ７、８、１６、１７ パラレルデ−タ出力 ９、２５ パラレル−シリアル変換回路 １０、１４、２６ シリアルデ−タ出力 １１ 伝送インタ−フェ−ス回路 １２ 伝送路 １３ 受信インタ−フェ−ス回路 １５、２８ シリアル−パラレル変換回路 １８ スイッチング回路 １９、２０ 出力デ−タ ２１ チャネルＩＤ判定回路 ２２ スイッチング制御回路 ２３ チャネルＩＤ有効判定回路 ２７ 同期検出回路 ３１-1〜３１-n、３２-1〜３２-n Ｄ−Ｆ・Ｆ回路 ３３、３４ ＡＮＤゲ−ト ３５、３６ ＩＤ有効判定出力デ−タ ３７ ＯＲゲ−ト ３８ ラッチ回路 ３９ ラッチ回路切替デ−タ ４０、４１ 出力端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｎ（ｎは複数）チャネルのディジタル信
   号にＩＤコ−ドを付加し、上記ＩＤコ−ドを付加したｎ
   チャネルのディジタル信号を、パラレル−シリアル変換
   して一つのシリアル信号に変換し、受信部で上記一つの
   シリアル信号をシリアル−パラレル変換してｎ本のディ
   ジタル信号に復元し、上記ｎ本のディジタル信号のＩＤ
   コ−ドをそれぞれ判別し、出力チャネルの入替えを行う
   ことを特徴とする直並列変換伝送方式。
2. 【請求項２】 上記ＩＤコ−ドの判別は、判別した上記
   ＩＤコ−ドが有効であることを確認する動作を含むこと
   を特徴とする請求項１に記載の直並列変換伝送方式。
3. 【請求項３】 ｎ（ｎは複数）チャネルのディジタル信
   号にＩＤコ−ドを付加するＩＤ付加手段と、上記ＩＤコ
   −ドを付加したｎチャネルのディジタル信号を、一つの
   シリアル信号に変換するパラレル−シリアル変換手段を
   備えた送信部と、上記一つのシリアル信号をｎ本のディ
   ジタル信号に変換するシリアル−パラレル変換手段と、
   上記ｎ本のディジタル信号のＩＤコ−ドを判別するＩＤ
   コ−ド判別手段と、出力チャネルの入替えを行うスイッ
   チング手段を備えた受信部とから構成することを特徴と
   する直並列変換伝送装置。
4. 【請求項４】 上記ＩＤコ−ド判別手段は、判別した上
   記ＩＤコ−ドが有効かどうかの確認を行なうＩＤコ−ド
   有効判定手段を含むことを特徴とする請求項３に記載の
   直並列変換伝送装置。