JPH0630035B2 - クロック同期型システムにおけるクロック切替え制御方式 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 複数の装置および発振器を有するクロック同期型システ
ムにおけるクロック切替え制御方式に関し， クロックの切替えに当って，基本クロックとその整数倍
の周期を持つクロックとの間の論理的位相関係を保証す
ることを目的とし， 基本クロックと整数倍クロックとの複数の組について，
異常の発生を検出し，正常な基本クロックとこれに対応
する整数倍クロックとの組を選択させる選択指示信号を
発生する手段と，前記選択指示信号に従って，正常な基
本クロックとこれに対応する整数倍クロックとの組を選
択する手段と，前記選択指示信号の変化を前記整数倍ク
ロックの位相に関連して検出する手段と，前記選択され
た基本クロックと整数倍クロックとの組を出力する手段
と，前記選択された基本クロックおよび整数倍クロック
と，前記選択指示信号の変化とに基づいて，前記出力の
タイミングを確定する手段とを備え、使用中の基本クロ
ックまたは整数倍クロックに異常が発生した時に，正常
な基本クロックとこれに対応する整数倍クロックとの組
を論理的位相関係を保ったタイミングで内部クロックと
して出力するように構成する。

〔産業上の利用分野〕

本発明はクロック切替え制御方式に関し，更に詳しく
は，複数の装置および発振器を有するクロック同期型シ
ステムにおけるクロック切替え制御方式に関する。

大型計算機システムやマルチプロセッサシステムは，複
数の装置（例えば半導体装置）によって構成されるのが
一般的である。そして，各装置は，外部の発振機から各
装置に対して共通に供給された基本クロックに同期して
動作させられる。

従って，基本クロックの供給に故障が生じた場合は，論
理回路の誤動作を招き，システムダウンに到る。

〔従来の技術〕

基本クロックの発振器自体または基本クロックを伝達す
るケーブル等のクロック系統の故障によるシステムダウ
ンを防止するために，複数の発振器（およびケーブル）
を備えることが考えられる。

即ち，複数の発振器の発振出力（クロック）を複数の装
置の各々に対して供給するようにする。そして，ある時
点において１つの発振器からのクロックを選択して基本
クロックとして用い，該クロックに異常が生じた場合に
は基本クロックを他の発振器からのクロックに切替える
ようにする。

これによって，１つのクロック系統に故障が生じても，
システムダウンを避け，システムの運転を続行すること
ができる。

〔発明が解決しようとする問題点〕

上述の従来技術によれば，システム内に，周期の異なる
複数のクロックを使用する装置が複数存在する場合，ク
ロックの切替えに当って、論理回路の誤動作を生ずる可
能性がある。

例えば，システムが単一周期のクロックのみを使用する
複数の装置からなる場合，または，システムが１つの装
置からなる場合には，クロックを切替えることによって
大きな問題は生じない。一方，各装置が基本クロックと
その整数倍（２，４，８・・・）の周期を持つクロック
（基本クロックを整数倍に分周して得たクロック）とに
同期して動作している場合，クロックの切替えに当っ
て，基本クロックとその整数倍の周期のクロックとの間
の論理的位相関係を保証する必要がある。

ところが、従来技術によれば，どのタイミングでクロッ
クの切替えが行なわれたかを知ることができないので，
前記論理的位相関係が崩れてしまい，誤動作を招いてし
まうことが生じる。

本発明は，クロックの切替えに当って，基本クロックと
その整数倍の周期を持つクロックとの間の論理的位相関
係を保証することが可能なクロック切替え制御方式を提
供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図であり，本発明によるクロ
ック同期型システムを示している。

第１図において，１はプロセッサのような論理回路を含
む処理装置，１１はクロック選択回路，１２は選択指示
回路，１３はタイミング確定回路，１４は立上り検出回
路，１５はクロック出力回路，２１および２２は発振器
を含むクロック分配元（クロック発生手段）である。

クロック分配元２１および２２は，各々，基本クロック
とこれの整数倍の周期を持つクロック（以下，ｎ倍クロ
ック）とを，処理装置１に供給する。

クロック選択回路１１は，選択指示回路１２からの選択
指示信号に従って，２つの基本クロックおよびｎ倍クロ
ックのうちから，一方のクロック分配元から供給された
一対の基本クロックおよびｎ倍クロックを選択して，送
出する。

選択指示回路１２は，クロック分配元２１および２２か
らの４つのクロックを受けて，これに異常が無いかを監
視する。現在処理装置１が使用している一方のクロック
分配元からのクロックに異常があった場合，選択指示回
路１２は，他方のクロック分配元からのクロックを選択
して使用するように選択指示信号を送出する。

立上り検出回路１４は，選択指示信号の立上り（変化）
を検出する。

タイミング確定回路１３は，クロック選択回路１１にお
いて選択された一対の基本クロックおよびｎ倍クロック
と，立上り検出回路１４の検出出力とを受けて，前記選
択された一対のクロックを送出すべきタイミングを確定
する。

クロック出力回路１５は，タイミング確定回路１３が指
示するタイミングで，選択された一対の基本クロックお
よびｎ倍クロックを，処理装置１の内部へ内部クロック
として出力する。そして，処理装置１内において，基本
クロックおよびｎ倍クロックを用いて，さらに複数のク
ロックが発生され動作クロックとして用いられる。

〔作用〕

複数のクロック分配元からのクロックについてその異常
の有無を選択指示回路１２で検出することにより，異常
のないクロック（即ちクロック分配元）がクロック選択
回路１１において選択される。

また，先に処理装置１が使用していた一対の基本クロッ
クとｎ倍クロックとがどのような論理位相関係にあった
時に選択指示信号が発生されたか（当該クロックが選択
状態から非選択状態とされたか）が，立上り検出回路１
４およびタイミング確定回路１３によって，検出され，
保持される。これに基づいて，新たに選択された一対の
基本クロックとｎ倍クロックとが同一の論理位相関係と
なったタイミングで，クロック出力回路から，新たに選
択された前記一対のクロックが出力される。

従って，クロックの切替えに当って，非選択とされた一
対のクロックと新たに選択された一対のクロックとの間
において，論理的な位相関係の整合が保たれる。

なお，非選択とされた一対のクロックの出力が中止され
てから，新たに選択された一対のクロックの出力が開始
されるまでの間，クロック出力回路１１からのクロック
の出力は中断される。

〔実施例〕

第２図は本発明の一実施例構成図である。

第２図において，１１１および１１２は第１および第２
クロック選択回路でありクロック選択回路１１に対応す
るもの，１２１および１２２は第１および第２選択指示
回路であり選択指示回路１２に対応するもの，１３１お
よび１３２は第１および第２タイミング確定回路であり
タイミング確定回路１３に対応するもの，１４１および
１４２は第１および第２立上り検出回路であり立上り検
出回路１４に対応するもの，３１ないし３３はオア（Ｏ
Ｒ）ゲート回路，２１１は発振器，２１２はｎ倍分周回
路である。

また，第３図ないし第６図は，第２図図示の実施例の主
要な回路ブロックの具体的構成図である。

第３図は，第１および第２クロック選択回路１１１およ
び１１２，第１および第２選択指示回路１２１および１
２２の一部について示している。第３図において，３４
１ないし３５６はＤフリップフロップ回路，３６１ない
し３６６はアンドゲート回路，３７１および３７２はオ
アゲート回路である。

第４図は，主として，第１タイミング確定回路１３１に
ついて示している。第４図において，３８１はＪＫフリ
ップフロップ回路，３８２ないし３８７はＤフリップフ
ロップ回路，４０は排他的論理回路，４１１はアンドゲ
ート回路，３１１および３２１はオアゲート回路であり
各々オアゲート回路３１および３２に対応するもの，で
ある。

第５図は，第１および第２立上り検出回路１４１および
１４２，第２タイミング確定回路１３２について示して
いる。第５図において，３８８ないし３９３はＤフリッ
プフロップ回路，４１２ないし４１４はアンドゲート回
路，４２はインバータ回路，３２２はオアゲート回路で
ありオアゲート回路３２に対応するもの，である。

第６図は，クロック出力回路１５について示している。
第６図において，３９４ないし３９７はＤフリップフロ
ップ回路，４１５ないし４１８はアンドゲート回路，４
３はオアゲート回路，３１２および３２３はオアゲート
回路であり各々オアゲート回路３１および３２に対応す
るもの，である。

以下，適宜，第３図ないし第６図を参照しながら，第２
図図示実施例について説明する。

クロック分配元２１において，発振器２１１は基本クロ
ックである所定周期のクロック(a-clock)を発生し，こ
の基本クロックａ−clockをｎ倍分周回路２１２により
ｎ倍に分周してｎ倍クロック（ａ−clock(n)）が発生さ
れる。クロック分配元２２は，クロック分配元２１と同
一とされ，基本クロックｂ−clockとそのｎ倍クロック
ｂ−clock(n)を発生する。基本クロックａ−clockとｂ
−clock，ｎ倍クロックａ−clockとｂ−clockは，各
々，同一周期とされるが，同期されていないためその位
相は異なっている。これら４つのクロックは，各々のク
ロック分配元によって，複数の処理装置１（第２図には
１つのみを示している）に分配される。

一対のクロックａ−clockおよびａ−clock(n)に対応し
て，第１クロック選択回路１１１，第１選択指示回路１
２１および第１立上り検出回路１４１が設けられる。他
の一対のクロックｂ−clockおよびｂ−clock(n)につい
ても同様である。

第１選択指示回路１２１は、クロックａ−clockおよび
ａ−clock(n)を選択する時，その内部で選択指示信号Se
lect ａをハイレベル（論理１）とし，さらに，第３図
に示すように，これに基づいて選択指示信号Select ａ
−１およびSelect ａ−２をハイレベルとする。一方，
第１選択指示回路１２１は，クロックａ−clockおよび
ａ−clock(n)を選択しない時，選択指示信号Select−
ａ，Select ａ−１およびSelect ａ−２をロウレベル
（論理０）とする。

第１クロック選択回路１１１は，選択指示信号Select
ａ−１がハイレベルの時，第３図から理解されるよう
に，クロックａ−clockおよびａ−clock(n)をクロック
ａ−clock−１およびａ−clock(n)−１として出力す
る。一方，選択指示信号Select ａ−１がロウレベルの
時，クロック選択回路１１１の２つの出力は共にロウレ
ベルとされる（供給が停止される）。

第２選択指示回路１２２および第２クロック選択回路１
１２についても，同様とされる。

なお，第３図において，装置１から他の装置（図示せ
ず）に対して選択指示信号（オアゲート回路３７１およ
び３７２の出力）を供給し，他の装置の同様な選択指示
信号をアンドゲート回路３６１および３６２に受けるよ
うにしている。これにより，全装置において，クロック
ａ−clockまたはｂ−clockの選択（切替え）を同一時刻
に行うことができる。

オアゲート回路３１の出力は，クロックａ−clockの選
択時にはａ−clock(n)−１，クロックｂ−clockの選択
時にはｂ−clock(n)−１，クロックａ−clockおよびｂ
−clockの非選択時にはロウレベルとされる（クロック
の供給が停止される）。

オアゲート回路３２の出力についても，同様である。

第１タイミング確定回路１３１は，使用中のクロックの
供給が停止された時，その停止されたタイミング，具体
的にはｎ倍クロックの周期において何個目の基本クロッ
クが供給された状態であったかを記憶する。

このために，第４図に示すように，ＪＫフリップフロッ
プ回路３８１Ｄフリップフロップ回路３８２および排他
的論理和回路４０によって，使用中のｎ倍クロックの立
上りに同期して，使用中の基本クロックの１周期の間だ
けハイレベルのパルス信号が発生される。このパルス信
号は，使用中の基本クロックに同期して，Ｄフリップフ
ロップ回路３８３ないし３８７に順次転送される。そし
て，使用中の基本クロックの供給停止に従ってロウレベ
ルとされた信号ＯＵＴ ＥＮＡＢＬＥ（後述する）によ
って，パルス信号の転送が中止される。従って，Ｄフリ
ップフロップ回路３８４ないし３８７のいずれにパルス
信号が保持されているかを知ることによって，どのタイ
ミングで基本クロック（およびｎ倍クロック）の供給が
停止されたかを知ることができる。

なお，Ｄフリップフロップ回路３８３ないし３８７の個
数は，ｎ倍クロックの時（ｎ＋１）個とされる。即ち，
図示の例は４倍クロックが供給される場合の例である。
（ｎ＋１）個とすることにより，使用中のクロックの供
給が停止された時のｎ倍クロック（次に選択されるべ
き）の周期の次の（直後の）周期において，新たなクロ
ックのタイミングを規定でき，供給を開始できる。

第１立ち上り検出回路１４１には，第１選択指示回路１
２１から，選択指示信号Select ａ−１およびこれに所
定時間遅れて発生された選択指示信号Select ａ−２が
供給される。第２立上り検出回路１４２についても同様
である。

クロックａ−clockを非選択とし，クロックｂ−clockを
選択する場合，次のようにされる。即ち，選択指示信号
Select ａ−１のロウレベルにより，第１クロック選択
回路１１１の出力がロウレベルとされ，第１立上り検出
回路１４１の出力もロウレベルとされる。一方，選択指
示信号Select ｂ−１のハイレベルにより，第２クロッ
ク選択回路１１２からクロックｂ−clock−１およびｂ
−clock(n)−１が出力される。さらに，選択指示信号Se
lect ｂ−２が，新たに選択されるべきｎ倍クロックｂ
−clock(n)の立上りに同期してハイレベルとされる。従
って，オアゲート回路３３の出力は，ｎ倍クロックｂ−
clock(n)の立上りに同期してロウレベルからハイレベル
とされる。即ち，オアゲート回路３３は，クロックの切
替えの直後のみハイレベルとされるパルス信号を発生す
る。

第２タイミング確定回路１３２は，新たにクロック選択
回路において選択され出力され始めたクロックが，どの
ような時点にあるか，具体的にはｎ倍クロックの周期に
おいて何個目のクロックが供給された状態であるかを示
す。

このために，オアゲート回路３３の出力として得られ
る，ｎ倍クロックに同期したハイレベルのパルス信号が
利用される。第５図に示すように，このパルス信号は，
アンドゲート回路４１４，Ｄフリップフロップ回路３８
８およびインバータ回路４２によって，新たに選択され
たｎ倍クロックの立上りに同期して，新たに選択された
基本クロックの１周期の間だけハイレベルとされるパル
ス信号に変換される。この変換されたパルス信号は，新
たに選択された基本クロックに同期して，Ｄフリップフ
ロップ回路３８９ないし３９３に順次転送される。従っ
て，Ｄフリップフロップ回路３９０ないし３９３のいず
れにパルス信号が保持されているかを知ることによっ
て，新たに選択されたクロックがどの状態（タイミン
グ）にあるかを知ることができる。

なお，Ｄフリップフロップ回路３８９ないし３９３の個
数は，第４図におけるそれと同一とされる。

クロック出力回路１５は，第１および第２タイミング回
路１３１および１３２の出力に基づいて，先に供給を停
止した内部クロックと論理的位相関係が同一の新たな内
部クロックを出力する。

このために，第６図に示すように，第１タイミング確定
回路１３１の出力Ｘ０，Ｘ１，Ｘ２およびＸ３と，第２
タイミング確定回路１３２の出力Ｙ０，Ｙ１，Ｙ２およ
びＹ３とのアンド信号が利用される。Ｄフリップフロッ
プ回路３８４ないし３８７のいずれかに保持されたパル
ス信号と，Ｄフリップフロップ回路３９０ないし３９３
を進行（転送）中のパルス信号とは，いずれも，ｎ倍ク
ロックの立上りに同期し，かつ，基本クロックで順次転
送されるものである。従って，対応する出力が共にハイ
レベルである時，新たなクロックの論理的位相が，供給
停止されたクロックの停止されたタイミングでの論理的
位相に等しくなったことを示す。これにより，信号ＯＵ
Ｔ ＥＮＡＢＬＥがハイレベルとされ，内部クロックが
出力される。

なお，Ｄフリップフロップ回路３９４ないし３９７およ
びアンドゲート回路４１５および４１６は，引続いて信
号ＯＵＴ ＥＮＡＢＬＥをハイレベルに保つためのもの
である。

第７図は動作波形図であり，クロックａ−clockおよび
ａ−clock(n)から，クロックｂ−clockおよびｂ−clock
(n)へ内部クロックを切替える場合を示している。

ｎ倍クロックａ−clock(n)およびｂ−clock(n)（ｎ＝
４）は逆相であるものとする。

ｎ倍クロックａ−clock(n)の立上りに同期して基本クロ
ックａ−clockの１周期の間だけハイレベルとされるパ
ルス信号が，排他的論理和回路４０から出力される。
今，図示のタイミングでクロックａ−clockおよびａ−c
lock(n)の供給が停止されたとする。この時，前記パル
ス信号は，順次転送され，Ｄフリップフロップ回路３８
４に保持されている。即ち，信号Ｘ３がハイレベルであ
り，他の信号Ｘ０，Ｘ１およびＸ２はロウレベルであ
る。

次に選択されるべきクロック系統のｎ倍クロックｂ−cl
ock(n)の最先の立上り（クロックの供給停止後）に同期
して，オアゲート回路３３の出力がハイレベルとなる。

これにより，ｎ倍クロックｂ−clock(n)の立上りに同期
して基本クロックｂ−clockの１周期の間だけハイレベ
ルとされるパルス信号が，アンドゲート回路４１４から
出力される。このパルス信号は，基本クロックｂ−cloc
kに同期して，Ｄフリップフロップ回路３８９から順次
転送される。

このパルス信号がＤフリップフロップ回路３９０に転送
され，出力Ｙ３がハイレベルとなった時，信号ＯＵＴ
ＥＮＡＢＬＥがハイレベルとされ，このタイミングで内
部クロックの出力が再開される。

以上，本発明を実施例により説明したが，本発明はその
趣旨に従い種々の変形が可能である。

例えば，クロック分配元およびこれからのクロックを受
ける装置は，各々，任意の数設置できる。

また，クロック分配元またはクロックを受ける装置内に
おいて，周期の異なる複数のｎ倍クロックが発生され，
または用いられる場合，これらのｎ倍クロックの最大公
約数であるクロック（例えば２，４，８倍クロックがあ
る時は８倍クロック）が，本発明におけるｎ倍クロック
として，クロック分配元から各装置に供給される。

〔発明の効果〕

以上説明したように，本発明によれば，クロック同期型
システムにおけるクロック切替えにおいて，供給が停止
された基本クロックとｎ倍クロックとの間の論理的位相
関係と同一の論理的位相関係で，新たな基本クロックと
ｎ倍クロックを供給できるので，論理回路の誤動作を防
止でき，システムの信頼性を向上できる。

【図面の簡単な説明】

第１図は本発明の原理構成図， 第２図は一実施例構成図， 第３図は具体的構成図， 第４図は具体的構成図， 第５図は具体的構成図， 第６図は具体的構成図， 第７図は動作波形図。 図中， １…処理装置， ２１，２２…クロック分配元， １１，１１１，１１２…クロック選択回路， １２，１２１，１２２…選択指示回路， １３，１３１，１３２…タイミング確定回路， １４，１４１，１４２…立上り検出回路， １５…クロック出力回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】各々が，基本クロックと，該基本クロック
   に対応し，その整数倍の周期を有する整数倍クロックと
   を発生する，複数のクロック発生手段(21,22)と， 論理回路を含み，前記基本クロック，前記整数倍クロッ
   ク，またはこれらに基づいて発生されるクロックに同期
   して動作する装置(1)とを備えたクロック同期型システ
   ムにおいて， 前記基本クロックと前記整数倍クロックとの複数の組に
   ついて、異常の発生を検出し，正常な基本クロックとこ
   れに対応する整数倍クロックとの組を選択させる選択指
   示信号を発生する手段(12)と， 前記選択指示信号に従って，正常な基本クロックとこれ
   に対応する整数倍クロックとの組を選択する手段(11)
   と， 前記選択指示信号の変化を前記整数倍クロックの位相に
   関連して検出する手段(14)と， 前記選択された基本クロックと整数倍クロックとの組を
   出力する手段(15)と， 前記選択された基本クロックおよび整数倍クロックと，
   前記選択指示信号の変化とに基づいて，前記出力のタイ
   ミングを確定する手段(13)とを，前記装置(1)に備え， 前記装置(1)において使用中の基本クロックまたは整数
   倍クロックに異常が発生した時に，正常な基本クロック
   とこれに対応する整数倍クロックとの組を選択し，か
   つ，これらを論理的位相関係を保ったタイミングで内部
   クロックとして出力する ことを特徴とするクロック切替え制御方式。