JPH0630541B2 - 動作停止及び復帰回路装置 - Google Patents
動作停止及び復帰回路装置Info
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- JPH0630541B2 JPH0630541B2 JP61240824A JP24082486A JPH0630541B2 JP H0630541 B2 JPH0630541 B2 JP H0630541B2 JP 61240824 A JP61240824 A JP 61240824A JP 24082486 A JP24082486 A JP 24082486A JP H0630541 B2 JPH0630541 B2 JP H0630541B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、所定の動作を行う装置の制御手段の動作を停
止させ又は復帰させる復帰停止及び復帰回路装置に関す
る。
止させ又は復帰させる復帰停止及び復帰回路装置に関す
る。
［従来の技術］ 従来、マイクロプロセッサ及びそれに接続されるメモリ
等の周辺回路を備える装置において、マイクロプロセッ
サ及び周辺回路へ供給される電源電圧が所定の電圧より
も低下したとき、次のような状態になる装置が公知とな
っている。
等の周辺回路を備える装置において、マイクロプロセッ
サ及び周辺回路へ供給される電源電圧が所定の電圧より
も低下したとき、次のような状態になる装置が公知とな
っている。
(1)表示等で警告を報知する装置（以下、第１の従来例
という。）。
という。）。
(2)電源の供給を行うが、装置本体の動作を全て停止
し、操作者からの命令待ちの状態いわゆるスタンバイ状
態になる装置（以下、第２の従来例という。）。
し、操作者からの命令待ちの状態いわゆるスタンバイ状
態になる装置（以下、第２の従来例という。）。
(3)スイッチ等の操作キーの動作を禁止する装置（以
下、第３の従来例という。）。
下、第３の従来例という。）。
(4)装置を即時にリセット状態にする装置（以下、第４
の従来例という。）。
の従来例という。）。
第６図は上記第１又は第２の従来例で用いられる電圧低
下検出集積回路１０の内部等価回路の回路図である。第
６図において、該電圧低下検出集積回路１０の電源入力
端子１０pは直流電源Ｖccに接続されるとともに、演算
増幅器ＯＰの正極電源端子に接続される。また、電源入
力端子１０ｐは抵抗Ｒ1を介して演算増幅器ＯＰの非反
転入力端子に接続されるとともに、電流源１１を介して
基準定電圧Ｒref［Ｖ］を有する基準電圧素子１２の一
端及び演算増幅器ＯＰの反転入力端子に接続される。基
準電圧素子１２の他端はアースに接続され、また演算増
幅器ＯＰの非反転入力端子は抵抗Ｒ2を介してアースに
接続される。さらに、演算増幅器ＯＰの負極電源端子は
アースに接続され、該演算増幅器ＯＰの出力端子は該集
積回路１０の信号出力端子１０cに接続される。ここ
で、基準電圧素子１１は例えばツエナーダイオードで構
成される。
下検出集積回路１０の内部等価回路の回路図である。第
６図において、該電圧低下検出集積回路１０の電源入力
端子１０pは直流電源Ｖccに接続されるとともに、演算
増幅器ＯＰの正極電源端子に接続される。また、電源入
力端子１０ｐは抵抗Ｒ1を介して演算増幅器ＯＰの非反
転入力端子に接続されるとともに、電流源１１を介して
基準定電圧Ｒref［Ｖ］を有する基準電圧素子１２の一
端及び演算増幅器ＯＰの反転入力端子に接続される。基
準電圧素子１２の他端はアースに接続され、また演算増
幅器ＯＰの非反転入力端子は抵抗Ｒ2を介してアースに
接続される。さらに、演算増幅器ＯＰの負極電源端子は
アースに接続され、該演算増幅器ＯＰの出力端子は該集
積回路１０の信号出力端子１０cに接続される。ここ
で、基準電圧素子１１は例えばツエナーダイオードで構
成される。
以上のように構成された電圧低下検出集積回路１０にお
いて電源入力端子１０pに印加される直流電源Ｖccの電
圧［Ｖ］が抵抗Ｒ11とＲ2で分圧され、抵抗Ｒ1に生じる
電圧Ｖd[V]が基準電圧素子１１の電圧Ｒref[V]よりも高
いとき、検出信号出力端子１０cの電圧が所定の正電圧
であるＨレベルとなっているが、一方、上記電圧Ｖd[V]
が基準電圧素子１１の電圧Ｒref[V]よりも低くなったと
き、検出信号出力端子１０cの電圧がアース電位である
Ｌレベルとなる。上記第１及び第２の従来例において
は、この検出信号出力端子１０cを、該集積回路１０を
用いる装置を制御するマイクロプロセッサ等の入力ポー
ト又は割込み入力端子に接続し、検出信号出力端子１０
cのレベルがＬレベルとなったとき、それぞれ警告表示
又は装置を上記スタンバイ状態にするようになってい
る。
いて電源入力端子１０pに印加される直流電源Ｖccの電
圧［Ｖ］が抵抗Ｒ11とＲ2で分圧され、抵抗Ｒ1に生じる
電圧Ｖd[V]が基準電圧素子１１の電圧Ｒref[V]よりも高
いとき、検出信号出力端子１０cの電圧が所定の正電圧
であるＨレベルとなっているが、一方、上記電圧Ｖd[V]
が基準電圧素子１１の電圧Ｒref[V]よりも低くなったと
き、検出信号出力端子１０cの電圧がアース電位である
Ｌレベルとなる。上記第１及び第２の従来例において
は、この検出信号出力端子１０cを、該集積回路１０を
用いる装置を制御するマイクロプロセッサ等の入力ポー
ト又は割込み入力端子に接続し、検出信号出力端子１０
cのレベルがＬレベルとなったとき、それぞれ警告表示
又は装置を上記スタンバイ状態にするようになってい
る。
第７図はポケットコンピュータ等の装置で用いられるパ
ワーオン及びリセット信号発生回路２０（以下、第５の
従来例という。）の回路図である。第７図において、該
信号発生回路２０の電源入力端子２０pは直流電源Ｖcc
に接続され、また、電源入力端子２０pはオンスイッチ
２１を介して接続点２４に接続されるとともに、リセッ
トスイッチ２３及びコンデンサＣ2の並列回路を介して
リセット信号出力端子２０aに接続される。このリセッ
ト信号出力端子２０aは抵抗Ｒ5を介してアースに接続さ
れる。また、接続点２４はオンキー２２とコンデンサＣ
1の並列回路を介してオン信号出力端子２０bに接続され
るとともに、抵抗Ｒ3を介してアースに接続される。さ
らに、オン信号出力端子２０bは抵抗Ｒ4を介してアース
に接続される。
ワーオン及びリセット信号発生回路２０（以下、第５の
従来例という。）の回路図である。第７図において、該
信号発生回路２０の電源入力端子２０pは直流電源Ｖcc
に接続され、また、電源入力端子２０pはオンスイッチ
２１を介して接続点２４に接続されるとともに、リセッ
トスイッチ２３及びコンデンサＣ2の並列回路を介して
リセット信号出力端子２０aに接続される。このリセッ
ト信号出力端子２０aは抵抗Ｒ5を介してアースに接続さ
れる。また、接続点２４はオンキー２２とコンデンサＣ
1の並列回路を介してオン信号出力端子２０bに接続され
るとともに、抵抗Ｒ3を介してアースに接続される。さ
らに、オン信号出力端子２０bは抵抗Ｒ4を介してアース
に接続される。
なお、オン信号出力端子２０bはパワーオン及びリセッ
ト信号発生回路２０を用いる装置の電源スイッチ（図示
せず）の制御信号入力端子に接続され、電源入力端子２
０pに直流電源Ｖccから所定の直流電圧が印加されてい
るときであって該装置がスタンバイ状態にあるときに、
オンスイッチ２１をオフからオン状態にしたとき、抵抗
Ｒ3に所定の直流電圧が印加され、これによってコンデ
ンサＣ1と抵抗Ｒ4で構成される微分回路により、正電圧
の微分パルスであるオン信号Ｖonがオン信号出力端子２
０bに出力され、上記装置の電源スイッチをオンとす
る。
ト信号発生回路２０を用いる装置の電源スイッチ（図示
せず）の制御信号入力端子に接続され、電源入力端子２
０pに直流電源Ｖccから所定の直流電圧が印加されてい
るときであって該装置がスタンバイ状態にあるときに、
オンスイッチ２１をオフからオン状態にしたとき、抵抗
Ｒ3に所定の直流電圧が印加され、これによってコンデ
ンサＣ1と抵抗Ｒ4で構成される微分回路により、正電圧
の微分パルスであるオン信号Ｖonがオン信号出力端子２
０bに出力され、上記装置の電源スイッチをオンとす
る。
また、一定時間キー操作がない場合電源スイッチがオフ
とされるいわゆるオートパワーオフ機能により、該装置
の上記電源スイッチがオフとされているとき、オンキー
２２を瞬時オンとすることにより、上記オンスイッチ２
１と同様に所定電圧の正のパルスをオン信号出力端子２
０bを介して上記電源スイッチの制御信号入力端子に出
力し、上記電源スイッチをオンとさせる。
とされるいわゆるオートパワーオフ機能により、該装置
の上記電源スイッチがオフとされているとき、オンキー
２２を瞬時オンとすることにより、上記オンスイッチ２
１と同様に所定電圧の正のパルスをオン信号出力端子２
０bを介して上記電源スイッチの制御信号入力端子に出
力し、上記電源スイッチをオンとさせる。
さらに、リセット信号出力端子２０aは上記装置を制御
するマイクロプロセッサ等の制御回路（図示せず）のリ
セット入力端子に接続され、電源入力端子２０pに所定
の正電圧が印加されるとき、コンデンサＣ2と抵抗Ｒ5の
回路により正電圧のパルスＶrsがリセット信号出力端子
２０aに出力されるとともに、電源入力端子２０pに所定
の正電圧が印加されているときであってリセットスイッ
チ２３を瞬時オンとしたとき、正電圧のパルスＶrsをリ
セット信号出力端子２０aに出力する。リセット信号出
力端子２０aに正電圧のパルスＶrsが出力されることに
よって、この端子２０aに接続される制御回路のリセッ
ト入力端子に正電圧のリセットパルスＶrsが印加され、
これにより上記装置をリセットする。
するマイクロプロセッサ等の制御回路（図示せず）のリ
セット入力端子に接続され、電源入力端子２０pに所定
の正電圧が印加されるとき、コンデンサＣ2と抵抗Ｒ5の
回路により正電圧のパルスＶrsがリセット信号出力端子
２０aに出力されるとともに、電源入力端子２０pに所定
の正電圧が印加されているときであってリセットスイッ
チ２３を瞬時オンとしたとき、正電圧のパルスＶrsをリ
セット信号出力端子２０aに出力する。リセット信号出
力端子２０aに正電圧のパルスＶrsが出力されることに
よって、この端子２０aに接続される制御回路のリセッ
ト入力端子に正電圧のリセットパルスＶrsが印加され、
これにより上記装置をリセットする。
［発明が解決しようとする問題点］ 上述の第１ないし第３及び第５の従来例において、電源
電圧が低下した後、装置又はパワーオン及びリセット信
号発生回路２０に備えられているリセットスイッチが操
作者によってオンとされたとき、該装置の動作がリセッ
トされ、該装置の動作が開始する。また、第４の従来例
では電源電圧の低下時に即座にリセットされ、このとき
装置の動作と非同期に該装置がリセットされる。
電圧が低下した後、装置又はパワーオン及びリセット信
号発生回路２０に備えられているリセットスイッチが操
作者によってオンとされたとき、該装置の動作がリセッ
トされ、該装置の動作が開始する。また、第４の従来例
では電源電圧の低下時に即座にリセットされ、このとき
装置の動作と非同期に該装置がリセットされる。
従って、上述の従来例においては、電源電圧の低下時
に、操作者によって手動で又は制御回路によって自動的
に、該装置の動作と非同期に該装置がリセットされるた
めに、該装置の制御回路に接続されるメモリに記憶され
ているプログラムやデータ等が破壊されるという問題点
があった。
に、操作者によって手動で又は制御回路によって自動的
に、該装置の動作と非同期に該装置がリセットされるた
めに、該装置の制御回路に接続されるメモリに記憶され
ているプログラムやデータ等が破壊されるという問題点
があった。
さらに、例えばポケットコンピユータなどに第７図のパ
ワーオン及びリセット信号発生回路２０が内蔵されてい
る場合において、所定の電源電圧が供給されているとき
に何らかの原因でＣＰＵが暴走し、その後供給されてい
る電源電圧が所定のしきい値電圧よりも低下したとき、
電源電圧の低下を検出する電圧低下検出集積回路の信号
出力端子ＶoがＬレベルとなり、ＣＰＵをリセットする
ことが不可能な状態になる場合がある。ここで、当該ポ
ケットコンピユータのオンキー２２はプログラムの実行
の中断用スイッチ（いわゆるポーズ・スイッチ）と共用
しており、プログラムに実行中に電源電圧が上記所定の
しきい値電圧よりも低下したとき、図７のオンキー２２
を操作しても動作しないために、プログラムの実行を中
断することができない状態となる。
ワーオン及びリセット信号発生回路２０が内蔵されてい
る場合において、所定の電源電圧が供給されているとき
に何らかの原因でＣＰＵが暴走し、その後供給されてい
る電源電圧が所定のしきい値電圧よりも低下したとき、
電源電圧の低下を検出する電圧低下検出集積回路の信号
出力端子ＶoがＬレベルとなり、ＣＰＵをリセットする
ことが不可能な状態になる場合がある。ここで、当該ポ
ケットコンピユータのオンキー２２はプログラムの実行
の中断用スイッチ（いわゆるポーズ・スイッチ）と共用
しており、プログラムに実行中に電源電圧が上記所定の
しきい値電圧よりも低下したとき、図７のオンキー２２
を操作しても動作しないために、プログラムの実行を中
断することができない状態となる。
本発明の目的は以上の問題点を解決し、電源電圧が所定
のしきい値電圧よりも低下したときに、上記オワーオン
スイッチ２１又はオンキー２２を用いて、もしくはリセ
ットキー２３を用いて、実行の中断を行うか又は初期状
態にリセットしてＣＰＵの暴走を停止することができる
動作停止及び復帰回路装置を提供することにある。
のしきい値電圧よりも低下したときに、上記オワーオン
スイッチ２１又はオンキー２２を用いて、もしくはリセ
ットキー２３を用いて、実行の中断を行うか又は初期状
態にリセットしてＣＰＵの暴走を停止することができる
動作停止及び復帰回路装置を提供することにある。
［問題点を解決するための手段］ 本発明に係る動作停止及び復帰回路装置は、 所定の動作を行う装置を制御し、所定のしきい値電圧以
上の電源電圧が印加されているときＨレベルの電圧指示
信号（Ｖｄｃ）を出力する制御手段（２）と、 上記制御手段（２）をリセットするためのリセットスイ
ッチ（２３）のオンに基づいてＨレベルのリセット信号
（Ｖｒｓ）を出力する第１の回路（２０）と、 上記装置のパワーオンスイッチ（２１，２２）のオンに
基づいてＨレベルのパワーオン信号（Ｖｏｎ）を出力す
る第２の回路（２０）と、 電源電圧を検出し当該電源電圧が所定のしきい値以下に
低下したことを検出したとき検出信号（Ｖｏ）をＨレベ
ルからＬレベルに変化させる第３の回路（１０）と、 上記電圧指示信号（Ｖｄｃ）と上記検出信号（Ｖｏ）と
の論理和を演算してその演算結果を示すゲート制御信号
を出力する論理和ゲート（ＯＲ）と、 上記リセット信号（Ｖｒｓ）と上記ゲート制御信号との
論理積を演算しその演算結果を示す信号を上記制御手段
にリセット信号として出力する第１の論理積ゲート（Ａ
ＮＤ１）と、 上記パワーオン信号（Ｖｏｎ）と上記ゲート制御信号と
の論理積を演算しその演算結果を示す信号を上記装置に
パワーオン信号として出力する第２の論理積ゲート（Ａ
ＮＤ２）とを備えたことを特徴とする。
上の電源電圧が印加されているときＨレベルの電圧指示
信号（Ｖｄｃ）を出力する制御手段（２）と、 上記制御手段（２）をリセットするためのリセットスイ
ッチ（２３）のオンに基づいてＨレベルのリセット信号
（Ｖｒｓ）を出力する第１の回路（２０）と、 上記装置のパワーオンスイッチ（２１，２２）のオンに
基づいてＨレベルのパワーオン信号（Ｖｏｎ）を出力す
る第２の回路（２０）と、 電源電圧を検出し当該電源電圧が所定のしきい値以下に
低下したことを検出したとき検出信号（Ｖｏ）をＨレベ
ルからＬレベルに変化させる第３の回路（１０）と、 上記電圧指示信号（Ｖｄｃ）と上記検出信号（Ｖｏ）と
の論理和を演算してその演算結果を示すゲート制御信号
を出力する論理和ゲート（ＯＲ）と、 上記リセット信号（Ｖｒｓ）と上記ゲート制御信号との
論理積を演算しその演算結果を示す信号を上記制御手段
にリセット信号として出力する第１の論理積ゲート（Ａ
ＮＤ１）と、 上記パワーオン信号（Ｖｏｎ）と上記ゲート制御信号と
の論理積を演算しその演算結果を示す信号を上記装置に
パワーオン信号として出力する第２の論理積ゲート（Ａ
ＮＤ２）とを備えたことを特徴とする。
［作用］ 以上のように構成された装置においては、例えばポケッ
トコンピユータなどに第７図のパワーオン及びリセット
信号発生回路２０が内蔵されている場合において、所定
の電源電圧が供給されているときに何らかの原因で上記
制御手段（ＣＰＵ）が暴走し、その後供給されている電
源電圧が所定のしきい値電圧よりも低下したとき、電源
電圧の低下を検出する電圧低下検出集積回路の信号出力
端子ＶoがＬレベルとなり、ＣＰＵをリセットすること
が不可能な状態になる場合を考える。
トコンピユータなどに第７図のパワーオン及びリセット
信号発生回路２０が内蔵されている場合において、所定
の電源電圧が供給されているときに何らかの原因で上記
制御手段（ＣＰＵ）が暴走し、その後供給されている電
源電圧が所定のしきい値電圧よりも低下したとき、電源
電圧の低下を検出する電圧低下検出集積回路の信号出力
端子ＶoがＬレベルとなり、ＣＰＵをリセットすること
が不可能な状態になる場合を考える。
このとき、電源電圧が低下しているので上記第３の回路
はＬレベルの検出信号（Ｖｏ）を出力しているが、上記
制御手段が暴走しているので上記電圧指示信号（Ｖｄ
ｃ）はＨレベルのままである。このとき、上記回路装置
の構成では、上記第１と第２の論理積ゲート（ＡＮＤ
１，ＡＮＤ２）はともに開いたままである。
はＬレベルの検出信号（Ｖｏ）を出力しているが、上記
制御手段が暴走しているので上記電圧指示信号（Ｖｄ
ｃ）はＨレベルのままである。このとき、上記回路装置
の構成では、上記第１と第２の論理積ゲート（ＡＮＤ
１，ＡＮＤ２）はともに開いたままである。
従って、操作者がリセットスイッチ（２３）をオンすれ
ば上記第１の回路からＨレベルのリセット信号（Ｖｒ
ｓ）が上記第１の論理積ゲート（ＡＮＤ１）を介して上
記制御手段に入力されてリセットされる。もしくは操作
者がパワーオンスイッチ（２１２，２２）をオンするこ
とによってＨレベルのパワーオン信号（Ｖｏｎ）は上記
第２の回路（２０）から上記第２の論理積ゲート（ＡＮ
Ｄ２）を介して上記装置に入力されて実行の一時的な停
止を行うことができる。これによって、上記制御手段の
暴走を一時的に停止又はリセットすることができる。
ば上記第１の回路からＨレベルのリセット信号（Ｖｒ
ｓ）が上記第１の論理積ゲート（ＡＮＤ１）を介して上
記制御手段に入力されてリセットされる。もしくは操作
者がパワーオンスイッチ（２１２，２２）をオンするこ
とによってＨレベルのパワーオン信号（Ｖｏｎ）は上記
第２の回路（２０）から上記第２の論理積ゲート（ＡＮ
Ｄ２）を介して上記装置に入力されて実行の一時的な停
止を行うことができる。これによって、上記制御手段の
暴走を一時的に停止又はリセットすることができる。
［実施例］ 第１図は本発明の一実施例である電源電圧低下時の動作
停止及び復帰回路のブロック図であり、この動作停止及
び復帰回路において、リードオンリーメモリ（以下、Ｒ
ＯＭという。）３及びランダムアクセスメモリ（以下、
ＲＡＭという。）４に記憶されたプログラム及びデータ
に基づいて、中央演算処理部（以下、ＣＰＵという。）
２が被制御装置（図示せず）に対して所定の制御動作を
行うが、上記被制御装置に供給される電源電圧が低下し
たとき、ＣＰＵ２内のプログラムカウンタ等の値をＲＡ
Ｍ４に転送し記憶させた後、ＣＰＵ２をスタンバイ状態
とし、ＣＰＵ２の全ての制御動作を停止させることを特
徴とする。
停止及び復帰回路のブロック図であり、この動作停止及
び復帰回路において、リードオンリーメモリ（以下、Ｒ
ＯＭという。）３及びランダムアクセスメモリ（以下、
ＲＡＭという。）４に記憶されたプログラム及びデータ
に基づいて、中央演算処理部（以下、ＣＰＵという。）
２が被制御装置（図示せず）に対して所定の制御動作を
行うが、上記被制御装置に供給される電源電圧が低下し
たとき、ＣＰＵ２内のプログラムカウンタ等の値をＲＡ
Ｍ４に転送し記憶させた後、ＣＰＵ２をスタンバイ状態
とし、ＣＰＵ２の全ての制御動作を停止させることを特
徴とする。
第１図において、１a，１bは電圧低下検出及びパワーオ
ン・リセット信号発生回路であり、該信号発生回路１に
供給される直流電源Ｖccの電圧が所定のしきい値電圧よ
りも低下したとき、ＣＰＵ２に出力される信号出力Ｖo
がＨレベルからＬレベルになるようになっており、この
信号発生回路１a，１bは、第２図又は第３図の回路のよ
うに構成される。
ン・リセット信号発生回路であり、該信号発生回路１に
供給される直流電源Ｖccの電圧が所定のしきい値電圧よ
りも低下したとき、ＣＰＵ２に出力される信号出力Ｖo
がＨレベルからＬレベルになるようになっており、この
信号発生回路１a，１bは、第２図又は第３図の回路のよ
うに構成される。
第２図は第１図の電圧低下検出及びパワーオン・リセッ
ト信号発生回路の第１の実施例１aの回路図であり、第
６図及び第７図と同一のものについては同一の符号を付
している。第２図において、電圧低下検出集積回路１０
は第６図の従来例の回路と同一の回路であり、該集積回
路１０の電源入力端子１０pは直流電源Ｖccに接続され
るとともに、該集積回路１０の信号出力端子１０cはパ
ワーオン及びリセット信号発生回路２０の電源入力端子
２０pに接続され、信号出力端子１０cから出力される信
号は電圧低下信号ＶoとしてＣＰＵ２に出力される。パ
ワーオン及びリセット信号発生回路２０は第７図の従来
例の回路と同一の回路であり、該信号発生回路２０のリ
セット信号出力端子２０aはＣＰＵ２に接続されるとと
もに、オン信号出力端子２０bはセツトリセット・フリ
ップフロップ（以下、ＲＳフリップフロップという。）
５のセット入力端子に接続される。
ト信号発生回路の第１の実施例１aの回路図であり、第
６図及び第７図と同一のものについては同一の符号を付
している。第２図において、電圧低下検出集積回路１０
は第６図の従来例の回路と同一の回路であり、該集積回
路１０の電源入力端子１０pは直流電源Ｖccに接続され
るとともに、該集積回路１０の信号出力端子１０cはパ
ワーオン及びリセット信号発生回路２０の電源入力端子
２０pに接続され、信号出力端子１０cから出力される信
号は電圧低下信号ＶoとしてＣＰＵ２に出力される。パ
ワーオン及びリセット信号発生回路２０は第７図の従来
例の回路と同一の回路であり、該信号発生回路２０のリ
セット信号出力端子２０aはＣＰＵ２に接続されるとと
もに、オン信号出力端子２０bはセツトリセット・フリ
ップフロップ（以下、ＲＳフリップフロップという。）
５のセット入力端子に接続される。
第２図のように構成された電圧低下検出及びパワーオン
・リセット信号発生回路１aにおいて、電源入力端子１
０pに印加される直流電源Ｖccの電圧が所定のしきい値
電圧よりも高いとき、信号出力端子１０cから所定の正
電圧であるＨレベルがパワーオン及びリセット信号発生
回路２０及びＣＰＵ２に出力され、パワーオン及びリセ
ット信号発生回路２０は上述と同様の動作を行う。一
方、電源入力端子１０pに印加される直流電源Ｖccの電
圧が上記しきい値電圧よりも低下したとき、信号出力端
子１０cからアース電位であるＬレベルがパワーオン及
びリセット信号発生回路２０及びＣＰＵ２に出力され
る。このとき、パワーオン及びリセット信号発生回路２
０内のオンスイッチ２１、オンキー２２及びリセットス
イッチ２３がオンに操作されても各信号出力端子２０a
及び２０bに正電圧のパルスが発生せず、従って、ＣＰ
Ｕ２が動作しないいわゆるスタンバイ状態になってい
る。
・リセット信号発生回路１aにおいて、電源入力端子１
０pに印加される直流電源Ｖccの電圧が所定のしきい値
電圧よりも高いとき、信号出力端子１０cから所定の正
電圧であるＨレベルがパワーオン及びリセット信号発生
回路２０及びＣＰＵ２に出力され、パワーオン及びリセ
ット信号発生回路２０は上述と同様の動作を行う。一
方、電源入力端子１０pに印加される直流電源Ｖccの電
圧が上記しきい値電圧よりも低下したとき、信号出力端
子１０cからアース電位であるＬレベルがパワーオン及
びリセット信号発生回路２０及びＣＰＵ２に出力され
る。このとき、パワーオン及びリセット信号発生回路２
０内のオンスイッチ２１、オンキー２２及びリセットス
イッチ２３がオンに操作されても各信号出力端子２０a
及び２０bに正電圧のパルスが発生せず、従って、ＣＰ
Ｕ２が動作しないいわゆるスタンバイ状態になってい
る。
第３図は第１図の電圧低下検出及びパワーオン・リセッ
ト信号発生回路の第２の実施例１bの回路図であり、第
６図及び第７図と同一のものについては同一の符号を付
けしている。第３図において、電圧低下検出集積回路１
０とパワーオン及びリセット信号発生回路２０は、それ
ぞれ第６図及び第７図の回路と同一の回路で構成され、
直流電源Ｖccは各回路１０，２０の電源入力端子１０p
及び２０pに接続される。電圧低下検出集積回路１０の
出力端子１０cはオアゲートＯＲの第１の入力端子に接
続されるとともに、出力端子１０cから出力される出力
信号は、電圧低下検出信号ＶoとしてＣＰＵ２に出力さ
れる。また、ＣＰＵ２から出力されるパワーオン信号Ｖ
dcはオアゲートＯＲの第２の入力端子に入力される。こ
のパワーオン信号Ｖdcは、電源電圧がＣＰＵ２に印加さ
れているときＨレベルとなり、一方、ＣＰＵ２に電源電
圧が印加されないときＬレベルとなる。このオアゲート
ＯＲの出力端子はアンドゲートＡＮＤ１及びＡＮＤ２の
各第１の入力端子に接続され、またパワーオン及びリセ
ット信号発生回路２０のリセット信号出力端子２０a及
びオン信号出力端子２０bはそれぞれ、アンドゲートＡ
ＮＤ１の第２の入力端子及びアンドゲートＡＮＤ２の第
２の入力端子に接続される。さらに、アンドゲートＡＮ
Ｄ１の出力端子から出力される信号は、電源印加時リセ
ット信号ＶrsaとしてＣＰＵ２に出力されるとともに、
アンドゲートＡＮＤ２の出力端子から出力される信号
は、電源印加時オン信号ＶonaとしてＲＳフリップフロ
ップ５のセット入力端子に出力される。
ト信号発生回路の第２の実施例１bの回路図であり、第
６図及び第７図と同一のものについては同一の符号を付
けしている。第３図において、電圧低下検出集積回路１
０とパワーオン及びリセット信号発生回路２０は、それ
ぞれ第６図及び第７図の回路と同一の回路で構成され、
直流電源Ｖccは各回路１０，２０の電源入力端子１０p
及び２０pに接続される。電圧低下検出集積回路１０の
出力端子１０cはオアゲートＯＲの第１の入力端子に接
続されるとともに、出力端子１０cから出力される出力
信号は、電圧低下検出信号ＶoとしてＣＰＵ２に出力さ
れる。また、ＣＰＵ２から出力されるパワーオン信号Ｖ
dcはオアゲートＯＲの第２の入力端子に入力される。こ
のパワーオン信号Ｖdcは、電源電圧がＣＰＵ２に印加さ
れているときＨレベルとなり、一方、ＣＰＵ２に電源電
圧が印加されないときＬレベルとなる。このオアゲート
ＯＲの出力端子はアンドゲートＡＮＤ１及びＡＮＤ２の
各第１の入力端子に接続され、またパワーオン及びリセ
ット信号発生回路２０のリセット信号出力端子２０a及
びオン信号出力端子２０bはそれぞれ、アンドゲートＡ
ＮＤ１の第２の入力端子及びアンドゲートＡＮＤ２の第
２の入力端子に接続される。さらに、アンドゲートＡＮ
Ｄ１の出力端子から出力される信号は、電源印加時リセ
ット信号ＶrsaとしてＣＰＵ２に出力されるとともに、
アンドゲートＡＮＤ２の出力端子から出力される信号
は、電源印加時オン信号ＶonaとしてＲＳフリップフロ
ップ５のセット入力端子に出力される。
以上のように構成された第３図の電圧低下検出及びパワ
ーオン・リセット信号発生回路１bにおいて、電圧低下
検出集積回路１０及びパワーオン及びリセット信号発生
回路２０は上述と同様に動作し、電圧低下検出集積回路
１０の電源入力端子１０pに所定の電圧以上の直流電圧
が印加されているとき、又はＣＰＵ２に所定の電源電圧
が印加されているとき（すなわち、信号ＶdcがＨレベル
となっているとき）に、パワーオン及びリセット信号発
生回路２０から出力されるリセット信号Ｖrs及びオン信
号Ｖonがそれぞれ信号Ｖrsa及びＶonaとして、ＣＰＵ２
及びＲＳフリップフロップ５に出力される。
ーオン・リセット信号発生回路１bにおいて、電圧低下
検出集積回路１０及びパワーオン及びリセット信号発生
回路２０は上述と同様に動作し、電圧低下検出集積回路
１０の電源入力端子１０pに所定の電圧以上の直流電圧
が印加されているとき、又はＣＰＵ２に所定の電源電圧
が印加されているとき（すなわち、信号ＶdcがＨレベル
となっているとき）に、パワーオン及びリセット信号発
生回路２０から出力されるリセット信号Ｖrs及びオン信
号Ｖonがそれぞれ信号Ｖrsa及びＶonaとして、ＣＰＵ２
及びＲＳフリップフロップ５に出力される。
第１図に戻り、本発明の電源電圧低下時の動作停止及び
復帰回路のブロック図について説明する。
復帰回路のブロック図について説明する。
第１図において、電池等で構成される直流電源Ｖccは、
ＲＳフリップフロップ５のＱ出力端子から出力される信
号によって接続されるスイッチ６を介してＣＰＵ２及び
ＲＯＭ３の各電源入力端子に接続されるとともに、ダイ
オードＤ2のアノードに接続され、そのダイオードＤ2の
カソードはＲＡＭ４の電源入力端子及びバックアップ用
直流電源８の正極に接続され、その直流電源８の負極は
アースに接続される。従って、ＲＡＭ４は常時直流電源
Ｖccより所定の電圧がダイオードＤ2を介して供給され
るが、直流電源Ｖccの供給電圧が低下し又は直流電源Ｖ
ccの供給がしゃ断された時、電池等で構成されたバック
アップ用直流電源８よりＲＡＭ４に所定の電圧が供給さ
れる。またスイッチ６はＲＳフリップフロップ５のＱ出
力端子がＨレベルのときオンとされ、一方Ｑ出力端子が
Ｌレベルのときオフとされる。
ＲＳフリップフロップ５のＱ出力端子から出力される信
号によって接続されるスイッチ６を介してＣＰＵ２及び
ＲＯＭ３の各電源入力端子に接続されるとともに、ダイ
オードＤ2のアノードに接続され、そのダイオードＤ2の
カソードはＲＡＭ４の電源入力端子及びバックアップ用
直流電源８の正極に接続され、その直流電源８の負極は
アースに接続される。従って、ＲＡＭ４は常時直流電源
Ｖccより所定の電圧がダイオードＤ2を介して供給され
るが、直流電源Ｖccの供給電圧が低下し又は直流電源Ｖ
ccの供給がしゃ断された時、電池等で構成されたバック
アップ用直流電源８よりＲＡＭ４に所定の電圧が供給さ
れる。またスイッチ６はＲＳフリップフロップ５のＱ出
力端子がＨレベルのときオンとされ、一方Ｑ出力端子が
Ｌレベルのときオフとされる。
ＣＰＵ２は、バス７を介して当該装置及び上記動作停止
及び復帰回路を制御するためのシステムプログラムを記
憶するＲＯＭ３、並びに上記システムプログラムを実行
するためのワークエリアを確保するとともに電源電圧低
下時にＣＰＵ２内のプログラムカウンタ等の値を記憶す
るためのＲＡＭ４に接続され、ＣＰＵ２はＲＡＭ４に記
憶されているシステムプログラムに従って動作する。ま
た、ＣＰＵ２は所定の周期で入力信号Ｖoのレベルを調
べ、信号ＶoがＬレベルとなったときＨレベルの信号Ｖd
を発光ダイオードＤ1に出力し点灯させるとともに、Ｈ
レベルのオフ信号ＶoffをＲＳフリップフロップ５のリ
セット端子に出力する。なお、ＣＰＵ２に入力される信
号ＶoがＨレベルのとき、信号ＶdはＬレベルでありオフ
信号ＶoffはＬレベルである。さらに、ＣＰＵ２の電源
入力端子に入力される電源電圧が所定のしきい値電圧以
下になったとき、ＣＰＵ２は、パワーオン信号ＶdcをＨ
レベルからＬレベルに変化させる。ここで、ＲＳフリッ
プフロップ５は、セット入力端子にＨレベルの信号が入
力されるときＱ出力端子をＨレベルとし、さらに、リセ
ット入力端子にＨレベルの信号が入力されるときＱ出力
端子をＬレベルとする。
及び復帰回路を制御するためのシステムプログラムを記
憶するＲＯＭ３、並びに上記システムプログラムを実行
するためのワークエリアを確保するとともに電源電圧低
下時にＣＰＵ２内のプログラムカウンタ等の値を記憶す
るためのＲＡＭ４に接続され、ＣＰＵ２はＲＡＭ４に記
憶されているシステムプログラムに従って動作する。ま
た、ＣＰＵ２は所定の周期で入力信号Ｖoのレベルを調
べ、信号ＶoがＬレベルとなったときＨレベルの信号Ｖd
を発光ダイオードＤ1に出力し点灯させるとともに、Ｈ
レベルのオフ信号ＶoffをＲＳフリップフロップ５のリ
セット端子に出力する。なお、ＣＰＵ２に入力される信
号ＶoがＨレベルのとき、信号ＶdはＬレベルでありオフ
信号ＶoffはＬレベルである。さらに、ＣＰＵ２の電源
入力端子に入力される電源電圧が所定のしきい値電圧以
下になったとき、ＣＰＵ２は、パワーオン信号ＶdcをＨ
レベルからＬレベルに変化させる。ここで、ＲＳフリッ
プフロップ５は、セット入力端子にＨレベルの信号が入
力されるときＱ出力端子をＨレベルとし、さらに、リセ
ット入力端子にＨレベルの信号が入力されるときＱ出力
端子をＬレベルとする。
以上のように構成された第１図の電源電圧低下時の動作
停止及び復帰回路の動作について第１図、第４図及び第
５図を参照して説明する。
停止及び復帰回路の動作について第１図、第４図及び第
５図を参照して説明する。
いま、直流電源Ｖccの電圧が上記しきい値電圧よりも高
く、直流電源Ｖccが電圧低下検出及びパワーオン・リセ
ット信号発生回路１a，１bに供給されているとき、該信
号発生回路１a，１bはＨレベルの信号ＶoをＣＰＵ２に
出力するとともに、上記直流電源Ｖccからの電源印加時
にＨレベルのパルスをＲＳフリップフロップ５のセット
入力端子に印加する。従って、ＲＳフリップフロップ５
のＱ出力端子がＨレベルとなりスイッチ６がオンとさ
れ、直流電源ＶccがＣＰＵ２及びＲＯＭ３に供給され、
ＣＰＵ２の動作が開始する。
く、直流電源Ｖccが電圧低下検出及びパワーオン・リセ
ット信号発生回路１a，１bに供給されているとき、該信
号発生回路１a，１bはＨレベルの信号ＶoをＣＰＵ２に
出力するとともに、上記直流電源Ｖccからの電源印加時
にＨレベルのパルスをＲＳフリップフロップ５のセット
入力端子に印加する。従って、ＲＳフリップフロップ５
のＱ出力端子がＨレベルとなりスイッチ６がオンとさ
れ、直流電源ＶccがＣＰＵ２及びＲＯＭ３に供給され、
ＣＰＵ２の動作が開始する。
ＣＰＵ２は常時、ＲＯＭ３に記憶されているシステムプ
ログラムに基づいて被制御装置を制御するため所定の処
理ルーチン（以下、通常処理ルーチンという。）を実行
している。この通常処理ルーチンの実行中に、ＣＰＵ２
は所定の周期でくり返し第４図の電圧低下検出及び処理
ルーチンを実行する。
ログラムに基づいて被制御装置を制御するため所定の処
理ルーチン（以下、通常処理ルーチンという。）を実行
している。この通常処理ルーチンの実行中に、ＣＰＵ２
は所定の周期でくり返し第４図の電圧低下検出及び処理
ルーチンを実行する。
第４図の処理ルーチンのステップ１において、まずＣＰ
Ｕ２に入力される信号ＶoがＬレベルであるか否かが判
断され、もしＬレベルであれば、ステップ２に進み、一
方Ｌレベルでなければステップ３に進み、上記通常処理
ルーチンのフローに戻る。ステップ２において、電圧低
下を表示する発光ダイオードＤ1にＨレベルの信号Ｖdを
出力し、発光ダイオードＤ1を点灯させた後、ステップ
４において、ＣＰＵ２内のプログラムカウンタ等に記憶
されているデータをバス７を介してＲＡＭ４に転送して
記憶させる。次に、ステップ５においてＲＡＭ４内の電
圧低下フラグＦＬを“１”にセットした後、ＲＳフリッ
プフロップ５のリセット入力端子に出力している信号Ｖ
offをＨレベルにし、上記通常処理ルーチンに戻る。Ｈ
レベルの信号ＶoffがＲＳフリップフロップ５のリセッ
ト端子に入力されることにより、ＲＳフリップフロップ
５のＱ出力端子がＬレベルとなりスイッチ６がオフとな
るとともにＣＰＵ２及びＲＯＭ３に供給される直流電源
Ｖccがしゃ断される。この後、直流電源Ｖccの電池を新
しいものに取り替えるなどして、直流電源Ｖccの電圧が
上記しきい値電圧を超えるとき、電圧低下検出及びパワ
ーオン・リセット信号発生回路１a，１bはＨレベルの信
号ＶoをＣＰＵ２に出力するとともに、Ｈレベルのパル
スであるオン信号Ｖon又はＶonaをＲＳフリップフロッ
プ５のセット入力端子に出力する。これによって、ＲＳ
フリップフロップ５がセットされ、これによりＱ出力端
子がＨレベルとなり、スイッチ６がオンとされ、上記し
きい値を超える電圧を有する直流電源ＶccがＣＰＵ２及
びＲＯＭ３に供給される。これによって、ＣＰＵ２は動
作を開始して通常の初期化処理ルーチンを行うが、少な
くともシステムプログラムを実行する前に第５図の電圧
低下チエック処理ルーチンを実行する。
Ｕ２に入力される信号ＶoがＬレベルであるか否かが判
断され、もしＬレベルであれば、ステップ２に進み、一
方Ｌレベルでなければステップ３に進み、上記通常処理
ルーチンのフローに戻る。ステップ２において、電圧低
下を表示する発光ダイオードＤ1にＨレベルの信号Ｖdを
出力し、発光ダイオードＤ1を点灯させた後、ステップ
４において、ＣＰＵ２内のプログラムカウンタ等に記憶
されているデータをバス７を介してＲＡＭ４に転送して
記憶させる。次に、ステップ５においてＲＡＭ４内の電
圧低下フラグＦＬを“１”にセットした後、ＲＳフリッ
プフロップ５のリセット入力端子に出力している信号Ｖ
offをＨレベルにし、上記通常処理ルーチンに戻る。Ｈ
レベルの信号ＶoffがＲＳフリップフロップ５のリセッ
ト端子に入力されることにより、ＲＳフリップフロップ
５のＱ出力端子がＬレベルとなりスイッチ６がオフとな
るとともにＣＰＵ２及びＲＯＭ３に供給される直流電源
Ｖccがしゃ断される。この後、直流電源Ｖccの電池を新
しいものに取り替えるなどして、直流電源Ｖccの電圧が
上記しきい値電圧を超えるとき、電圧低下検出及びパワ
ーオン・リセット信号発生回路１a，１bはＨレベルの信
号ＶoをＣＰＵ２に出力するとともに、Ｈレベルのパル
スであるオン信号Ｖon又はＶonaをＲＳフリップフロッ
プ５のセット入力端子に出力する。これによって、ＲＳ
フリップフロップ５がセットされ、これによりＱ出力端
子がＨレベルとなり、スイッチ６がオンとされ、上記し
きい値を超える電圧を有する直流電源ＶccがＣＰＵ２及
びＲＯＭ３に供給される。これによって、ＣＰＵ２は動
作を開始して通常の初期化処理ルーチンを行うが、少な
くともシステムプログラムを実行する前に第５図の電圧
低下チエック処理ルーチンを実行する。
第５図のステップ１１において、ＲＡＭ４内の電圧低下
フラグＦＬが“１”にセットされているか否かが判断さ
れ、該フラグＦＬが“１”にセットされているときステ
ップ１２に進み、一方、該フラグＦＬが“１”にセット
されていないとき、ステップ１３に進んで上記初期化処
理ルーチンに戻る。ステップ１２において、ＲＡＭ４に
記憶されているプログラムカウンタ等のデータをＣＰＵ
２内の各カウンタに転送してロードした後、ステップ１
４に進み上記初期化処理ルーチンに戻る。この初期化処
理ルーチンが終了すれば、ステップ１２においてロード
されたプログラムカウントの値から所定のプログラムが
実行される。
フラグＦＬが“１”にセットされているか否かが判断さ
れ、該フラグＦＬが“１”にセットされているときステ
ップ１２に進み、一方、該フラグＦＬが“１”にセット
されていないとき、ステップ１３に進んで上記初期化処
理ルーチンに戻る。ステップ１２において、ＲＡＭ４に
記憶されているプログラムカウンタ等のデータをＣＰＵ
２内の各カウンタに転送してロードした後、ステップ１
４に進み上記初期化処理ルーチンに戻る。この初期化処
理ルーチンが終了すれば、ステップ１２においてロード
されたプログラムカウントの値から所定のプログラムが
実行される。
以上説明したように、直流電源Ｖccの電圧が所定のしき
い値電圧より低下したとき、電圧低下検出及びパワーオ
ン・リセット信号発生回路１a，１bは、信号ＶoをＬレ
ベルとし、これに応答してＣＰＵ２は電圧低下表示用発
光ダイオードＤ1を発光させるとともに、Ｈレベルの信
号ＶoffをＲＳフリップフロップ５のリセット入力端子
に出力させる。これによって、ＲＳフリップフロップ５
のＱ出力端子がＬレベルとなり、スイッチ６がオフとさ
れ、ＣＰＵ２及びＲＯＭ３への直流電源Ｖccの供給がし
ゃ断される。また、電圧低下検出及びパワーオン・リセ
ット信号検出回路１a，１bはリセット信号Ｖrs又はＶrs
aを出力することができない状態となっており、ＣＰＵ
２がリセットされることはない。このとき、ＣＰＵ２は
電源供給がしゃ断されて、いわゆるスタンバイ状態であ
る動作不可能状態とされ、動作開始を行うことができな
い状態となっている。従って、前述のようにシステムプ
ログラムはＲＯＭ３に記憶され、一方、ＣＰＵ２内のプ
ログラムカウンタ等のデータは、バックアップ用直流電
源８によってバックアップされているＲＡＭ４に記憶さ
れているので、システムプログラムやデータの破壊が生
じない。
い値電圧より低下したとき、電圧低下検出及びパワーオ
ン・リセット信号発生回路１a，１bは、信号ＶoをＬレ
ベルとし、これに応答してＣＰＵ２は電圧低下表示用発
光ダイオードＤ1を発光させるとともに、Ｈレベルの信
号ＶoffをＲＳフリップフロップ５のリセット入力端子
に出力させる。これによって、ＲＳフリップフロップ５
のＱ出力端子がＬレベルとなり、スイッチ６がオフとさ
れ、ＣＰＵ２及びＲＯＭ３への直流電源Ｖccの供給がし
ゃ断される。また、電圧低下検出及びパワーオン・リセ
ット信号検出回路１a，１bはリセット信号Ｖrs又はＶrs
aを出力することができない状態となっており、ＣＰＵ
２がリセットされることはない。このとき、ＣＰＵ２は
電源供給がしゃ断されて、いわゆるスタンバイ状態であ
る動作不可能状態とされ、動作開始を行うことができな
い状態となっている。従って、前述のようにシステムプ
ログラムはＲＯＭ３に記憶され、一方、ＣＰＵ２内のプ
ログラムカウンタ等のデータは、バックアップ用直流電
源８によってバックアップされているＲＡＭ４に記憶さ
れているので、システムプログラムやデータの破壊が生
じない。
第１図の電源電圧低下時の動作停止及び復帰回路の実施
例において、電圧低下検出及びパワーオン・リセット信
号発生回路として第２図の回路１aと第３図の回路１bを
例示しているが、第３図の回路１bは第２図の回路１aに
比較して次の効果を有する。すなわち、第２図の信号発
生回路１aにおいて、所定の電源電圧が供給されている
ときに何らかの原因でＣＰＵ２が暴走し、その後供給さ
れている電源電圧が所定のしきい値電圧よりも低下した
とき電圧低下検出集積回路１０の信号出力端子ＶoがＬ
レベルとなり、ＣＰＵ２をリセットすることが不可能な
状態になる。また、ポケットコンピユータの場合、オン
キー２２をプログラムの実行の中断用スイッチ（いわゆ
るポーズ・スイッチ）と共用しており、プログラムに実
行中に電源電圧が上記所定のしきい値電圧よりも低下し
たとき、第２図の回路１aではオンキー２２を操作して
も動作しないために、プログラムの実行を中断すること
ができない状態となる。この問題点を解決するため、直
流電源Ｖccを両回路１０，２０に供給するとともに、信
号ＶdcがＨレベルである間は、たとえ信号ＶoがＬレベ
ルであっても、リセット信号Ｖrs及びオン信号Ｖonを有
効とし、該信号Ｖrs及びＶonが信号Ｖrsa及びＶonaとし
てＣＰＵ２に出力されるようになっている。
例において、電圧低下検出及びパワーオン・リセット信
号発生回路として第２図の回路１aと第３図の回路１bを
例示しているが、第３図の回路１bは第２図の回路１aに
比較して次の効果を有する。すなわち、第２図の信号発
生回路１aにおいて、所定の電源電圧が供給されている
ときに何らかの原因でＣＰＵ２が暴走し、その後供給さ
れている電源電圧が所定のしきい値電圧よりも低下した
とき電圧低下検出集積回路１０の信号出力端子ＶoがＬ
レベルとなり、ＣＰＵ２をリセットすることが不可能な
状態になる。また、ポケットコンピユータの場合、オン
キー２２をプログラムの実行の中断用スイッチ（いわゆ
るポーズ・スイッチ）と共用しており、プログラムに実
行中に電源電圧が上記所定のしきい値電圧よりも低下し
たとき、第２図の回路１aではオンキー２２を操作して
も動作しないために、プログラムの実行を中断すること
ができない状態となる。この問題点を解決するため、直
流電源Ｖccを両回路１０，２０に供給するとともに、信
号ＶdcがＨレベルである間は、たとえ信号ＶoがＬレベ
ルであっても、リセット信号Ｖrs及びオン信号Ｖonを有
効とし、該信号Ｖrs及びＶonが信号Ｖrsa及びＶonaとし
てＣＰＵ２に出力されるようになっている。
［発明の効果］ 以上詳述したように本発明によれば、所定の動作を行う
装置を制御し、所定のしきい値電圧以上の電源電圧が印
加されているときＨレベルの電圧指示信号（Ｖｄｃ）を
出力する制御手段（２）と、上記制御手段（２）をリセ
ットするためのリセットスイッチ（２３）のオンに基づ
いてＨレベルのリセット信号（Ｖｒｓ）を出力する第１
の回路（２０）と、上記装置のパワーオンスイッチ（２
１，２２）のオンに基づいてＨレベルのパワーオン信号
（Ｖｏｎ）を出力する第２の回路（２０）と、電源電圧
を検出し当該電源電圧が所定のしきい値以下に低下した
ことを検出したとき検出信号（Ｖｏ）をＨレベルからＬ
レベルに変化させる第３の回路（１０）と、上記電圧指
示信号（Ｖｄｃ）と上記検出信号（Ｖｏ）との論理和を
演算してその演算結果を示すゲート制御信号を出力する
論理和ゲート（ＯＲ）と、上記リセット信号（Ｖｒｓ）
と上記ゲート制御信号との論理積を演算しその演算結果
を示す信号を上記制御手段にリセット信号として出力す
る第１の論理積ゲート（ＡＮＤ１）と、上記パワーオン
信号（Ｖｏｎ）と上記ゲート制御信号との論理積を演算
しその演算結果を示す信号を上記装置にパワーオン信号
として出力する第２の論理積ゲート（ＡＮＤ２）とを備
える。
装置を制御し、所定のしきい値電圧以上の電源電圧が印
加されているときＨレベルの電圧指示信号（Ｖｄｃ）を
出力する制御手段（２）と、上記制御手段（２）をリセ
ットするためのリセットスイッチ（２３）のオンに基づ
いてＨレベルのリセット信号（Ｖｒｓ）を出力する第１
の回路（２０）と、上記装置のパワーオンスイッチ（２
１，２２）のオンに基づいてＨレベルのパワーオン信号
（Ｖｏｎ）を出力する第２の回路（２０）と、電源電圧
を検出し当該電源電圧が所定のしきい値以下に低下した
ことを検出したとき検出信号（Ｖｏ）をＨレベルからＬ
レベルに変化させる第３の回路（１０）と、上記電圧指
示信号（Ｖｄｃ）と上記検出信号（Ｖｏ）との論理和を
演算してその演算結果を示すゲート制御信号を出力する
論理和ゲート（ＯＲ）と、上記リセット信号（Ｖｒｓ）
と上記ゲート制御信号との論理積を演算しその演算結果
を示す信号を上記制御手段にリセット信号として出力す
る第１の論理積ゲート（ＡＮＤ１）と、上記パワーオン
信号（Ｖｏｎ）と上記ゲート制御信号との論理積を演算
しその演算結果を示す信号を上記装置にパワーオン信号
として出力する第２の論理積ゲート（ＡＮＤ２）とを備
える。
従って、例えばポケットコンピユータなどに第７図のパ
ワーオン及びリセット信号発生回路２０が内蔵されてい
る場合において、所定の電源電圧が供給されているとき
に何らかの原因で上記制御手段（ＣＰＵ）が暴走し、そ
の後供給されている電源電圧が所定のしきい値電圧より
も低下したとき、電源電圧の低下を検出する電圧低下検
出集積回路の信号出力端子ＶoがＬレベルとなり、ＣＰ
Ｕをリセットすることが不可能な状態になる場合に、リ
セットスイッチ（２３）をオンし又はパワーオンスイッ
チ（２１，２２）をオンすることによって上記制御手段
の暴走を一時的に停止又はリセットすることができると
いう利点がある。
ワーオン及びリセット信号発生回路２０が内蔵されてい
る場合において、所定の電源電圧が供給されているとき
に何らかの原因で上記制御手段（ＣＰＵ）が暴走し、そ
の後供給されている電源電圧が所定のしきい値電圧より
も低下したとき、電源電圧の低下を検出する電圧低下検
出集積回路の信号出力端子ＶoがＬレベルとなり、ＣＰ
Ｕをリセットすることが不可能な状態になる場合に、リ
セットスイッチ（２３）をオンし又はパワーオンスイッ
チ（２１，２２）をオンすることによって上記制御手段
の暴走を一時的に停止又はリセットすることができると
いう利点がある。
第１図は本発明の一実施例である電源電圧低下時の動作
停止及び復帰回路のブロック図、 第２図は第１図の電圧低下検出及びパワーオン・リセッ
ト信号発生回路の第１の実施例の回路図、 第３図は第１図の電圧低下検出及びパワーオン・リセッ
ト信号発生回路の第２の実施例の回路図、 第４図は電圧低下検出及び処理ルーチンのフローチャー
ト、 第５図は電圧低下チエック処理ルーチンのフローチャー
ト、 第６図は従来例の電圧低下検出集積回路の内部等価回路
の回路図、 第７図は従来例のパワーオン・リセット信号発生回路の
回路図である。 １a，１b…電圧低下検出及びパワーオン・リセット信号
発生回路、 ２…中央演算処理部（ＣＰＵ）、 ３…リードオンリーメモリ（ＲＯＭ）、 ４…ランダムアクセスメモリ（ＲＡＭ）、 ５…セットリセット・フリップフロップ（ＲＳフリップ
フロップ）、 ６…スイッチ、 ８…バックアップ用直流電源、 １０…電圧低下検出集積回路、 ２０…パワーオン及びリセット信号発生回路、 ２１…オンスイッチ、 ２２…オンキー、 ２３…リセットキー、 ＡＮＤ１，ＡＮＤ２…アンドゲート、 ＯＲ…オアゲート。
停止及び復帰回路のブロック図、 第２図は第１図の電圧低下検出及びパワーオン・リセッ
ト信号発生回路の第１の実施例の回路図、 第３図は第１図の電圧低下検出及びパワーオン・リセッ
ト信号発生回路の第２の実施例の回路図、 第４図は電圧低下検出及び処理ルーチンのフローチャー
ト、 第５図は電圧低下チエック処理ルーチンのフローチャー
ト、 第６図は従来例の電圧低下検出集積回路の内部等価回路
の回路図、 第７図は従来例のパワーオン・リセット信号発生回路の
回路図である。 １a，１b…電圧低下検出及びパワーオン・リセット信号
発生回路、 ２…中央演算処理部（ＣＰＵ）、 ３…リードオンリーメモリ（ＲＯＭ）、 ４…ランダムアクセスメモリ（ＲＡＭ）、 ５…セットリセット・フリップフロップ（ＲＳフリップ
フロップ）、 ６…スイッチ、 ８…バックアップ用直流電源、 １０…電圧低下検出集積回路、 ２０…パワーオン及びリセット信号発生回路、 ２１…オンスイッチ、 ２２…オンキー、 ２３…リセットキー、 ＡＮＤ１，ＡＮＤ２…アンドゲート、 ＯＲ…オアゲート。
Claims (1)
- 【請求項１】所定の動作を行う装置を制御し、所定のし
きい値電圧以上の電源電圧が印加されているときＨレベ
ルの電圧指示信号（Ｖｄｃ）を出力する制御手段（２）
と、 上記制御手段（２）をリセットするためのリセットスイ
ッチ（２３）のオンに基づいてＨレベルのリセット信号
（Ｖｒｓ）を出力する第１の回路（２０）と、 上記装置のパワーオンスイッチ（２１，２２）のオンに
基づいてＨレベルのパワーオン信号（Ｖｏｎ）を出力す
る第２の回路（２０）と、 電源電圧を検出し当該電源電圧が所定のしきい値以下に
低下したことを検出したとき検出信号（Ｖｏ）をＨレベ
ルからＬレベルに変化させる第３の回路（１０）と、 上記電圧指示信号（Ｖｄｃ）と上記検出信号（Ｖｏ）と
の論理和を演算してその演算結果を示すゲート制御信号
を出力する論理和ゲート（ＯＲ）と、 上記リセット信号（Ｖｒｓ）と上記ゲート制御信号との
論理積を演算しその演算結果を示す信号を上記制御手段
にリセット信号として出力する第１の論理積ゲート（Ａ
ＮＤ１）と、 上記パワーオン信号（Ｖｏｎ）と上記ゲート制御信号と
の論理積を演算しその演算結果を示す信号を上記装置に
パワーオン信号として出力する第２の論理積ゲート（Ａ
ＮＤ２）とを備えたことを特徴とする動作停止及び復帰
回路装置。
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|---|---|---|---|
| JP61240824A JPH0630541B2 (ja) | 1986-10-09 | 1986-10-09 | 動作停止及び復帰回路装置 |
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| US07/106,354 US4827149A (en) | 1986-10-09 | 1987-10-09 | Operation halting circuit |
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|---|---|---|---|
| JP61240824A JPH0630541B2 (ja) | 1986-10-09 | 1986-10-09 | 動作停止及び復帰回路装置 |
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- 1986-10-09 JP JP61240824A patent/JPH0630541B2/ja not_active Expired - Fee Related
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- 1987-10-09 US US07/106,354 patent/US4827149A/en not_active Expired - Lifetime
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