JPH0629856A - オーバサンプリング方式ａｄ変換器 - Google Patents
オーバサンプリング方式ａｄ変換器Info
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- JPH0629856A JPH0629856A JP18091392A JP18091392A JPH0629856A JP H0629856 A JPH0629856 A JP H0629856A JP 18091392 A JP18091392 A JP 18091392A JP 18091392 A JP18091392 A JP 18091392A JP H0629856 A JPH0629856 A JP H0629856A
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Abstract
(57)【要約】
【目的】 必要な場合にのみ、最高の変換精度が得られ
る構成として、それ以外の場合における余計な電力を節
減することを可能としたオーバサンプリング方式ＡＤ変
換器を提供すること。 【構成】 アナログ積分器と、該アナログ積分器の出力
を量子化するコンパレータと、該コンパレータの出力を
累積加算するディジタル積分器と、該ディジタル積分器
の出力をＤＡ変換する内部ＤＡ変換器とを含み、該内部
ＤＡ変換器のアナログ出力と検出対象とするアナログ入
力との差分を、前記アナログ積分器の入力とするオーバ
サンプリング方式ＡＤ変換器において、前記アナログ積
分器，コンパレータ，ディジタル積分器，内部ＤＡ変換
器に供給されるクロック周波数を、要求される最低限の
ＡＤ変換精度に応じて変化させる如く構成したことを特
徴とするオーバサンプリング方式ＡＤ変換器。
る構成として、それ以外の場合における余計な電力を節
減することを可能としたオーバサンプリング方式ＡＤ変
換器を提供すること。 【構成】 アナログ積分器と、該アナログ積分器の出力
を量子化するコンパレータと、該コンパレータの出力を
累積加算するディジタル積分器と、該ディジタル積分器
の出力をＤＡ変換する内部ＤＡ変換器とを含み、該内部
ＤＡ変換器のアナログ出力と検出対象とするアナログ入
力との差分を、前記アナログ積分器の入力とするオーバ
サンプリング方式ＡＤ変換器において、前記アナログ積
分器，コンパレータ，ディジタル積分器，内部ＤＡ変換
器に供給されるクロック周波数を、要求される最低限の
ＡＤ変換精度に応じて変化させる如く構成したことを特
徴とするオーバサンプリング方式ＡＤ変換器。
Description
【０００１】
【産業上の利用分野】本発明はオーバサンプリング方式
ＡＤ変換器に関し、特に、変換精度が単一値でなく、か
つ、低消費電力であることが要求されるオーバサンプリ
ング方式ＡＤ変換器に関する。
ＡＤ変換器に関し、特に、変換精度が単一値でなく、か
つ、低消費電力であることが要求されるオーバサンプリ
ング方式ＡＤ変換器に関する。
【０００２】
【従来の技術】オーバサンプリング方式ＡＤ変換器は、
高いサンプリング周波数による量子化ノイズの高周波域
への分散と、ΔΣ変調等によるノイズシェイピング効果
とにより、低規模，低精度のアナログ回路を用いた場合
でも、高い変換精度が得られることが特徴である。しか
し、大規模のディジタル回路を高速のサンプリングクロ
ックによって駆動するため、消費電力が大きい。これに
関しては、例えば、長橋芳行著「Ａ-Ｄ/Ｄ-Ａ変換回路の
設計」(ＣＱ出版社昭和57年刊)の記載を参考にすること
ができる。
高いサンプリング周波数による量子化ノイズの高周波域
への分散と、ΔΣ変調等によるノイズシェイピング効果
とにより、低規模，低精度のアナログ回路を用いた場合
でも、高い変換精度が得られることが特徴である。しか
し、大規模のディジタル回路を高速のサンプリングクロ
ックによって駆動するため、消費電力が大きい。これに
関しては、例えば、長橋芳行著「Ａ-Ｄ/Ｄ-Ａ変換回路の
設計」(ＣＱ出版社昭和57年刊)の記載を参考にすること
ができる。
【０００３】
【発明が解決しようとする課題】ところで、用途によっ
ては、ＡＤ変換器は必ずしも常時高い変換精度が要求さ
れているわけではない。従って、そのような場合には、
必要以上の精度を得るために、余計な電力が消費されて
いることになる。これは、特にバッテリ駆動の電子機器
においては、重大な問題となることである。本発明は上
記事情に鑑みてなされたもので、その目的とするところ
は、従来の技術における上述の如き問題を解消し、必要
な場合にのみ、最高の変換精度が得られる構成として、
それ以外の場合における上述の余計な電力を節減するこ
とを可能としたオーバサンプリング方式ＡＤ変換器を提
供することにある。
ては、ＡＤ変換器は必ずしも常時高い変換精度が要求さ
れているわけではない。従って、そのような場合には、
必要以上の精度を得るために、余計な電力が消費されて
いることになる。これは、特にバッテリ駆動の電子機器
においては、重大な問題となることである。本発明は上
記事情に鑑みてなされたもので、その目的とするところ
は、従来の技術における上述の如き問題を解消し、必要
な場合にのみ、最高の変換精度が得られる構成として、
それ以外の場合における上述の余計な電力を節減するこ
とを可能としたオーバサンプリング方式ＡＤ変換器を提
供することにある。
【０００４】
【課題を解決するための手段】本発明の上記目的は、ア
ナログ積分器と、該アナログ積分器の出力を量子化する
コンパレータと、該コンパレータの出力を累積加算する
ディジタル積分器と、該ディジタル積分器の出力をＤＡ
変換する内部ＤＡ変換器とを含み、該内部ＤＡ変換器の
アナログ出力と検出対象とするアナログ入力との差分
を、前記アナログ積分器の入力とするオーバサンプリン
グ方式ＡＤ変換器において、前記アナログ積分器，コン
パレータ，ディジタル積分器，内部ＤＡ変換器に供給さ
れるクロック周波数を、要求される最低限のＡＤ変換精
度に応じて変化させる如く構成したことを特徴とするオ
ーバサンプリング方式ＡＤ変換器により達成される。
ナログ積分器と、該アナログ積分器の出力を量子化する
コンパレータと、該コンパレータの出力を累積加算する
ディジタル積分器と、該ディジタル積分器の出力をＤＡ
変換する内部ＤＡ変換器とを含み、該内部ＤＡ変換器の
アナログ出力と検出対象とするアナログ入力との差分
を、前記アナログ積分器の入力とするオーバサンプリン
グ方式ＡＤ変換器において、前記アナログ積分器，コン
パレータ，ディジタル積分器，内部ＤＡ変換器に供給さ
れるクロック周波数を、要求される最低限のＡＤ変換精
度に応じて変化させる如く構成したことを特徴とするオ
ーバサンプリング方式ＡＤ変換器により達成される。
【０００５】
【作用】本発明に係るオーバサンプリング方式ＡＤ変換
器においては、ＣＭＯＳ論理回路では、その消費電力が
周波数に比例する特性を持つことを利用して、必要変換
精度に対応した、サンプリング周波数の低速化、およ
び、これに合わせたアナログ部の低速化，ディジタル部
不要部分のバイパス・切り離し等のアナログ，ディジタ
ル信号処理部の最適化により、電力を節減するものであ
る。また、この場合、アナログ回路にも高速性が要求さ
れなくなるため、少ないバイアス電流で低速に動作させ
ることが可能となり、これによる電力の節減が可能にな
る。
器においては、ＣＭＯＳ論理回路では、その消費電力が
周波数に比例する特性を持つことを利用して、必要変換
精度に対応した、サンプリング周波数の低速化、およ
び、これに合わせたアナログ部の低速化，ディジタル部
不要部分のバイパス・切り離し等のアナログ，ディジタ
ル信号処理部の最適化により、電力を節減するものであ
る。また、この場合、アナログ回路にも高速性が要求さ
れなくなるため、少ないバイアス電流で低速に動作させ
ることが可能となり、これによる電力の節減が可能にな
る。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例に係るオーバサ
ンプリング方式ＡＤ変換器のブロック構成図である。こ
こで、１０１は減算器、１０２はアナログ積分器、１０
３はコンパレータ、１０４は内部ＤＡ変換器、１０５は
ディジタル積分器、１０６は制御用プロセッサ、１０７
は制御を行うための情報、１０８はデシメータ、１０９
は各ブロック制御信号、１１０はサンプリング周波数ク
ロックを示している。本実施例に示すＡＤ変換器におい
ては、制御用プロセッサ１０６が、制御情報１０７を基
に判断し、変換精度低減可能と判断された場合は、サン
プリング周波数クロック１１０を下げ、制御信号１０９
を用いて１０１〜１０４の各ブロックを制御し、変換精
度を下げ、消費電力を低減する。この場合における電力
低減は、次の４つの手法により実現される。 サンプリング周波数を低減する。 高速のサンプリング周波数に対応すべく高速である、
積分器，コンパレータ， 内部ＤＡ変換器を低速化す
る。 補間型ＡＤ変換器におけるディジタル積分器の動作を
停止させる。 サンプリング周波数低減に伴うデシメータ不要部分の
切り離しを行う。 以下、上述の電力低減手法の詳細を説明する。
に説明する。図１は、本発明の一実施例に係るオーバサ
ンプリング方式ＡＤ変換器のブロック構成図である。こ
こで、１０１は減算器、１０２はアナログ積分器、１０
３はコンパレータ、１０４は内部ＤＡ変換器、１０５は
ディジタル積分器、１０６は制御用プロセッサ、１０７
は制御を行うための情報、１０８はデシメータ、１０９
は各ブロック制御信号、１１０はサンプリング周波数ク
ロックを示している。本実施例に示すＡＤ変換器におい
ては、制御用プロセッサ１０６が、制御情報１０７を基
に判断し、変換精度低減可能と判断された場合は、サン
プリング周波数クロック１１０を下げ、制御信号１０９
を用いて１０１〜１０４の各ブロックを制御し、変換精
度を下げ、消費電力を低減する。この場合における電力
低減は、次の４つの手法により実現される。 サンプリング周波数を低減する。 高速のサンプリング周波数に対応すべく高速である、
積分器，コンパレータ， 内部ＤＡ変換器を低速化す
る。 補間型ＡＤ変換器におけるディジタル積分器の動作を
停止させる。 サンプリング周波数低減に伴うデシメータ不要部分の
切り離しを行う。 以下、上述の電力低減手法の詳細を説明する。
【０００７】サンプリング周波数低減：これは、ＣＭ
ＯＳディジタル回路における消費電力が、周波数に比例
することを利用するものである。 高速積分器，コンパレータ等の低速化：これは、図
２，図３に示される２手法による。図２では、ＯＰアン
プ，コンパレータ等のバイアス電流を低減し、低速化・
低消費電力化を行うものである。ここで、２０１はアナ
ログ積分器バイアス定電流回路、２０２はコンパレータ
バイアス定電流回路、２０３はＤＡ変換器バイアス定電
流回路、２０４はバイアス用定電流回路の基準電圧を生
成するＤＡ変換器、２０５は基準電圧信号、２０６はデ
ィジタル積分回路バイパス路、２０７はバイパススイッ
チ、２０８はバイパス制御信号、２０９はディジタル積
分回路、２１０は制御用プロセッサ、２１１はアナログ
積分器、２１２はコンパレータ、２１３は内部ＤＡ変換
器を示している。
ＯＳディジタル回路における消費電力が、周波数に比例
することを利用するものである。 高速積分器，コンパレータ等の低速化：これは、図
２，図３に示される２手法による。図２では、ＯＰアン
プ，コンパレータ等のバイアス電流を低減し、低速化・
低消費電力化を行うものである。ここで、２０１はアナ
ログ積分器バイアス定電流回路、２０２はコンパレータ
バイアス定電流回路、２０３はＤＡ変換器バイアス定電
流回路、２０４はバイアス用定電流回路の基準電圧を生
成するＤＡ変換器、２０５は基準電圧信号、２０６はデ
ィジタル積分回路バイパス路、２０７はバイパススイッ
チ、２０８はバイパス制御信号、２０９はディジタル積
分回路、２１０は制御用プロセッサ、２１１はアナログ
積分器、２１２はコンパレータ、２１３は内部ＤＡ変換
器を示している。
【０００８】ここで、制御用プロセッサ２１０は、制御
情報を基に、変換精度低減可能と判断した場合は、サン
プリング周波数を下げるとともに、もはや必要以上の高
速性を有する各ブロック２１１〜２１３に対し、ＤＡ変
換器２０４を介して、バイアス用電流源２０１〜２０３
における電流値を下げ、低消費電力化を図る。また、図
３では、積分器，コンパレータを、高サンプリング周波
数用，低サンプリング周波数用の２組設けておき、制御
用プロセッサにより切り替えるものである。図３におい
て、３０１〜３０４は高サンプリング周波数用回路／低
サンプリング周波数用回路選択スイッチ、３０５は高サ
ンプリング周波数用アナログ積分器、３０６は低サンプ
リング用アナログ積分器、３０７は高サンプリング周波
数用コンパレータ、３０８は低サンプリング周波数用コ
ンパレータ、３０９は高サンプリング周波数用ＤＡ変換
器、３１０は低サンプリング周波数用ＤＡ変換器、３１
１はディジタル積分器、３１２は制御用プロセッサであ
る。
情報を基に、変換精度低減可能と判断した場合は、サン
プリング周波数を下げるとともに、もはや必要以上の高
速性を有する各ブロック２１１〜２１３に対し、ＤＡ変
換器２０４を介して、バイアス用電流源２０１〜２０３
における電流値を下げ、低消費電力化を図る。また、図
３では、積分器，コンパレータを、高サンプリング周波
数用，低サンプリング周波数用の２組設けておき、制御
用プロセッサにより切り替えるものである。図３におい
て、３０１〜３０４は高サンプリング周波数用回路／低
サンプリング周波数用回路選択スイッチ、３０５は高サ
ンプリング周波数用アナログ積分器、３０６は低サンプ
リング用アナログ積分器、３０７は高サンプリング周波
数用コンパレータ、３０８は低サンプリング周波数用コ
ンパレータ、３０９は高サンプリング周波数用ＤＡ変換
器、３１０は低サンプリング周波数用ＤＡ変換器、３１
１はディジタル積分器、３１２は制御用プロセッサであ
る。
【０００９】制御方法が図２に示した例と異なる点は、
変換精度低減時にバイアス電流を下げるのではなく、ア
ナログ積分器，コンパレータ，内部ＤＡ変換器を、低速
向けの設計であり、従って消費電力も低い、低速アナロ
グ積分器３０６，低速コンパレータ３０８，低速内部Ｄ
Ａ変換器３１０に切り替えるようにした点である。な
お、このとき、非使用の高速用各回路では、電源はカッ
トされる。 ディジタル積分器の動作停止：補間形ＡＤ変換器にお
いて、変換精度低減時にディジタル積分回路を停止させ
て信号をバイパスさせ、ΔΣ型として動作させるもの
で、積分器動作を停止させることにより電力を低減す
る。これは、図２に示される２０６〜２０９の部分であ
り、２０６がバイパス路、２０７はバイパススイッチ、
２０８はバイパススイッチ制御信号、２０９はディジタ
ル積分器である。
変換精度低減時にバイアス電流を下げるのではなく、ア
ナログ積分器，コンパレータ，内部ＤＡ変換器を、低速
向けの設計であり、従って消費電力も低い、低速アナロ
グ積分器３０６，低速コンパレータ３０８，低速内部Ｄ
Ａ変換器３１０に切り替えるようにした点である。な
お、このとき、非使用の高速用各回路では、電源はカッ
トされる。 ディジタル積分器の動作停止：補間形ＡＤ変換器にお
いて、変換精度低減時にディジタル積分回路を停止させ
て信号をバイパスさせ、ΔΣ型として動作させるもの
で、積分器動作を停止させることにより電力を低減す
る。これは、図２に示される２０６〜２０９の部分であ
り、２０６がバイパス路、２０７はバイパススイッチ、
２０８はバイパススイッチ制御信号、２０９はディジタ
ル積分器である。
【００１０】また、これに伴いコンパレータ，内部ＤＡ
変換器のビット数に変更が必要となるが、このようなビ
ット数が可変な量子化器，ＤＡ変換器の構成例を、図
４，図５に示す。図４(ａ)は、ビット数が可変な量子化
器の構成例を示す図であり、４０１はアナログ入力、４
０２は比較器、４０３は逐次比較レジスタ、４０４はデ
ィジタル出力、４０５は内部ＤＡ変換器、４０６は内部
ＤＡ変換器出力電圧、４０７は制御プロセッサからの制
御信号を示している。また、同図(ｂ)は、内部ＤＡ変換
器の出力電圧−時間特性図であり、４１０は出力電圧、
４１１は１ビット量子化器としての出力確定時刻、４１
２は２ビット量子化器出力確定時刻、４１３は３ビット
量子化器出力確定時刻、以下、４１４〜４１６が、それ
ぞれ、４〜６ビット量子化器出力確定時刻を示してい
る。制御プロセッサは、必要な量子化ビット数から、ど
の時点でデータを出力するかを制御する。
変換器のビット数に変更が必要となるが、このようなビ
ット数が可変な量子化器，ＤＡ変換器の構成例を、図
４，図５に示す。図４(ａ)は、ビット数が可変な量子化
器の構成例を示す図であり、４０１はアナログ入力、４
０２は比較器、４０３は逐次比較レジスタ、４０４はデ
ィジタル出力、４０５は内部ＤＡ変換器、４０６は内部
ＤＡ変換器出力電圧、４０７は制御プロセッサからの制
御信号を示している。また、同図(ｂ)は、内部ＤＡ変換
器の出力電圧−時間特性図であり、４１０は出力電圧、
４１１は１ビット量子化器としての出力確定時刻、４１
２は２ビット量子化器出力確定時刻、４１３は３ビット
量子化器出力確定時刻、以下、４１４〜４１６が、それ
ぞれ、４〜６ビット量子化器出力確定時刻を示してい
る。制御プロセッサは、必要な量子化ビット数から、ど
の時点でデータを出力するかを制御する。
【００１１】図５は、上述の入力データのビット数が可
変なＤＡ変換器の構成例を示すものである。ここでは、
最大６ビットの例を示している。図中、５０１は基準電
圧源、５０２はＲ−２Ｒラダー抵抗、５０３〜５０８は
任意のビット数を設定するスイッチ群、５０９は入力デ
ィジタルデータ、５１０〜５１５が入力データに対応し
てオン／オフするスイッチ群、５１６は電流電圧変換
器、５１７はアナログ出力を示している。このＤＡ変換
器において、例えば、３ビット入力とする場合は、スイ
ッチ５０３〜５０５を開き、同５０６〜５０８を閉じ、
スイッチ５１３〜５１５をグランド側に倒す。また、ス
イッチ５１０〜５１２は、入力データの３ビットに対応
させる。 サンプリング周波数低減に伴うデシメータ不要部分の
切り離し：これは、サンプリング周波数低減に伴い、デ
シメータにおけるデシメーション比が低下することによ
り、デシメータに不要部分が発生するので、これを切り
離して、余計な電力を消費しないようにするものであ
る。
変なＤＡ変換器の構成例を示すものである。ここでは、
最大６ビットの例を示している。図中、５０１は基準電
圧源、５０２はＲ−２Ｒラダー抵抗、５０３〜５０８は
任意のビット数を設定するスイッチ群、５０９は入力デ
ィジタルデータ、５１０〜５１５が入力データに対応し
てオン／オフするスイッチ群、５１６は電流電圧変換
器、５１７はアナログ出力を示している。このＤＡ変換
器において、例えば、３ビット入力とする場合は、スイ
ッチ５０３〜５０５を開き、同５０６〜５０８を閉じ、
スイッチ５１３〜５１５をグランド側に倒す。また、ス
イッチ５１０〜５１２は、入力データの３ビットに対応
させる。 サンプリング周波数低減に伴うデシメータ不要部分の
切り離し：これは、サンプリング周波数低減に伴い、デ
シメータにおけるデシメーション比が低下することによ
り、デシメータに不要部分が発生するので、これを切り
離して、余計な電力を消費しないようにするものであ
る。
【００１２】ここでは、デシメーション比を１/４から
１/２に変える場合、つまり、オーバサンリング比が４
倍から２倍へ変えられた場合を示している。これを、図
６に示す。図中、６０１はデシメータの入力データ、６
０２は出力データ、６０３，６０４は不要部分切り離し
スイッチ、６０５はレジスタ群(レジスタ１〜４の４
個)、６０６は切り離しスイッチ制御信号、６０７はレ
ジスタ用クロック、６０８は制御用プロセッサ、６０９
はデシメーションの係数格納ＲＯＭである。変換精度低
減時、制御プロセッサ６０８は、サンプリング周波数を
低下させるとともに、切り離し信号６０６を出力して、
不要となったレジスタ(ここでは、レジスタ３と４)を切
り離すとともに、レジスタのクロック６０３を１/２周
期とし、また、新たな係数を ＲＯＭ６０９から呼び出
し、変更する。この結果、全体の動作周波数が低下した
分に加えて、切り離された回路の分、消費電力が低減さ
れる。
１/２に変える場合、つまり、オーバサンリング比が４
倍から２倍へ変えられた場合を示している。これを、図
６に示す。図中、６０１はデシメータの入力データ、６
０２は出力データ、６０３，６０４は不要部分切り離し
スイッチ、６０５はレジスタ群(レジスタ１〜４の４
個)、６０６は切り離しスイッチ制御信号、６０７はレ
ジスタ用クロック、６０８は制御用プロセッサ、６０９
はデシメーションの係数格納ＲＯＭである。変換精度低
減時、制御プロセッサ６０８は、サンプリング周波数を
低下させるとともに、切り離し信号６０６を出力して、
不要となったレジスタ(ここでは、レジスタ３と４)を切
り離すとともに、レジスタのクロック６０３を１/２周
期とし、また、新たな係数を ＲＯＭ６０９から呼び出
し、変更する。この結果、全体の動作周波数が低下した
分に加えて、切り離された回路の分、消費電力が低減さ
れる。
【００１３】上記各実施例によれば、必要な場合にの
み、最高の変換精度が得られる構成として、それ以外の
場合における余計な電力を節減することを可能としたオ
ーバサンプリング方式ＡＤ変換器を実現することができ
る。なお、上記各実施例に示した技術は、適宜組み合わ
せて用いることが可能である。次に、本発明の応用例と
して、上述のオーバサンプリング方式ＡＤ変換器を、移
動無線端末に応用した構成を、図７に示す。図におい
て、復調用ＡＤ変換器７０１は、上述の精度を可変し消
費電力を低減するオーバサンプル方式ＡＤ変換器であ
り、受信信号をディジタル化して復調器に渡す働きを有
する。また、７０２はアンテナ、７０３は無線周波受信
部、７０４は無線周波送信部、７０５は変調器、７０６
は復調器、７０７は符号化された音声信号、７０８は受
信電界強度信号、７０９は電界強度信号用、７１０は入
力キーパッド、７１１は端末使用者である。移動無線端
末では、次のような状態において、復調用ＡＤ変換器７
０１の精度を低下させることが可能であるため、この場
合は、変換精度を落として、消費電力低減を図ることが
可能となる。
み、最高の変換精度が得られる構成として、それ以外の
場合における余計な電力を節減することを可能としたオ
ーバサンプリング方式ＡＤ変換器を実現することができ
る。なお、上記各実施例に示した技術は、適宜組み合わ
せて用いることが可能である。次に、本発明の応用例と
して、上述のオーバサンプリング方式ＡＤ変換器を、移
動無線端末に応用した構成を、図７に示す。図におい
て、復調用ＡＤ変換器７０１は、上述の精度を可変し消
費電力を低減するオーバサンプル方式ＡＤ変換器であ
り、受信信号をディジタル化して復調器に渡す働きを有
する。また、７０２はアンテナ、７０３は無線周波受信
部、７０４は無線周波送信部、７０５は変調器、７０６
は復調器、７０７は符号化された音声信号、７０８は受
信電界強度信号、７０９は電界強度信号用、７１０は入
力キーパッド、７１１は端末使用者である。移動無線端
末では、次のような状態において、復調用ＡＤ変換器７
０１の精度を低下させることが可能であるため、この場
合は、変換精度を落として、消費電力低減を図ることが
可能となる。
【００１４】(１)受信電界強度が十分大きい。 (２)静止中であるため、フェージングがそれほど問題と
ならない。 (３)ＢＥＲ(Ｂit Ｅrror Ｒate)マージンの大きい信号
(誤り訂正のかけられている制御チャネル信号など)を受
信している。 (４)待受中である。 (５)端末使用者が必要と判断して精度を落とす場合。
(通話可能時間が残り少なくなり、電池寿命を延ばした
いとき) 制御プロセッサは、使用者７１１からの情報，電界強度
信号７０８等を基に、端末のおかれた状況を判断し、こ
れが上記(１)〜(５)のいずれかの条件を満足する場合
は、前述の手順により、変換精度を落として、消費電力
を低減する。本実施例によれば、前述のオーバサンプリ
ング方式ＡＤ変換器を移動無線端末に応用した場合に
は、消費電力を抑え端末使用可能時間を伸ばすことがで
きるという効果が得られるものである。
ならない。 (３)ＢＥＲ(Ｂit Ｅrror Ｒate)マージンの大きい信号
(誤り訂正のかけられている制御チャネル信号など)を受
信している。 (４)待受中である。 (５)端末使用者が必要と判断して精度を落とす場合。
(通話可能時間が残り少なくなり、電池寿命を延ばした
いとき) 制御プロセッサは、使用者７１１からの情報，電界強度
信号７０８等を基に、端末のおかれた状況を判断し、こ
れが上記(１)〜(５)のいずれかの条件を満足する場合
は、前述の手順により、変換精度を落として、消費電力
を低減する。本実施例によれば、前述のオーバサンプリ
ング方式ＡＤ変換器を移動無線端末に応用した場合に
は、消費電力を抑え端末使用可能時間を伸ばすことがで
きるという効果が得られるものである。
【００１５】
【発明の効果】以上、詳細に説明した如く、本発明によ
れば、必要な場合にのみ、最高の変換精度が得られる構
成として、それ以外の場合における余計な電力を節減す
ることを可能としたオーバサンプリング方式ＡＤ変換器
を実現できるという顕著な効果を奏するものである。な
お、前述の各実施例は本発明の一例を示したものであ
り、本発明はこれらに限定されるべきものではないこと
は言うまでもないことである。また、前述の各実施例に
示した技術は、適宜組み合わせて用いることができるこ
とも言うまでもないことである。応用範囲も、移動無線
端末に限られるものではない。
れば、必要な場合にのみ、最高の変換精度が得られる構
成として、それ以外の場合における余計な電力を節減す
ることを可能としたオーバサンプリング方式ＡＤ変換器
を実現できるという顕著な効果を奏するものである。な
お、前述の各実施例は本発明の一例を示したものであ
り、本発明はこれらに限定されるべきものではないこと
は言うまでもないことである。また、前述の各実施例に
示した技術は、適宜組み合わせて用いることができるこ
とも言うまでもないことである。応用範囲も、移動無線
端末に限られるものではない。
【００１６】
【図１】本発明の一実施例に係るオーバサンプリング方
式ＡＤ変換器のブロック構成図(その１)である。
式ＡＤ変換器のブロック構成図(その１)である。
【図２】本発明の一実施例に係るオーバサンプリング方
式ＡＤ変換器のブロック構成図(その２)である。
式ＡＤ変換器のブロック構成図(その２)である。
【図３】本発明の一実施例に係るオーバサンプリング方
式ＡＤ変換器のブロック構成図(その３)である。
式ＡＤ変換器のブロック構成図(その３)である。
【図４】任意の出力ビットが得られる量子化器の構成と
動作説明図である。
動作説明図である。
【図５】入力ビット数が任意に設定可能なＤＡ変換器の
構成図である。
構成図である。
【図６】デシメーション比が可変なデシメータの構成図
である。
である。
【図７】精度可変のＡＤ変換器を用いた移動無線端末の
ブロック構成図である。
ブロック構成図である。
１０１：減算器、１０２：アナログ積分器、１０３：コ
ンパレータ、１０４：内部ＤＡ変換器、１０５：ディジ
タル積分器、１０６：制御用プロセッサ、１０７：制御
を行うための情報、１０８：デシメータ、１０９：各ブ
ロック制御信号、１１０：サンプリング周波数クロッ
ク、２０１：アナログ積分器バイアス定電流回路、２０
２：コンパレータバイアス定電流回路、２０３：ＤＡ変
換器バイアス定電流回路、２０４：バイアス用定電流回
路基準電圧を生成するＤＡ変換器、２０５：基準電圧信
号、２０６：ディジタル積分回路バイパス路、２０７：
バイパススイッチ、２０８：バイパス制御信号、２０
９：ディジタル積分器、２１１：アナログ積分器、２１
２：コンパレータ、２１３：内部ＤＡ変換器、３０１〜
３０４：高速回路／低速回路選択スイッチ、３０５：高
サンプリング周波数用アナログ積分器、３０６：低サン
プリング周波数用アナログ積分器、３０７：高サンプリ
ング周波数用コンパレータ、３０８：同低サンプリング
周波数用コンパレータ、３０９：高サンプリング周波数
用ＤＡ変換器、３１０：低サンプリング周波数用ＤＡ変
換器、３１１：ディジタル積分回路、３１２：制御用プ
ロセッサ、４０１：アナログ入力、４０２：比較器、４
０３：逐次比較レジスタ、４０４：ディジタル出力、４
０５：内部ＤＡ変換器、４０６：内部ＤＡ変換器出力電
圧、４０７：制御プロセッサからの制御信号、４１０：
出力電圧、４１１：１ビット量子化出力確定時刻、４１
２：２ビット量子化出力確定時刻、４１３：３ビット量
子化出力確定時刻、４１４：４ビット量子化出力確定時
刻、４１５：５ビット量子化出力確定時刻、４１６：６
ビット量子化出力確定時刻、５０１：基準電圧源、５０
２：Ｒ−２Ｒラダー抵抗、５０３〜５０８：任意の入力
ビット数を設定するスイッチ群、５０９：入力ディジタ
ルデータ、５１０〜５１５：入力データに対応してオン
／オフするスイッチ群、５１６：電流電圧変換器、５１
７：アナログ出力、６０１：デシメータの入力データ、
６０２：出力データ、６０３、６０４：不要部分切り離
しスイッチ、６０５：レジスタ群、６０６：切り離しス
イッチ制御信号、６０７：レジスタ用クロック、６０
８：制御用プロセッサ、６０９：デシメーションの係数
格納ＲＯＭ、７０１：精度が可変できるオーバサンプル
ＡＤ変換器（符号化音声信号用ＡＤ変換器）、７０２：
アンテナ、７０３：無線周波受信部、７０４：無線周波
送信部、７０５：変調器、７０６：復調器、７０７：符
号化された音声信号、７０８：電界強度信号、７０９：
電界強度信号用、７１０：入力キーパッド、７１１：端
末使用者。
ンパレータ、１０４：内部ＤＡ変換器、１０５：ディジ
タル積分器、１０６：制御用プロセッサ、１０７：制御
を行うための情報、１０８：デシメータ、１０９：各ブ
ロック制御信号、１１０：サンプリング周波数クロッ
ク、２０１：アナログ積分器バイアス定電流回路、２０
２：コンパレータバイアス定電流回路、２０３：ＤＡ変
換器バイアス定電流回路、２０４：バイアス用定電流回
路基準電圧を生成するＤＡ変換器、２０５：基準電圧信
号、２０６：ディジタル積分回路バイパス路、２０７：
バイパススイッチ、２０８：バイパス制御信号、２０
９：ディジタル積分器、２１１：アナログ積分器、２１
２：コンパレータ、２１３：内部ＤＡ変換器、３０１〜
３０４：高速回路／低速回路選択スイッチ、３０５：高
サンプリング周波数用アナログ積分器、３０６：低サン
プリング周波数用アナログ積分器、３０７：高サンプリ
ング周波数用コンパレータ、３０８：同低サンプリング
周波数用コンパレータ、３０９：高サンプリング周波数
用ＤＡ変換器、３１０：低サンプリング周波数用ＤＡ変
換器、３１１：ディジタル積分回路、３１２：制御用プ
ロセッサ、４０１：アナログ入力、４０２：比較器、４
０３：逐次比較レジスタ、４０４：ディジタル出力、４
０５：内部ＤＡ変換器、４０６：内部ＤＡ変換器出力電
圧、４０７：制御プロセッサからの制御信号、４１０：
出力電圧、４１１：１ビット量子化出力確定時刻、４１
２：２ビット量子化出力確定時刻、４１３：３ビット量
子化出力確定時刻、４１４：４ビット量子化出力確定時
刻、４１５：５ビット量子化出力確定時刻、４１６：６
ビット量子化出力確定時刻、５０１：基準電圧源、５０
２：Ｒ−２Ｒラダー抵抗、５０３〜５０８：任意の入力
ビット数を設定するスイッチ群、５０９：入力ディジタ
ルデータ、５１０〜５１５：入力データに対応してオン
／オフするスイッチ群、５１６：電流電圧変換器、５１
７：アナログ出力、６０１：デシメータの入力データ、
６０２：出力データ、６０３、６０４：不要部分切り離
しスイッチ、６０５：レジスタ群、６０６：切り離しス
イッチ制御信号、６０７：レジスタ用クロック、６０
８：制御用プロセッサ、６０９：デシメーションの係数
格納ＲＯＭ、７０１：精度が可変できるオーバサンプル
ＡＤ変換器（符号化音声信号用ＡＤ変換器）、７０２：
アンテナ、７０３：無線周波受信部、７０４：無線周波
送信部、７０５：変調器、７０６：復調器、７０７：符
号化された音声信号、７０８：電界強度信号、７０９：
電界強度信号用、７１０：入力キーパッド、７１１：端
末使用者。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 波多野 雄治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】 アナログ積分器と、該アナログ積分器の
出力を量子化するコンパレータと、該コンパレータの出
力を累積加算するディジタル積分器と、該ディジタル積
分器の出力をＤＡ変換する内部ＤＡ変換器とを含み、該
内部ＤＡ変換器のアナログ出力と検出対象とするアナロ
グ入力との差分を、前記アナログ積分器の入力とするオ
ーバサンプリング方式ＡＤ変換器において、前記アナロ
グ積分器，コンパレータ，ディジタル積分器，内部ＤＡ
変換器に供給されるクロック周波数を、要求される最低
限のＡＤ変換精度に応じて変化させる如く構成したこと
を特徴とするオーバサンプリング方式ＡＤ変換器。 - 【請求項２】 アナログ積分器と、該アナログ積分器の
出力を量子化するコンパレータと、該コンパレータの出
力を累積加算するディジタル積分器と、該ディジタル積
分器の出力をＤＡ変換する内部ＤＡ変換器とを含み、該
内部ＤＡ変換器のアナログ出力と検出対象とするアナロ
グ入力との差分を、前記アナログ積分器の入力とするオ
ーバサンプリング方式ＡＤ変換器において、ＡＤ変換精
度低減時には、前記アナログ積分器，コンパレータ，内
部ＤＡ変換器においてバイアス電流を低減することを特
徴とするオーバサンプリング方式ＡＤ変換器。 - 【請求項３】 アナログ積分器と、該アナログ積分器の
出力を量子化するコンパレータと、該コンパレータの出
力を累積加算するディジタル積分器と、該ディジタル積
分器の出力をＤＡ変換する内部ＤＡ変換器とを含み、該
内部ＤＡ変換器のアナログ出力と検出対象とするアナロ
グ入力との差分を、前記アナログ積分器の入力とするオ
ーバサンプリング方式ＡＤ変換器において、前記アナロ
グ積分器，コンパレータ，内部ＤＡ変換器を、高バイア
ス電流の回路／低バイアス電流の回路の２系統設けてお
き、ＡＤ変換精度に応じて、これらを切り替えることを
特徴とするオーバサンプリング方式ＡＤ変換器。 - 【請求項４】 アナログ積分器と、該アナログ積分器の
出力を量子化するコンパレータと、該コンパレータの出
力を累積加算するディジタル積分器と、該ディジタル積
分器の出力をＤＡ変換する内部ＤＡ変換器とを含み、該
内部ＤＡ変換器のアナログ出力と検出対象とするアナロ
グ入力との差分を、前記アナログ積分器の入力とするオ
ーバサンプリング方式ＡＤ変換器において、変換精度低
減時には、前記ディジタル積分器の動作を停止させるこ
とを特徴とするオーバサンプリング方式ＡＤ変換器。 - 【請求項５】 前記ディジタル積分器に、出力の平均化
による雑音除去・データ周波数低減のためのデシメータ
を持ち、該デシメータはサンプリング周波数低下時に、
不要となる部分を切り離す如く構成したことを特徴とす
る請求項１記載のオーバサンプリング方式ＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18091392A JPH0629856A (ja) | 1992-07-08 | 1992-07-08 | オーバサンプリング方式ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18091392A JPH0629856A (ja) | 1992-07-08 | 1992-07-08 | オーバサンプリング方式ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629856A true JPH0629856A (ja) | 1994-02-04 |
Family
ID=16091483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18091392A Pending JPH0629856A (ja) | 1992-07-08 | 1992-07-08 | オーバサンプリング方式ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629856A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038531A1 (ja) * | 2004-10-07 | 2006-04-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置及びデルタシグマ変調器、並びにそれらの抵抗値調整方法 |
| JP2006195170A (ja) * | 2005-01-13 | 2006-07-27 | Nec Electronics Corp | コントローラ・ドライバ及びそれを用いた液晶表示装置 |
| WO2012093485A1 (ja) * | 2011-01-06 | 2012-07-12 | 富士通株式会社 | 信号変調回路、信号変調装置および信号変調方法 |
| JP2015201860A (ja) * | 2015-05-22 | 2015-11-12 | 株式会社日立製作所 | 無線送信機、無線受信機、無線通信システム、昇降機制御システムおよび変電設備制御システム |
| US10605836B2 (en) | 2017-11-15 | 2020-03-31 | Denso Corporation | Voltage detection device |
-
1992
- 1992-07-08 JP JP18091392A patent/JPH0629856A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038531A1 (ja) * | 2004-10-07 | 2006-04-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置及びデルタシグマ変調器、並びにそれらの抵抗値調整方法 |
| JP2006195170A (ja) * | 2005-01-13 | 2006-07-27 | Nec Electronics Corp | コントローラ・ドライバ及びそれを用いた液晶表示装置 |
| WO2012093485A1 (ja) * | 2011-01-06 | 2012-07-12 | 富士通株式会社 | 信号変調回路、信号変調装置および信号変調方法 |
| JP5505520B2 (ja) * | 2011-01-06 | 2014-05-28 | 富士通株式会社 | 信号変調回路、信号変調装置および信号変調方法 |
| JP2015201860A (ja) * | 2015-05-22 | 2015-11-12 | 株式会社日立製作所 | 無線送信機、無線受信機、無線通信システム、昇降機制御システムおよび変電設備制御システム |
| US10605836B2 (en) | 2017-11-15 | 2020-03-31 | Denso Corporation | Voltage detection device |
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