JPH0624244B2 - 複合半導体装置 - Google Patents
複合半導体装置Info
- Publication number
- JPH0624244B2 JPH0624244B2 JP62145091A JP14509187A JPH0624244B2 JP H0624244 B2 JPH0624244 B2 JP H0624244B2 JP 62145091 A JP62145091 A JP 62145091A JP 14509187 A JP14509187 A JP 14509187A JP H0624244 B2 JPH0624244 B2 JP H0624244B2
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- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
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- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳゲートでオン・オフできるサイリスタ
に係わり、特にその高速化，作り易さに好適な構造に関
る。
に係わり、特にその高速化，作り易さに好適な構造に関
る。
従来、ＭＯＳゲートでオン・・オフできるサイリスタに
ついては、アイ・イー・イー・イー，トランザクシヨン
ズ オン エレクトロン デバイシズ，イーデイー−３
３，（１９８６年）、第1609頁から第１６１頁（ＩＥＥ
Ｅ，Transactions on Electron Devices,Vol.ＥＤ−３
３，（１９８６）pp１６０９〜１６１８）において論じ
られている。第５図は上記論文のＦig．５に記載されて
いる従来例を示す。この複合半導体装置５には例えばｐ
+基板１１上にｎ-層１２が形成されている。さらにｎ-
層１２内にｐ層１６，ｐ層１６内にｎ+層１７，ｎ+層１
７内にｐ+層１８が、そして表面に露出しているｎ-１２
を挟んでｐ+層１８と別のｐ+層１８の間にＭＯＳゲート
が形成されている。ＭＯＳゲートはゲート電極２３と絶
縁膜３１からなる。ｎ+層１７とｐ+層１８はカソード電
極２２で短絡され、もう一方の主表面にはアノード電極
２１０が低抵抗接触している。
ついては、アイ・イー・イー・イー，トランザクシヨン
ズ オン エレクトロン デバイシズ，イーデイー−３
３，（１９８６年）、第1609頁から第１６１頁（ＩＥＥ
Ｅ，Transactions on Electron Devices,Vol.ＥＤ−３
３，（１９８６）pp１６０９〜１６１８）において論じ
られている。第５図は上記論文のＦig．５に記載されて
いる従来例を示す。この複合半導体装置５には例えばｐ
+基板１１上にｎ-層１２が形成されている。さらにｎ-
層１２内にｐ層１６，ｐ層１６内にｎ+層１７，ｎ+層１
７内にｐ+層１８が、そして表面に露出しているｎ-１２
を挟んでｐ+層１８と別のｐ+層１８の間にＭＯＳゲート
が形成されている。ＭＯＳゲートはゲート電極２３と絶
縁膜３１からなる。ｎ+層１７とｐ+層１８はカソード電
極２２で短絡され、もう一方の主表面にはアノード電極
２１０が低抵抗接触している。
このような複合半導体装置５をオン状態にするには例え
ばカソード電極２２をＯＶとし、ゲート電極２３を正の
電位にすれば良い。これにより、ｎ+層１７，ｐ層１
６，ｎ-層１２からなるｎチヤンネルMOSFETが動作し、
カソード電極２２からｎ-層１２へ電子が流れる。こ
の電子がｐ+層１１（ｐエミツタ層），ｎ-層１２（ｎ
ベース層），ｐ層１６（ｐベース），ｎ+層１７（ｎエ
ミツタ層）からなるｐｎｐｎ構造のサイリスタのベース
電流となり、ｐ+層１１（ｐエミツタ層）からホール
の注入、さらにこのホールがｎ＋層１７（ｎエミツタ
層）から電子の注入を促す結果、上記サイリスタが点
弧し、装置５はオフ状態となる。一方、この装置５をオ
フ状態に移行させるには、ゲート電極２３を負の電位に
する。その結果、ｐ+層１８，ｎ+層１７，ｐ層１６から
なるｐチヤンネルMOSFET が動き、ｐ層１６はｎ＋層１
７に所謂エミツタ短絡され、ｎ＋エミツタ層１７からの
電子の注入がなくなる。加えて短絡されたことにより、
ｐベース層１６及びｎ−ベース層１２に蓄積された過剰
キヤリアがカソード電極２２へ引き出され、装置５はタ
ーンオフする。
ばカソード電極２２をＯＶとし、ゲート電極２３を正の
電位にすれば良い。これにより、ｎ+層１７，ｐ層１
６，ｎ-層１２からなるｎチヤンネルMOSFETが動作し、
カソード電極２２からｎ-層１２へ電子が流れる。こ
の電子がｐ+層１１（ｐエミツタ層），ｎ-層１２（ｎ
ベース層），ｐ層１６（ｐベース），ｎ+層１７（ｎエ
ミツタ層）からなるｐｎｐｎ構造のサイリスタのベース
電流となり、ｐ+層１１（ｐエミツタ層）からホール
の注入、さらにこのホールがｎ＋層１７（ｎエミツタ
層）から電子の注入を促す結果、上記サイリスタが点
弧し、装置５はオフ状態となる。一方、この装置５をオ
フ状態に移行させるには、ゲート電極２３を負の電位に
する。その結果、ｐ+層１８，ｎ+層１７，ｐ層１６から
なるｐチヤンネルMOSFET が動き、ｐ層１６はｎ＋層１
７に所謂エミツタ短絡され、ｎ＋エミツタ層１７からの
電子の注入がなくなる。加えて短絡されたことにより、
ｐベース層１６及びｎ−ベース層１２に蓄積された過剰
キヤリアがカソード電極２２へ引き出され、装置５はタ
ーンオフする。
しかし上記半導体装置５は、ｐｎｐｎｐと５層構造と複
雑で、さらにｎ＋エミツタ層１７にｐチヤンネル層を形
成するためMOSFETのしきい値電圧が高くなり、引いては
チヤンネル抵抗が大きくなる結果、過剰キヤリアの引出
しが妨げられターンオフ速度が大きくなるという問題が
あつた。これを解決するためゲートで電極２３下の部分
のｎ＋層１７だけを低濃度にする方法も検討されている
が、益々製作工程が煩雑化する欠点があつた。
雑で、さらにｎ＋エミツタ層１７にｐチヤンネル層を形
成するためMOSFETのしきい値電圧が高くなり、引いては
チヤンネル抵抗が大きくなる結果、過剰キヤリアの引出
しが妨げられターンオフ速度が大きくなるという問題が
あつた。これを解決するためゲートで電極２３下の部分
のｎ＋層１７だけを低濃度にする方法も検討されている
が、益々製作工程が煩雑化する欠点があつた。
本発明の目的は、作り易くしかも高速化に好適な複合半
導体装置を提供することにある。
導体装置を提供することにある。
上記目的は、例えば５層のｐｎｐｎｐ構造を４層のｐｎ
ｐｎ構造とし、さらにｐベース層とｎ-層と新たなｐ層
によりｐチヤンネルMOSFETを形成することにより達成さ
れる。
ｐｎ構造とし、さらにｐベース層とｎ-層と新たなｐ層
によりｐチヤンネルMOSFETを形成することにより達成さ
れる。
また、上記導電型のｐ型，ｎ型を逆にしてもよい。
本発明の複合半導体装置は、５層構造を４層構造とする
ことによつて作り易くすると同時に、ｐチヤンネル領域
にｎ−層を用いているのでしきい値電圧が下がる結果チ
ヤンネル抵抗が小さくなり、過剰キヤリアが引き出し易
くなるので、高速にターンオフする。
ことによつて作り易くすると同時に、ｐチヤンネル領域
にｎ−層を用いているのでしきい値電圧が下がる結果チ
ヤンネル抵抗が小さくなり、過剰キヤリアが引き出し易
くなるので、高速にターンオフする。
以下、本発明の一実施例を第１図により説明する。本発
明の複合半導体装置１には、例えばｐ+基板１１上にｎ-
層１２，ｐ層１３，ｎ+層１５が形成されている。さら
にｐ層１３とは独立にｐ層１４が形成され、ｎ+層１
５，ｐ層１３，ｎ-層１２，ｐ層１４をまたがつて表面
にＭＯＳゲートが作られている。ｎ＋層１５とｐ層１４
４はカソード電極２２で短絡されている。一方、ｐ＋層
２１はアノード電極２１に低抵抗接触している。この装
置１をオン状態にするには、従来と同様にゲート電極２
３に正の電位を加える。これにより、ｎ-層１２，ｐ層
１３，ｎ+層１５からなるｎチヤンネルMOSFET が動作
し、電子がｎ-層１２に流れる。この電子がベース
電流となり、ｐ＋層１１，ｎ-層１２，ｐ層１３，ｎ+層
１５からなるｐｎｐｎ構造のサイリスタが点弧し、オン
状態となる。オフ状態へ移行させるにはゲート電極２３
に負の電位を加える。ｐ層１３，ｎ-層１２，ｐ層１４
からなるｐチヤンネルMOSFET が動作し、ｎ+エミツタ層
とｐ層１３が短絡され、ｎ＋エミツタ層１５からの電子
の注入がなくなる。さらに、ｐ層１３及びｎ−層に蓄
積された過剰キヤリアがｐ層１４よりカソード電極２２
へ引き出され装置２はターンオフする。
明の複合半導体装置１には、例えばｐ+基板１１上にｎ-
層１２，ｐ層１３，ｎ+層１５が形成されている。さら
にｐ層１３とは独立にｐ層１４が形成され、ｎ+層１
５，ｐ層１３，ｎ-層１２，ｐ層１４をまたがつて表面
にＭＯＳゲートが作られている。ｎ＋層１５とｐ層１４
４はカソード電極２２で短絡されている。一方、ｐ＋層
２１はアノード電極２１に低抵抗接触している。この装
置１をオン状態にするには、従来と同様にゲート電極２
３に正の電位を加える。これにより、ｎ-層１２，ｐ層
１３，ｎ+層１５からなるｎチヤンネルMOSFET が動作
し、電子がｎ-層１２に流れる。この電子がベース
電流となり、ｐ＋層１１，ｎ-層１２，ｐ層１３，ｎ+層
１５からなるｐｎｐｎ構造のサイリスタが点弧し、オン
状態となる。オフ状態へ移行させるにはゲート電極２３
に負の電位を加える。ｐ層１３，ｎ-層１２，ｐ層１４
からなるｐチヤンネルMOSFET が動作し、ｎ+エミツタ層
とｐ層１３が短絡され、ｎ＋エミツタ層１５からの電子
の注入がなくなる。さらに、ｐ層１３及びｎ−層に蓄
積された過剰キヤリアがｐ層１４よりカソード電極２２
へ引き出され装置２はターンオフする。
本実施例によれば、ｐｎｐｎの４層で従来の５層の装置
と同機能をもたせることができ、製作が容易になる。さ
らにｐチヤンネルMOSFETのチヤンネル層となるｎ−層１
２のキヤリア濃度を低くできるため、従来のｎ＋層１７
に比べしきい値電圧を低くできる結果、チヤンネル抵抗
が小さくなり、過剰キヤリアを引き出し易くなる。これ
により高速にターンオフする。さらに−層１２に蓄積さ
れた過剰キヤリアをｐチヤンネルを通過させることな
く、直接ｐ層１４へ引き出せることも高速にターンオフ
する要因となつている。本発明者等が検討した結果従来
より約２倍に高速化することができた。
と同機能をもたせることができ、製作が容易になる。さ
らにｐチヤンネルMOSFETのチヤンネル層となるｎ−層１
２のキヤリア濃度を低くできるため、従来のｎ＋層１７
に比べしきい値電圧を低くできる結果、チヤンネル抵抗
が小さくなり、過剰キヤリアを引き出し易くなる。これ
により高速にターンオフする。さらに−層１２に蓄積さ
れた過剰キヤリアをｐチヤンネルを通過させることな
く、直接ｐ層１４へ引き出せることも高速にターンオフ
する要因となつている。本発明者等が検討した結果従来
より約２倍に高速化することができた。
第２図は本発明の変形例を示す。第１図と異なる点は、
ｐ+層１１とｎ-層１２の間にｎ層１２０を、ｎ+層１５
とｐ層１３の間にｐ+層１３０、さらにｐ層１４内に＋
層を設けた点である。ｎ層１２０に設けることにより、
ｐ層１３・ｎ−層１２接合に生じる空乏層がｐ＋層１１
に到達しリーチスルーするのを防ぐことができ、耐圧を
向上させることができる。したがつて同じ耐圧であれ
ば、ｎ層１２０を設けることにより、ｎ−層を薄くで
き、動作抵抗を小さくできる結果、大電流化が可能とな
る。さらに、ｐ+層１３０，１４０を設けることによ
り、ｐチヤンネルMOSFETの寄生抵抗が小さくなり高速化
できる。また、ｐ＋層１３０でｎ＋層１５からの電子の
注入効率を適度に制御することにより、この装置２の耐
圧をｐ層１３・ｎ−層１２・ｎ層１２０で決まる耐圧ま
で高めることができ、負のゲート電圧を加えなくても所
謂ノーマルオフの装置とすることが可能となる。
ｐ+層１１とｎ-層１２の間にｎ層１２０を、ｎ+層１５
とｐ層１３の間にｐ+層１３０、さらにｐ層１４内に＋
層を設けた点である。ｎ層１２０に設けることにより、
ｐ層１３・ｎ−層１２接合に生じる空乏層がｐ＋層１１
に到達しリーチスルーするのを防ぐことができ、耐圧を
向上させることができる。したがつて同じ耐圧であれ
ば、ｎ層１２０を設けることにより、ｎ−層を薄くで
き、動作抵抗を小さくできる結果、大電流化が可能とな
る。さらに、ｐ+層１３０，１４０を設けることによ
り、ｐチヤンネルMOSFETの寄生抵抗が小さくなり高速化
できる。また、ｐ＋層１３０でｎ＋層１５からの電子の
注入効率を適度に制御することにより、この装置２の耐
圧をｐ層１３・ｎ−層１２・ｎ層１２０で決まる耐圧ま
で高めることができ、負のゲート電圧を加えなくても所
謂ノーマルオフの装置とすることが可能となる。
図中の符号で、第１図と同一符号の部分は、同一部分又
は同等部分を示す。
は同等部分を示す。
第３図は本発明の一変形例でｐ+層１１０とｎ+層１１１
がアノード電極に低抵抗接触している。これによりｎ−
層に蓄積された過剰キヤリアのホールをｐ層１４へ引き
出すだけでなく、電子をｎ＋層１１１を通じてアノード
電極２１へ引き出すことができる結果、装置３はより高
速にターンオフする。もちろん、第２図の特長を第３図
に適用することは言うまでもない。
がアノード電極に低抵抗接触している。これによりｎ−
層に蓄積された過剰キヤリアのホールをｐ層１４へ引き
出すだけでなく、電子をｎ＋層１１１を通じてアノード
電極２１へ引き出すことができる結果、装置３はより高
速にターンオフする。もちろん、第２図の特長を第３図
に適用することは言うまでもない。
第４図は本発明を横形装置に適用した一応用例を示す。
本応用例では、支持体４１内に絶縁膜３２を介してｐ＋
層１１が形成されている。アノード電極２１はカソード
電極２２と同一表面に形成されている。このような構造
とすることにより、ＩＣ等の集積回路にも応用できる。
本応用例では、支持体４１内に絶縁膜３２を介してｐ＋
層１１が形成されている。アノード電極２１はカソード
電極２２と同一表面に形成されている。このような構造
とすることにより、ＩＣ等の集積回路にも応用できる。
第４図および第５図の図中の符号で、第１図と同一部号
の部分は、同一部分又は同等部分を示す。
の部分は、同一部分又は同等部分を示す。
以上、本発明の説明したｐ層とｎ層を逆にした場合にも
同様の効果があることは言うまでもない。
同様の効果があることは言うまでもない。
本発明によれば、従来の５層構造をｐｎｐｎの４層構造
にできるので製作が容易になるとともに、エミツタの短
絡抵抗が小さくできるので高速のターンオフが可能とな
る。
にできるので製作が容易になるとともに、エミツタの短
絡抵抗が小さくできるので高速のターンオフが可能とな
る。
第１図は本発明の一実施例の断面図、第２図と第３図は
本発明の変形例の断面図、第４図は本発明の応用例の断
面図、第５図は従来例の断面図である。 １１……ｐ+層、１２……ｎ-層、１３，１４……ｐ層、
１５……ｎ+層、２１……アノード電極、２２……カソ
ード電極、２３……ＭＯＳゲート電極。
本発明の変形例の断面図、第４図は本発明の応用例の断
面図、第５図は従来例の断面図である。 １１……ｐ+層、１２……ｎ-層、１３，１４……ｐ層、
１５……ｎ+層、２１……アノード電極、２２……カソ
ード電極、２３……ＭＯＳゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 安紀 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭57−43461（ＪＰ，Ａ) 特開 昭57−120369（ＪＰ，Ａ) 特開 昭58−108723（ＪＰ，Ａ) 特開 昭63−209172（ＪＰ，Ａ) 特開 昭60−164359（ＪＰ，Ａ) 特開 昭62−21273（ＪＰ，Ａ)
Claims (3)
- 【請求項１】一方導電型の第一の半導体領域と、 第一の半導体領域に隣接し、第一の半導体領域より低不
純物濃度を有する他方導電型の第２の半導体領域と、 第２の半導体領域表面から内部に延び、第２の半導体領
域より高不純物濃度を有する複数個の一方導電型の第３
の半導体領域と、 複数個の第３の半導体領域のうち隣接する領域の一方側
に表面から内部に延び、第３の半導体領域より高不純物
濃度を有する他方導電型の第４の半導体領域と、 第１の半導体領域表面に低抵抗接触する第１の主電極
と、 隣接する第３の半導体領域のうちの一方側に形成された
第４の半導体領域表面のみ及び他方側の第３の半導体領
域表面のみに低抵抗接触する第２の主電極と、 隣接する第３の半導体領域のうち一方側に形成された第
４の半導体領域表面から一方側の第３の半導体領域表面
及び第２の半導体領域表面を経て他方側の第３の半導体
表面上にゲート絶縁膜を介して形成されたゲート電極と
を具備し、 第１の主電極と第２の主電極との間をオフ状態からオン
状態に移行させる場合、ゲート電極にその下の第３の半
導体領域表面にチャネルを形成するに十分な電位が付与
され、オン状態からオフ状態に移行させる場合、ゲート
電極にその下の第２の半導体領域表面にチャネルを形成
するに十分な電位が付与されることを特徴とする複合半
導体装置。 - 【請求項２】特許請求の範囲第１項において、第２の半
導体領域が第１の半導体領域に隣接する第１の部分と、
第３の半導体領域に隣接し第１の部分より低不純物濃度
を有する第２の部分とから構成されていることを特徴と
する複合半導体装置。 - 【請求項３】特許請求の範囲第１項において、第１の主
電極が第１の半導体領域表面及び第２の半導体領域表面
に低抵抗接触していることを特徴とする複合半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145091A JPH0624244B2 (ja) | 1987-06-12 | 1987-06-12 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145091A JPH0624244B2 (ja) | 1987-06-12 | 1987-06-12 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310171A JPS63310171A (ja) | 1988-12-19 |
| JPH0624244B2 true JPH0624244B2 (ja) | 1994-03-30 |
Family
ID=15377171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145091A Expired - Lifetime JPH0624244B2 (ja) | 1987-06-12 | 1987-06-12 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624244B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738071B2 (ja) * | 1989-10-23 | 1998-04-08 | 富士電機株式会社 | Ｍｏｓコントロールサイリスタ |
| EP0438700A1 (de) * | 1990-01-25 | 1991-07-31 | Asea Brown Boveri Ag | Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement sowie Verfahren zu dessen Herstellung |
| JP2597412B2 (ja) * | 1990-03-20 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0795597B2 (ja) * | 1990-08-18 | 1995-10-11 | 三菱電機株式会社 | サイリスタおよびその製造方法 |
| DE59107127D1 (de) * | 1991-04-11 | 1996-02-01 | Asea Brown Boveri | Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement |
| US5223732A (en) * | 1991-05-28 | 1993-06-29 | Motorola, Inc. | Insulated gate semiconductor device with reduced based-to-source electrode short |
| EP0540017B1 (en) * | 1991-10-31 | 1997-12-29 | Kabushiki Kaisha Toshiba | MOS gate controlled thyristor |
| US5225702A (en) * | 1991-12-05 | 1993-07-06 | Texas Instruments Incorporated | Silicon controlled rectifier structure for electrostatic discharge protection |
| JP2739002B2 (ja) * | 1991-12-20 | 1998-04-08 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2793925B2 (ja) * | 1992-01-14 | 1998-09-03 | 松下電工株式会社 | 制御ゲート付きサイリスタ |
| JP2818348B2 (ja) * | 1993-03-01 | 1998-10-30 | 株式会社東芝 | 半導体装置 |
| US5498884A (en) * | 1994-06-24 | 1996-03-12 | International Rectifier Corporation | MOS-controlled thyristor with current saturation characteristics |
| US5444272A (en) * | 1994-07-28 | 1995-08-22 | International Rectifier Corporation | Three-terminal thyristor with single MOS-gate controlled characteristics |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3024015A1 (de) * | 1980-06-26 | 1982-01-07 | Siemens AG, 1000 Berlin und 8000 München | Steuerbarer halbleiterschalter |
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| IE53895B1 (en) * | 1981-11-23 | 1989-04-12 | Gen Electric | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
| JP2557367B2 (ja) * | 1987-02-26 | 1996-11-27 | 株式会社東芝 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
-
1987
- 1987-06-12 JP JP62145091A patent/JPH0624244B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310171A (ja) | 1988-12-19 |
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