JPH06223211A - Logarithmic amplifier - Google Patents
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- JPH06223211A JPH06223211A JP5027193A JP2719393A JPH06223211A JP H06223211 A JPH06223211 A JP H06223211A JP 5027193 A JP5027193 A JP 5027193A JP 2719393 A JP2719393 A JP 2719393A JP H06223211 A JPH06223211 A JP H06223211A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、対数増幅器、特に高
速動作が可能で、温度係数を実質的に無視できる程度に
小さくした対数増幅器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logarithmic amplifier, and more particularly to a logarithmic amplifier capable of high-speed operation and having a temperature coefficient which is substantially negligible.
【0002】[0002]
【従来の技術】従来、対数増幅器としては、図6に示す
ような構成のものが知られている。この対数増幅器は、
反転入力端を入力抵抗Ra を介して入力端子101 に接続
すると共に、ダイオードを介して出力端に接続し、非反
転入力端をGNDに接続した第1の演算増幅器102 と、
非反転入力端を第1の演算増幅器102 の出力端と接続
し、反転入力端を電流源IREF に接続すると共にダイオ
ードを介して出力端に接続した第2の演算増幅器103
と、非反転入力端を第2の演算増幅器103 の出力端に接
続し、反転入力端を直列に接続された出力抵抗Rb ,R
c の接続点に接続し、出力端を出力抵抗Rb ,Rc と出
力端子105 に接続した第3の演算増幅器104 とで構成さ
れている。2. Description of the Related Art Conventionally, a logarithmic amplifier having a structure as shown in FIG. 6 is known. This logarithmic amplifier
A first operational amplifier 102 having an inverting input terminal connected to an input terminal 101 via an input resistor Ra , an output terminal connected via a diode, and a non-inverting input terminal connected to GND;
A second operational amplifier 103 having a non-inverting input terminal connected to the output terminal of the first operational amplifier 102, an inverting input terminal connected to the current source I REF, and a diode connected to the output terminal.
And the non-inverting input terminal is connected to the output terminal of the second operational amplifier 103, and the inverting input terminal is connected in series to output resistors R b and R.
connected to a node c, the output resistance R b the output end, and a third operational amplifier 104 which is connected to the R c output terminal 105.
【0003】このように構成された対数増幅器におい
て、入力端子101 に入力電圧VINが印加され、入力電流
IIN(IIN=VIN/Ra )が入力されると、次式(1)
で表される対数変換された出力電圧VOUT が出力端子10
5 より得られる。 VOUT =(1+Rc /Rb )・kT/q・ln(IREF /IIN) ・・・・・(1)In the logarithmic amplifier constructed as above, when the input voltage V IN is applied to the input terminal 101 and the input current I IN (I IN = V IN / R a ) is input, the following equation (1)
The logarithmically converted output voltage V OUT represented by
Obtained from 5. V OUT = (1 + R c / R b ) · kT / q · ln (I REF / I IN ) (1)
【0004】また、高速動作可能な対数増幅器として
は、図7に示すように、全波検出器111 とアンプ/リミ
ッタ112 からなる単位回路113 を多段に接続し、全波検
出器111 の出力を合計することにより、入力電圧VINに
対して、近似した対数変換出力IOUT が得られるように
構成したものが知られている。なお、図7における全波
検出器111 及びアンプ/リミッタ112 からなる単位回路
113 の具体的な回路構成を図8に示す。Further, as a logarithmic amplifier capable of high-speed operation, as shown in FIG. 7, a unit circuit 113 composed of a full-wave detector 111 and an amplifier / limiter 112 is connected in multiple stages to output the output of the full-wave detector 111. It is known that by summing, an approximate logarithmic conversion output I OUT is obtained with respect to the input voltage V IN . A unit circuit including the full-wave detector 111 and the amplifier / limiter 112 in FIG.
A specific circuit configuration of 113 is shown in FIG.
【0005】[0005]
【発明が解決しようとする課題】ところで、図6に示し
た従来の対数増幅器は、入力電流IINに対して高精度で
対数変換出力が得られるという特長があるが、高速動作
が不可能で、温度係数が大きいという欠点がある。温度
特性は式(1)から明らかなように、絶対温度Tに比例
する。これをキャンセルするためには、出力抵抗Rb 又
はRc に適当な温度係数をもたせればよいが、そのよう
な適切な温度係数をもつ抵抗をモノリシックに形成する
ことは、一般的には不可能である。By the way, the conventional logarithmic amplifier shown in FIG. 6 has a feature that a logarithmic conversion output can be obtained with high accuracy with respect to the input current I IN , but it cannot operate at high speed. However, there is a drawback that the temperature coefficient is large. The temperature characteristic is proportional to the absolute temperature T, as is clear from the equation (1). In order to cancel this, it suffices to provide the output resistance R b or R c with an appropriate temperature coefficient, but it is generally not desirable to form a resistor having such an appropriate temperature coefficient monolithically. It is possible.
【0006】また図7,図8に示した対数増幅器は、高
速動作可能であるが、対数変換の近似出力であるため精
度が高くなく、しかも入力電圧範囲が小さく、更に温度
特性の補正が困難であるという欠点がある。この対数増
幅器においては、入力端子の前段に適当な温度係数をも
つ減衰器を設けることにより、入力電圧範囲と温度特性
を改善することはできるが、そのような特性をもつ減衰
器をモノリシックに実現するには、特殊な製造プロセス
を必要とする。The logarithmic amplifier shown in FIGS. 7 and 8 can operate at high speed, but the accuracy is not high because it is an approximate output of logarithmic conversion, the input voltage range is small, and it is difficult to correct the temperature characteristic. There is a drawback that In this logarithmic amplifier, the input voltage range and temperature characteristics can be improved by installing an attenuator with an appropriate temperature coefficient in front of the input terminal, but an attenuator with such characteristics is realized monolithically. Requires a special manufacturing process.
【0007】以上のように、従来の対数増幅器は高速動
作が困難であるか、又は高速動作が可能であっても温度
特性の補償が困難であるという問題点がある。As described above, the conventional logarithmic amplifier has a problem that it is difficult to operate at high speed, or even if it can operate at high speed, it is difficult to compensate the temperature characteristic.
【0008】本発明は、従来の対数増幅器における上記
問題点を解消するためになされたもので、高速で温度特
性の変動の小さい対数増幅器を提供することを目的とす
る。The present invention has been made to solve the above problems in the conventional logarithmic amplifier, and an object of the present invention is to provide a logarithmic amplifier which is fast and has a small variation in temperature characteristic.
【0009】[0009]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、入力信号の対数変換値を出力す
る対数増幅器において、基準電圧源と、該基準電圧源に
接続されて基準電圧を分圧する抵抗ラダーと、該抵抗ラ
ダーによって得られるN個の分圧点の電位と入力信号電
圧を比較するN個の比較回路と、該N個の比較回路の出
力によって制御されるN個のスイッチ回路と、該N個の
スイッチ回路に接続されたN個の定電流源とを備え、前
記N個の定電流源とスイッチ回路からなる定電流源回路
を前記比較回路の出力によりスイッチングして得られる
電流の和を出力とするように構成するものである。In order to solve the above problems, the present invention provides a reference voltage source and a reference voltage source connected to the reference voltage source in a logarithmic amplifier which outputs a logarithmic conversion value of an input signal. A resistor ladder for dividing the voltage, N comparator circuits for comparing the input signal voltage with the potentials of the N voltage dividing points obtained by the resistor ladder, and N comparators controlled by the outputs of the N comparator circuits. Switch circuit and N constant current sources connected to the N switch circuits, the constant current source circuit including the N constant current sources and the switch circuit is switched by the output of the comparison circuit. The output current is the sum of the electric currents obtained by the above.
【0010】このように構成した対数増幅器において
は、基準電圧を抵抗ラダーで分圧して指数関数的な関係
をもつように分圧点電位を取り出し、この分圧点電位と
入力電圧を比較回路で比較し、該比較回路の出力によっ
て定電流源をスイッチングして、定電流源の合計出力を
得ることにより、入力電圧の対数変換に近似した出力電
流を得ることができる。In the logarithmic amplifier configured as described above, the reference voltage is divided by the resistance ladder to extract the potential of the voltage dividing point so as to have an exponential relationship, and the potential of the voltage dividing point and the input voltage are compared by the comparison circuit. By comparing and switching the constant current source by the output of the comparison circuit to obtain the total output of the constant current source, it is possible to obtain the output current approximate to the logarithmic conversion of the input voltage.
【0011】そして、比較回路と定電流源のスイッチ回
路は高速動作が可能であり、この比較回路とスイッチ回
路を並列に動作させているため、対数増幅器全体を高速
に動作させることができる。また基準電圧源及び定電流
源の温度係数を実質的に無視できる程度に小さくするこ
とにより、良好な温度特性を得ることができる。The comparison circuit and the switch circuit of the constant current source can operate at high speed. Since the comparison circuit and the switch circuit are operated in parallel, the entire logarithmic amplifier can be operated at high speed. In addition, good temperature characteristics can be obtained by making the temperature coefficients of the reference voltage source and the constant current source small enough to be ignored.
【0012】[0012]
【実施例】次に実施例について説明する。図1は、本発
明に係る対数増幅器の基本的な実施例を示す回路構成図
である。図において、1は抵抗ラダーで、4個の抵抗R
1と1個の抵抗R3の直列接続回路と、該直列接続回路
の各接続点A,B,C,DとGND間に接続された4個
の抵抗R2とで構成され、該抵抗ラダー1の一端には基
準電圧VREF が印加され、他端はGNDに接続されてい
る。EXAMPLES Next, examples will be described. FIG. 1 is a circuit configuration diagram showing a basic embodiment of a logarithmic amplifier according to the present invention. In the figure, 1 is a resistor ladder, and 4 resistors R
1 and one resistor R3 connected in series, and four resistors R2 connected between each connection point A, B, C, D and GND of the series connected circuit. The reference voltage V REF is applied to one end, and the other end is connected to GND.
【0013】2-1,2-2,2-3,2-4はコンパレータ
で、それぞれの一方の入力端には前記抵抗ラダー1の接
続点A,B,C,Dの電位VA ,VB ,VC ,VD が印
加され、他方の入力端には入力電圧VINが印加されるよ
うになっている。3-1,3-2,3-3,3-4は定電流源I
0 のスイッチ回路で、それぞれコンパレータ2-1,2-
2,2-3,2-4の出力で制御されるようになっており、
スイッチ回路の各出力端は共通に接続され、出力端子4
に接続されている。Reference numerals 2-1, 2-2, 2-3, and 2-4 are comparators, and the potentials V A and V of the connection points A, B, C, and D of the resistor ladder 1 are provided at one input terminals of each of them. B , V C , and V D are applied, and the input voltage V IN is applied to the other input end. 3-1, 3-2, 3-3, 3-4 are constant current sources I
0 switch circuit, comparators 2-1 and 2-
It is controlled by the output of 2, 2-3, 2-4,
The output terminals of the switch circuit are connected in common and output terminal 4
It is connected to the.
【0014】このように構成された対数増幅器において
は、基準電圧VREF を抵抗ラダー1で分圧して得られる
指数関数的な関係をもつ分圧点A,B,C,Dの電位V
A ,VB ,VC ,VD と入力電圧VINとが、コンパレー
タ2-1,2-2,2-3,2-4でそれぞれ比較され、各コン
パレータ2-1,・・・ 2-4の出力によってスイッチ回路3
-1,3-2,3-3,3-4が制御される。そして、これらの
スイッチ回路3-1,・・・ 3-4のスイッチングにより定電
流源I0 の合計出力を得ることにより、入力電圧VINの
対数変換に近似した出力電流IOUT が得られる。この対
数増幅器における入出力特性を図2に示す。In the logarithmic amplifier constructed as described above, the potential V of the voltage dividing points A, B, C and D having an exponential relationship obtained by dividing the reference voltage V REF by the resistance ladder 1.
A , V B , V C , and V D and the input voltage V IN are compared by comparators 2-1, 2-2, 2-3, and 2-4, respectively, and each comparator 2-1, ... Switch circuit 3 by the output of 4
-1, 3-2, 3-3, 3-4 are controlled. By obtaining the total output of the constant current source I 0 by switching these switch circuits 3-1, ... 3-4, the output current I OUT approximated to the logarithmic conversion of the input voltage V IN can be obtained. The input / output characteristics of this logarithmic amplifier are shown in FIG.
【0015】上記基本的な実施例においては、説明を簡
単にするため、分圧点をA〜Dの4点としたものを示し
たが、これを増加することにより対数変換誤差を小さく
することができる。In the above-mentioned basic embodiment, for the sake of simplicity of explanation, the voltage dividing points are shown as four points A to D, but the logarithmic conversion error can be reduced by increasing this. You can
【0016】次に、本発明に係る対数増幅器の具体的な
実施例を図3に基づいて説明する。この実施例は、図1
に示した基本的な実施例におけるコンパレータとスイッ
チ回路を、2つのトランジスタのエミッタを接続したエ
ミッタ結合回路で構成したものである。すなわち、抵抗
ラダー1の各接続点(分圧点)A〜Dの電位VA 〜VD
を、それぞれベースに印加したトランジスタQ1,Q
3,Q5,Q7と、入力電圧VINをそれぞれベースに印
加したトランジスタQ2,Q4,Q6,Q8を設け、ト
ランジスタQ1,Q2の各エミッタを抵抗を介して共通
接続して定電流源I0 に接続し、同様にトランジスタQ
3,Q4の各エミッタ,トランジスタQ5,Q6の各エ
ミッタ,及びトランジスタQ7,Q8の各エミッタを抵
抗を介してそれぞれ共通接続して定電流源I0 に接続す
る。そしてトランジスタQ1,Q3,Q5,Q7の各コ
レクタは電源VCCに接続し、トランジスタQ2,Q4,
Q6,Q8のコレクタは共通に接続して、出力端子4を
介して電流−電圧変換回路11に接続されるようになって
いる。Next, a specific embodiment of the logarithmic amplifier according to the present invention will be described with reference to FIG. This embodiment is shown in FIG.
The comparator and the switch circuit in the basic embodiment shown in (4) are configured by an emitter coupling circuit in which the emitters of two transistors are connected. That is, the potentials V A to V D of the connection points (voltage dividing points) A to D of the resistance ladder 1
Are applied to the bases of the respective transistors Q1 and Q
3, Q5 and Q7 and transistors Q2, Q4, Q6 and Q8 to which the input voltage V IN is applied to the bases are respectively provided, and the emitters of the transistors Q1 and Q2 are commonly connected through resistors to form a constant current source I 0 . Connect, likewise transistor Q
The emitters of Q3, Q4, the emitters of transistors Q5, Q6, and the emitters of transistors Q7, Q8 are commonly connected via resistors and connected to a constant current source I 0 . The collectors of the transistors Q1, Q3, Q5, Q7 are connected to the power source V CC , and the transistors Q2, Q4,
The collectors of Q6 and Q8 are commonly connected and connected to the current-voltage conversion circuit 11 via the output terminal 4.
【0017】このように構成した対数増幅器において、
基準電圧VREF を抵抗ラダー1で分圧して得られる分圧
点電位VA ,VB ,VC ,VD は、それぞれ次式(2)
〜(5)で表される。 VD =VREF /β ・・・・・(2) VC =VREF /β2 ・・・・・(3) VB =VREF /β3 ・・・・・(4) VA =VREF /β4 ・・・・・(5) 但し、β=(α+1)/αで、αは抵抗値の比を決める
定数で、抵抗R1,R2,R3の抵抗値R1 ,R2 ,R
3 と次式(6),(7)に示す関係がある。 R3 =(α+1)R1 ・・・・・(6) R2 =α(α+1)R1 ・・・・・(7)In the logarithmic amplifier configured as described above,
The voltage dividing point potentials V A , V B , V C , and V D obtained by dividing the reference voltage V REF with the resistor ladder 1 are respectively expressed by the following equation (2).
It is represented by (5). V D = V REF / β (2) V C = V REF / β 2 (3) V B = V REF / β 3 (4) V A = V REF / β 4 (5) where β = (α + 1) / α, and α is a constant that determines the ratio of resistance values, and the resistance values R 1 , R 2 , R 3 of the resistors R 1 , R 2 , R 3 , R
3 and the following equations (6) and (7). R 3 = (α + 1) R 1 (6) R 2 = α (α + 1) R 1 (7)
【0018】次に、この実施例の動作について説明す
る。上記(2)〜(5)式で示される分圧点電位VA 〜
VD は、入力電圧VINと比較され定電流源I0 をスイッ
チングする。スイッチングされた定電流源I0 の電流の
和を出力電流IOUT として出力し、電流−電圧変換回路
11によって電圧信号に変換される。ここで、入力電圧V
INが、VB <VIN<VC である場合は、トランジスタQ
2,Q4,Q7は完全にON状態であり、トランジスタ
Q1,Q3,Q8は完全にOFF状態になる。トランジ
スタQ5,Q6のコレクタ電流の比は、分圧点電位VC
と入力電圧VINの値によって決定される。出力電流I
OUT は、トランジスタQ2,Q4,Q6,Q8のコレク
タ電流の和であるから、トランジスタQ6のコレクタ電
流をIC6とすると、次式(8)で表される。 IOUT =2I0 +IC6 ・・・・・(8)Next, the operation of this embodiment will be described. The voltage dividing point potential V A shown by the above equations (2) to (5)
V D is compared with the input voltage V IN to switch the constant current source I 0 . The sum of the currents of the switched constant current sources I 0 is output as the output current I OUT , and the current-voltage conversion circuit
Converted to a voltage signal by 11. Where input voltage V
IN is, if a V B <V IN <V C , the transistor Q
2, Q4, Q7 are completely ON, and the transistors Q1, Q3, Q8 are completely OFF. The ratio of the collector currents of the transistors Q5 and Q6 is the voltage dividing point potential V C.
And the value of the input voltage V IN . Output current I
OUT is the sum of the collector currents of the transistors Q2, Q4, Q6, and Q8, so that when the collector current of the transistor Q6 is I C6 , it is expressed by the following equation (8). I OUT = 2I 0 + I C6 (8)
【0019】トランジスタQ1〜Q8のエミッタ抵抗
を、それぞれ適当な値に設定することにより、入出力特
性は図4において実線aで示すようになる。この図から
わかるように、入力電圧VINに対して出力電流IOUT が
段階的に変化している図1に示した基本的な実施例の入
出力特性(図2)よりも、直線に近くなっており、結果
として対数変換誤差が小さくなっている。なお、図4に
おいて波線bは対数増幅器の理想的な入出力特性を示し
ている。By setting the emitter resistances of the transistors Q1 to Q8 to appropriate values, the input / output characteristics become as shown by the solid line a in FIG. As can be seen from this figure, the output current I OUT changes stepwise with respect to the input voltage V IN , and is closer to a straight line than the input / output characteristics (FIG. 2) of the basic embodiment shown in FIG. As a result, the logarithmic conversion error is reduced. In FIG. 4, the broken line b indicates the ideal input / output characteristic of the logarithmic amplifier.
【0020】この実施例において、基準電圧VREF と定
電流源I0 の温度特性を、実質的に無視できる程度に小
さくすることにより、対数変換特性の温度変動を小さく
することができる。図5に基準電圧VREF 及び定電流源
I0 の発生回路の構成例を示す。この構成例は、電流源
回路21と、電流源の温度補償回路22と、定電流出力回路
23と、バンドギャップ電圧を利用した基準電圧発生回路
24とで構成されている。In this embodiment, the temperature variation of the logarithmic conversion characteristic can be reduced by making the temperature characteristics of the reference voltage V REF and the constant current source I 0 small enough to be ignored. FIG. 5 shows a configuration example of a generating circuit for the reference voltage V REF and the constant current source I 0 . This configuration example includes a current source circuit 21, a current source temperature compensation circuit 22, and a constant current output circuit.
23, and a reference voltage generation circuit using the bandgap voltage
It consists of 24 and.
【0021】また、この実施例においては、トランジス
タが飽和せず、また定電流のスイッチングを並列に行っ
ている等の理由により、高速動作が可能である。Further, in this embodiment, high speed operation is possible because the transistors are not saturated and constant current switching is performed in parallel.
【0022】更にまた、この実施例において、出力電流
IOUT にI0 /2の電流をオフセットとして加算するこ
とにより、図4において実線cで示すように、対数変換
特性は理想的な特性に近づけることができる。[0022] Furthermore, in this embodiment, by adding a current of I 0/2 as an offset to the output current I OUT, as shown by the solid line c in FIG. 4, the logarithmic conversion characteristic close to the ideal characteristics be able to.
【0023】[0023]
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、高速動作が可能であると共に温度特性
の良好な対数増幅器を実現することができる。As described above on the basis of the embodiments,
According to the present invention, it is possible to realize a logarithmic amplifier that can operate at high speed and has good temperature characteristics.
【図1】本発明に係る対数増幅器の基本的な実施例を示
すブロック構成図である。FIG. 1 is a block diagram showing a basic embodiment of a logarithmic amplifier according to the present invention.
【図2】図1に示した実施例の入出力特性を示す図であ
る。FIG. 2 is a diagram showing input / output characteristics of the embodiment shown in FIG.
【図3】本発明の具体的な実施例を示す回路構成図であ
る。FIG. 3 is a circuit configuration diagram showing a specific embodiment of the present invention.
【図4】図3に示した実施例の入出力特性を示す図であ
る。FIG. 4 is a diagram showing input / output characteristics of the embodiment shown in FIG.
【図5】図3に示した実施例における基準電圧及び定電
流の発生回路の構成例を示す回路構成図である。5 is a circuit configuration diagram showing a configuration example of a reference voltage and constant current generating circuit in the embodiment shown in FIG.
【図6】従来の対数増幅器の構成例を示すブロック構成
図である。FIG. 6 is a block diagram showing a configuration example of a conventional logarithmic amplifier.
【図7】従来の対数増幅器の他の構成例を示すブロック
構成図である。FIG. 7 is a block configuration diagram showing another configuration example of a conventional logarithmic amplifier.
【図8】図7に示した従来例の全波検出器とアンプ/リ
ミッタの回路構成例を示す図である。8 is a diagram showing a circuit configuration example of a conventional full-wave detector and an amplifier / limiter shown in FIG.
1 抵抗ラダー 2-1,2-2,2-3,2-4 コンパレータ 3-1,3-2,3-3,3-4 スイッチ回路 4 出力端子 11 電流−電圧変換回路 1 Resistance ladder 2-1, 2-2, 2-3, 2-4 Comparator 3-1, 3-2, 3-3, 3-4 Switch circuit 4 Output terminal 11 Current-voltage conversion circuit
Claims (3)
幅器において、基準電圧源と、該基準電圧源に接続され
て基準電圧を分圧する抵抗ラダーと、該抵抗ラダーによ
って得られるN個の分圧点の電位と入力信号電圧を比較
するN個の比較回路と、該N個の比較回路の出力によっ
て制御されるN個のスイッチ回路と、該N個のスイッチ
回路に接続されたN個の定電流源とを備え、前記N個の
定電流源とスイッチ回路からなる定電流源回路を前記比
較回路の出力によりスイッチングして得られる電流の和
を出力とするように構成したことを特徴とする対数増幅
器。1. A logarithmic amplifier for outputting a logarithmic conversion value of an input signal, a reference voltage source, a resistor ladder connected to the reference voltage source for dividing the reference voltage, and N resistors obtained by the resistor ladder. N comparison circuits for comparing the potential of the pressure point and the input signal voltage, N switch circuits controlled by the outputs of the N comparison circuits, and N switch circuits connected to the N switch circuits. A constant current source, and configured to output a sum of currents obtained by switching the constant current source circuit including the N constant current sources and a switch circuit by the output of the comparison circuit. Logarithmic amplifier.
前記分圧点電位をベースに印加したトランジスタのエミ
ッタと、前記入力信号電圧をベースに印加したトランジ
スタのエミッタとを接続したエミッタ結合回路で構成し
たことを特徴とする請求項1記載の対数増幅器。2. The comparison circuit and the switch circuit,
2. The logarithmic amplifier according to claim 1, wherein the logarithmic amplifier comprises an emitter coupling circuit in which the emitter of the transistor to which the potential of the voltage dividing point is applied to the base is connected to the emitter of the transistor to which the input signal voltage is applied to the base.
係数を実質的に無視できる程度に小さくしたことを特徴
とする請求項1又は2記載の対数増幅器。3. A logarithmic amplifier according to claim 1, wherein the temperature coefficients of the reference voltage source and the constant current source are made small enough to be ignored.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027193A JPH06223211A (en) | 1993-01-25 | 1993-01-25 | Logarithmic amplifier |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP5027193A JPH06223211A (en) | 1993-01-25 | 1993-01-25 | Logarithmic amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06223211A true JPH06223211A (en) | 1994-08-12 |
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Family Applications (1)
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|---|---|---|---|
| JP5027193A Withdrawn JPH06223211A (en) | 1993-01-25 | 1993-01-25 | Logarithmic amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06223211A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101299607B (en) | 2007-04-30 | 2012-09-26 | 鸿富锦精密工业(深圳)有限公司 | Interface circuit |
| TWI415390B (en) * | 2007-05-18 | 2013-11-11 | Hon Hai Prec Ind Co Ltd | Interface circuit |
-
1993
- 1993-01-25 JP JP5027193A patent/JPH06223211A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101299607B (en) | 2007-04-30 | 2012-09-26 | 鸿富锦精密工业(深圳)有限公司 | Interface circuit |
| TWI415390B (en) * | 2007-05-18 | 2013-11-11 | Hon Hai Prec Ind Co Ltd | Interface circuit |
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