JPH06203191A - べき乗回路 - Google Patents
べき乗回路Info
- Publication number
- JPH06203191A JPH06203191A JP4361692A JP36169292A JPH06203191A JP H06203191 A JPH06203191 A JP H06203191A JP 4361692 A JP4361692 A JP 4361692A JP 36169292 A JP36169292 A JP 36169292A JP H06203191 A JPH06203191 A JP H06203191A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- circuit
- output
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/10—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 内部データ保持が可能なアナログタイプのべ
き乗回路を提供することを目的とする。 【構成】 ＲＣ回路ＲＣ1の充電特性を用いて電圧レベ
ルを時間に変換し、時間をクロック数としてデジタルカ
ウンタＣＮＴに登録し、登録データをビットシフトする
ものである。
き乗回路を提供することを目的とする。 【構成】 ＲＣ回路ＲＣ1の充電特性を用いて電圧レベ
ルを時間に変換し、時間をクロック数としてデジタルカ
ウンタＣＮＴに登録し、登録データをビットシフトする
ものである。
Description
【０００１】
【産業上の利用分野】この発明はべき乗回路に関する。
【０００２】
【従来の技術】近年、微細加工技術に関する設備投資金
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。しかしアナログコンピュータの内部データ
保持にはアナログまたは多値のレジスタあるいはメモリ
が必要であり、現在そのようなメモリは実現されていな
い。
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。しかしアナログコンピュータの内部データ
保持にはアナログまたは多値のレジスタあるいはメモリ
が必要であり、現在そのようなメモリは実現されていな
い。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、内部デー
タ保持が可能なアナログタイプのべき乗回路を提供する
ことを目的とする。
従来の問題点を解消すべく創案されたもので、内部デー
タ保持が可能なアナログタイプのべき乗回路を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】この発明に係るべき乗回
路は、ＲＣ回路の充電特性を用いて電圧レベルを時間に
変換し、時間をクロック数としてデジタルカウンタに登
録し、登録データをビットシフトするものである。
路は、ＲＣ回路の充電特性を用いて電圧レベルを時間に
変換し、時間をクロック数としてデジタルカウンタに登
録し、登録データをビットシフトするものである。
【０００５】
【実施例】次にこの発明に係るべき乗回路の１実施例を
図面に基づいて説明する。図１において、べき乗回路は
入力すべきアナログデータＤ1〜Ｄnを択一的に出力し得
るマルチプレクサＭＵＸを有し、ＭＵＸの出力はコンパ
レータＣＯＭＰに非反転入力として接続されている。Ｃ
ＯＭＰの反転入力には第１ＲＣ回路ＲＣ1が接続され、
ＲＣ1にはステップ状の開始信号ＲＶ1が入力されてい
る。ＲＣ1は第１端子がＲＶ1に接続されたレジスタンス
Ｒ1と、Ｒ1の第２端子に第１端子が接続されかつ第２端
子が接地されたキャパシタンスＣ1とよりなり、Ｃ1、Ｒ
1の接続点がＣＯＭＰの非反転入力に接続されている。
図面に基づいて説明する。図１において、べき乗回路は
入力すべきアナログデータＤ1〜Ｄnを択一的に出力し得
るマルチプレクサＭＵＸを有し、ＭＵＸの出力はコンパ
レータＣＯＭＰに非反転入力として接続されている。Ｃ
ＯＭＰの反転入力には第１ＲＣ回路ＲＣ1が接続され、
ＲＣ1にはステップ状の開始信号ＲＶ1が入力されてい
る。ＲＣ1は第１端子がＲＶ1に接続されたレジスタンス
Ｒ1と、Ｒ1の第２端子に第１端子が接続されかつ第２端
子が接地されたキャパシタンスＣ1とよりなり、Ｃ1、Ｒ
1の接続点がＣＯＭＰの非反転入力に接続されている。
【０００６】ＣＯＭＰは入力（ＤK−ＲＶ1）＜０のとき
には出力０であり、（ＤK−ＲＶ1）≧０となったときに
有為な出力１を生じる。ＣＯＭＰの出力およびＲＶ1は
には出力０であり、（ＤK−ＲＶ1）≧０となったときに
有為な出力１を生じる。ＣＯＭＰの出力およびＲＶ1は
【外１】 の論理ゲートＧに入力され、論理ゲートＧの出力はカウ
ンタＣＮＴにイネーブル信号Ｅとして入力されている。
すなわちＲＶ1＝１が入力されてから、ＣＯＭＰ＝１と
なるまでの期間においてカウンタはカウントを行う。Ｃ
ＮＴは、ビットシフト信号入力ＳＦＴ（２ビット）、乗
算・加算切り替え入力Ｍ／Ｄ（１ビット）、クロック入
力ＣＬＫ、およびカウントデータ出力ＣＤを有し、これ
らについて以下の信号定義が為されている。
ンタＣＮＴにイネーブル信号Ｅとして入力されている。
すなわちＲＶ1＝１が入力されてから、ＣＯＭＰ＝１と
なるまでの期間においてカウンタはカウントを行う。Ｃ
ＮＴは、ビットシフト信号入力ＳＦＴ（２ビット）、乗
算・加算切り替え入力Ｍ／Ｄ（１ビット）、クロック入
力ＣＬＫ、およびカウントデータ出力ＣＤを有し、これ
らについて以下の信号定義が為されている。
【０００７】
【表１】 Ｍ／Ｄ＝１の状態で、ＭＵＸにおいてアナログデータＤ
1〜Ｄnの１つ（Ｄkとする）を選択的に出力し、かつＲ
Ｖ1を１にすると、ＣＯＭＰの反転入力にはＲＶ1が入力
され、Ｃ1が充電されるにつれて反転入力の電位が上昇
していく。そして（Ｄk−ＲＶ1）＝０になったとき、Ｃ
ＯＭＰは停止信号Ｈ（＝１）を出力する。ＲＶ1はＲＣ1
への入力と同時にゲートＧに入力され、ＣＮＴはＣＬＫ
のカウントを開始しカウント値をインクリメントする。
ＣＬＫは一定周期のパルスであり、最終カウント値はＲ
Ｖ1入力時点から（Ｄk−ＲＶ1）＝０となるまでの時間
に対応する。
1〜Ｄnの１つ（Ｄkとする）を選択的に出力し、かつＲ
Ｖ1を１にすると、ＣＯＭＰの反転入力にはＲＶ1が入力
され、Ｃ1が充電されるにつれて反転入力の電位が上昇
していく。そして（Ｄk−ＲＶ1）＝０になったとき、Ｃ
ＯＭＰは停止信号Ｈ（＝１）を出力する。ＲＶ1はＲＣ1
への入力と同時にゲートＧに入力され、ＣＮＴはＣＬＫ
のカウントを開始しカウント値をインクリメントする。
ＣＬＫは一定周期のパルスであり、最終カウント値はＲ
Ｖ1入力時点から（Ｄk−ＲＶ1）＝０となるまでの時間
に対応する。
【０００８】ここに、ＣＯＭＰの反転入力の電圧を
Ｖin、Ｄkに対する時間をｔkとすると、 Ｖin＝ＲＶ1ｅｘｐ（−ｔk／Ｒ1Ｃ1） であり、 ｔk＝−Ｒ1Ｃ1ｌｏｇ（Ｄk／ＲＶ1） となる。
Ｖin、Ｄkに対する時間をｔkとすると、 Ｖin＝ＲＶ1ｅｘｐ（−ｔk／Ｒ1Ｃ1） であり、 ｔk＝−Ｒ1Ｃ1ｌｏｇ（Ｄk／ＲＶ1） となる。
【０００９】１回のカウントの終了後、カウント値をそ
のままにして、新たなデータＤk+1を選択し、Ｍ／Ｄ＝
０とするとともに、ＲＶ1＝１とすると、Ｄk+1に対応し
た時間ｔk+1がｔkから減算される。すなわち、 ｔk−ｔk+1＝−Ｒ1Ｃ1ｌｏｇ｛（Ｄk／Ｄk+1）／（ＲＶ
1）2｝ なる時間が登録される。これは、Ｄk／Ｄk+1の除算結果
に対応した時間となり、この時間をカウント値として保
持することは除算結果を保持することと等価である。
のままにして、新たなデータＤk+1を選択し、Ｍ／Ｄ＝
０とするとともに、ＲＶ1＝１とすると、Ｄk+1に対応し
た時間ｔk+1がｔkから減算される。すなわち、 ｔk−ｔk+1＝−Ｒ1Ｃ1ｌｏｇ｛（Ｄk／Ｄk+1）／（ＲＶ
1）2｝ なる時間が登録される。これは、Ｄk／Ｄk+1の除算結果
に対応した時間となり、この時間をカウント値として保
持することは除算結果を保持することと等価である。
【００１０】そして任意個数のデータについてＭ／Ｄを
切り替えれば、乗除算を組み合せた演算が可能であり、
Ｄ1〜Ｄk全体に対する乗除算結果 Ｄ1 p1×Ｄ2 p2×・・・・×Ｄn pn ｐｋ＝１または−１ を得ることも可能である。
切り替えれば、乗除算を組み合せた演算が可能であり、
Ｄ1〜Ｄk全体に対する乗除算結果 Ｄ1 p1×Ｄ2 p2×・・・・×Ｄn pn ｐｋ＝１または−１ を得ることも可能である。
【００１１】このように得られた乗除算結果に対し、Ｓ
ＦＴ１を設定したうえでＳＦＴ０に０、１の変化を与え
ることにより、最終的乗除算結果に対応した時間（以下
Ｔｔという）に２k（ｋ＝±１、±２、・・・）を乗じ
た時間 Ｔｔ×２k が得られる。ここで乗除算結果をＸ、２k＝Ｙとする
と、 Ｔｔ×２k＝−Ｙ（Ｒ1Ｃ1ｌｏｇＸ）＋ＹＺ ＝−（Ｒ1Ｃ1）ｌｏｇＸY＋ＹＺ Ｚ：定数 となり、ＸYのべき乗演算と等価である。
ＦＴ１を設定したうえでＳＦＴ０に０、１の変化を与え
ることにより、最終的乗除算結果に対応した時間（以下
Ｔｔという）に２k（ｋ＝±１、±２、・・・）を乗じ
た時間 Ｔｔ×２k が得られる。ここで乗除算結果をＸ、２k＝Ｙとする
と、 Ｔｔ×２k＝−Ｙ（Ｒ1Ｃ1ｌｏｇＸ）＋ＹＺ ＝−（Ｒ1Ｃ1）ｌｏｇＸY＋ＹＺ Ｚ：定数 となり、ＸYのべき乗演算と等価である。
【００１２】ＣＮＴのカウント値読出しのために、ＣＤ
には、ＲＣ1と同一特性の第２ＲＣ回路ＲＣ2が接続され
ている。ＲＣ2は、ＲＶ1に第１端子が接続されたレジス
タンスＲ2と、Ｒ2の第２端子に、トランジスタＴｒを介
して第１端子が接続されかつ第２端子が接地されたキャ
パシタンスＣ2とよりなり、ＴｒのゲートがＣＤに接続
されている。そして、Ｍ／Ｄ＝０としてカウント値をデ
クリメントする。カウント値が０の時点でＣＤ＝０とな
り、Ｔｒは遮断される。すなわち、ＲＶ1＝１となった
時点からＣＤ＝０になるまでの期間中Ｃ2は充電され、
充電終了時の充電電圧は合計時間に対応したアナログデ
ータＤoutとなる。これによって、乗除算結果をアナロ
グデータとして求め得ることが分る。
には、ＲＣ1と同一特性の第２ＲＣ回路ＲＣ2が接続され
ている。ＲＣ2は、ＲＶ1に第１端子が接続されたレジス
タンスＲ2と、Ｒ2の第２端子に、トランジスタＴｒを介
して第１端子が接続されかつ第２端子が接地されたキャ
パシタンスＣ2とよりなり、ＴｒのゲートがＣＤに接続
されている。そして、Ｍ／Ｄ＝０としてカウント値をデ
クリメントする。カウント値が０の時点でＣＤ＝０とな
り、Ｔｒは遮断される。すなわち、ＲＶ1＝１となった
時点からＣＤ＝０になるまでの期間中Ｃ2は充電され、
充電終了時の充電電圧は合計時間に対応したアナログデ
ータＤoutとなる。これによって、乗除算結果をアナロ
グデータとして求め得ることが分る。
【００１３】図２は第２実施例を示すものであり、この
実施例では、第１、第２ＲＣ回路を共通回路としてい
る。演算実行時には、ＣＤ＝１としてＴｒを導通させて
おき、ＲＶ＝１となったときに、ＲおよびＴｒを介して
Ｃを充電する。Ｈ＝１となってカウントが停止したとき
には、カウンタ値はそのときのデータＤkに対応した時
間分が加算される。Ｍ／Ｄ＝０のときには、カウント値
がデクリメントされ、カウント値が０になった時点でＣ
Ｄ＝０になる。これによってＴｒは遮断され、Ｃの充電
電圧が出力アナログデータＤoutとなる。
実施例では、第１、第２ＲＣ回路を共通回路としてい
る。演算実行時には、ＣＤ＝１としてＴｒを導通させて
おき、ＲＶ＝１となったときに、ＲおよびＴｒを介して
Ｃを充電する。Ｈ＝１となってカウントが停止したとき
には、カウンタ値はそのときのデータＤkに対応した時
間分が加算される。Ｍ／Ｄ＝０のときには、カウント値
がデクリメントされ、カウント値が０になった時点でＣ
Ｄ＝０になる。これによってＴｒは遮断され、Ｃの充電
電圧が出力アナログデータＤoutとなる。
【００１４】この実施例においてはＲＣ回路を共通にし
たので、ＲＣ回路の特性のばらつきによる計算精度の低
下という問題を回避し得る。
たので、ＲＣ回路の特性のばらつきによる計算精度の低
下という問題を回避し得る。
【００１５】
【発明の効果】前述のとおり、この発明に係るべき乗回
路は、ＲＣ回路の充電特性を用いて電圧レベルを時間に
変換し、時間をクロック数としてデジタルカウンタに登
録するので、アナログタイプのべき乗回路でありなが
ら、内部データ保持が可能であるという優れた効果を有
する。
路は、ＲＣ回路の充電特性を用いて電圧レベルを時間に
変換し、時間をクロック数としてデジタルカウンタに登
録するので、アナログタイプのべき乗回路でありなが
ら、内部データ保持が可能であるという優れた効果を有
する。
【図１】この発明に係るべき乗回路の第１実施例を示す
回路図である。
回路図である。
【図２】この発明に係るべき乗回路の第２実施例を示す
回路図である。
回路図である。
Ｄ1〜Ｄn アナログデータ ＭＵＸ マルチプレクサ ＣＯＭＰ コンパレータ ＲＣ1 第１ＲＣ回路 ＲＶ1 開始信号 Ｒ1，Ｒ2，Ｒ レジスタンス Ｃ1，Ｃ2，Ｃ キャパシタンス Ｇ 論理ゲート ＣＮＴ カウンタ Ｅ イネーブル信号 ＳＦＴ ビットシフト信号入力 Ｍ／Ｄ 乗算・加算切り替え信号 ＣＬＫ クロック入力 ＣＤ カウントデータ出力 Ｈ 停止信号 ＲＣ2 第２ＲＣ回路 Ｔｒ トランジスタ Ｄout アナログデータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内
Claims (2)
- 【請求項１】 キャパシタンスの第１端子をレジスタン
スに接続するとともに第２端子を接地し、レジスタンス
とキャパシタンスの接点を出力端子としかつキャパシタ
ンスの第２端子を入力端子とし、この入力端子にステッ
プ状の開始信号が入力される第１、第２ＲＣ回路と、入
力電圧および第１ＲＣ回路の出力が入力され、これらの
差が所定値以下のときに停止信号を出力する比較手段
と、所定周期の基準クロックと前記開始信号および停止
信号とが入力され、開始信号入力から停止信号入力まで
の期間中に基準クロックをカウントするカウンタ手段
と、第２ＲＣ回路のキャパシタンスとレジスタンスの接
続を開閉する開閉手段とを備え、前記カウンタ手段には
ビットシフト手段が設けられているべき乗回路。 - 【請求項２】 キャパシタンスの第１端子をレジスタン
スに接続するとともに第２端子を接地し、レジスタンス
とキャパシタンスの接点を出力端子としかつキャパシタ
ンスの第２端子を入力端子とし、この入力端子にステッ
プ状の開始信号が入力されるＲＣ回路と、このＲＣ回路
のキャパシタンスとレジスタンスの接続を開閉する開閉
手段と、入力電圧およびＲＣ回路の出力が入力され、こ
れらの差が所定値以下のときに停止信号を出力する比較
手段と、所定周期の基準クロックと前記開始信号および
停止信号とが入力され、開始信号入力から停止信号入力
までの期間中に基準クロックをカウントするカウンタ手
段とを備え、前記カウンタ手段にはビットシフト手段が
設けられているべき乗回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361692A JPH06203191A (ja) | 1992-12-28 | 1992-12-28 | べき乗回路 |
| US08/174,064 US5406131A (en) | 1992-12-28 | 1993-12-28 | Exponential circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361692A JPH06203191A (ja) | 1992-12-28 | 1992-12-28 | べき乗回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203191A true JPH06203191A (ja) | 1994-07-22 |
Family
ID=18474559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4361692A Pending JPH06203191A (ja) | 1992-12-28 | 1992-12-28 | べき乗回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406131A (ja) |
| JP (1) | JPH06203191A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151643A (en) * | 1991-03-04 | 1992-09-29 | Motorola, Inc. | Integral hang-up and battery charging apparatus |
| US6134569A (en) * | 1997-01-30 | 2000-10-17 | Sharp Laboratories Of America, Inc. | Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2255750A1 (ja) * | 1973-12-21 | 1975-07-18 | Siemens Ag | |
| JPH0727040B2 (ja) * | 1986-03-05 | 1995-03-29 | 富士電機株式会社 | 時間測定装置 |
| US5220203A (en) * | 1990-11-21 | 1993-06-15 | Analogic Corporation | Variable pulse width precision pulse generator |
-
1992
- 1992-12-28 JP JP4361692A patent/JPH06203191A/ja active Pending
-
1993
- 1993-12-28 US US08/174,064 patent/US5406131A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5406131A (en) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0233550B1 (en) | A time delay circuit for a semiconductor device | |
| JPH06203189A (ja) | 除算回路 | |
| US7053667B1 (en) | Single wire digital interface | |
| EP0809359A1 (en) | Pulse generating circuit having address transition detecting circuit | |
| US5325341A (en) | Digital timer apparatus and method | |
| US5029272A (en) | Input/output circuit with programmable input sensing time | |
| JPH06203191A (ja) | べき乗回路 | |
| AU629494B2 (en) | Self clocking binary information encoder | |
| JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
| JPH06195482A (ja) | 乗算回路 | |
| JP3617569B2 (ja) | 多ビット一致回路 | |
| EP1050108A1 (en) | A counter for performing multiple counts and method therefor | |
| US4584619A (en) | Programmable servo pattern generator | |
| CN116700431B (zh) | 事件驱动的时钟生成方法及装置、芯片及电子设备 | |
| JPH05206791A (ja) | Ｄ型フリップフロップ | |
| JP2778611B2 (ja) | クロック断検出回路 | |
| KR100239437B1 (ko) | 직렬 통신 인터페이스 | |
| JP2924100B2 (ja) | 状態遷移回路 | |
| JP3208742B2 (ja) | メモリデバイス | |
| JP3652032B2 (ja) | 演算装置及びその制御方法 | |
| JP3723993B2 (ja) | 低速動作保証リードオンリメモリ | |
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 | |
| JP3116706B2 (ja) | トリガ入力回路 | |
| JP2827679B2 (ja) | 半導体装置 | |
| CN114070273A (zh) | Amr传感器开关芯片的时序控制电路架构及控制方法 |