JPH0620120B2

JPH0620120B2 - 半導体装置

Info

Publication number: JPH0620120B2
Application number: JP59106664A
Authority: JP
Inventors: 信義田中; 繁幸松本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1984-05-28
Filing date: 1984-05-28
Publication date: 1994-03-16
Anticipated expiration: 2009-03-16
Also published as: JPS60251658A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は素子分離領域を有する半導体装置に係り、特に
一導電型の半導体で形成された素子分離領域を有効に利
用した半導体装置に関する。

本発明は、たとえば光励起により発生したキャリアを蓄
積し、蓄積されたキャリアにより発生した蓄積電圧を読
出す方式の光電変換装置等に適用される。

〔従来技術〕

第１図は、特願昭５８−１２０７５５号公報に記載され
ている光電変換装置を示し、第１図(a)は光センサセルを二次元的に配列した光電変
換装置の平面図、第１図(b)はそのＡ−Ａ′線断面図で
ある。

第１図(a)および(b)において、ｎ^＋シリコン基板１０１
上に光センサセルが配列されており、各光センサセルは
SiO₂，Si₃N₄，又はポリシリコン等より成る素子分離領
域１０２によって隣りの光センサセルから電気的に絶縁
されている。

各光センサセルは、エピタキシャル技術等で形成される
不純物濃度の低いｎ⁻領域１０３、その上にＰタイプの
不純物（たとえばボロン等）をドープしたバイポーラト
ランジスタのベースおよびＰチャネルMOSトランジスタ
のソースとなるｐ領域１０４と、ＰチャネルMOSトラン
ジスタのドレインとなるｐ領域１０５、前記バイポーラトランジスタのエミッタとなるｎ^＋領域
１０６、酸化膜１０７を挟んでＰチャネルMOSトランジスタのゲ
ート電極１０８、酸化膜１０７を通してｐ領域１０４に
パルスを印加するためのMOSキャパシタ電極１０９、エ
ミッタ電極１１０、そしてｐ領域１０５に所定電位を与
える電極１１１等で構成されている。

このような構成を有する光センサセルの動作を説明す
る。

まず、電荷蓄積動作では、ベースであるｐ領域１０４を
ｎ^＋領域１０６に対して負電圧にバイアスし、光によっ
て発生したホールを蓄積する。ホールの蓄積によって、
ｐ領域１０４の電位は正の方向に向って変化するが、光
の強さに応じて各光センサセルのｐ領域１０４の電位は
異なってくる。

この状態で読出し動作が行われる。すなわち読出しパル
ス電圧Ｖ_ＲがMOSキャパシタ電極１０９に印加される
と、ｐ領域１０４が正電位となり、ｐ領域１０４に蓄積
された情報がエミッタであるｎ^＋領域１０６側に読出さ
れる。そして読出しパルス電圧Ｖ_Ｒが接地電位にされ、
ｎ^＋領域１０６からエミッタ電極１１０を通して外部へ
情報が出力される。

次に、ｐ領域１０４の電位が光の強度に応じて異なって
いる状態で、ゲート電極１０８に負のパルスを印加して
リフレッシュ動作を行う。この負のパルスによって、Ｐ
チャネルMOSトランジスタは導通状態となり、ｐ領域１
０４に蓄積されているホールが除去されるとともにｐ領
域１０４が所定の負電圧に固定される。すなわち、この
リフレッシュ動作によって、ベースであるｐ領域１０４
の完全な初期化が行われたことになり、以後上述の蓄
積，読出し，リフレッシュという各動作が繰返えされ
る。

このように、リフレッシュ動作時にベースであるｐ領域
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。

しかしながら、特に光電変換装置では、感度の向上およ
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。

この点で、従来の光電変換装置は十分ではなかった。す
なわち、第１図に示すように、絶縁材より成る素子分離
領域１０２を有しているために、この領域分だけ素子が
大きくなり、しかもリフレッシュ時に導通状態となるＰ
チャネルMOSトランジスタの一方の主電極領域に所定の
負電圧を印加するための配線を特別に設ける必要があ
る。

一方、半導体より成る素子分離領域の場合、２〜４μｍ
の幅でチップ内を引きまわすと、抵抗値がシート抵抗の
２５００〜５０００倍となり、電位分布が発生する問題
が生ずる。

また素子分離領域を深く形成しようとすると、幅も同程
度に広くなり素子表面の無駄が大きくなってしまう。
又、特開昭 55-30855 号公報には静電誘導トランジスタ
のゲートに蓄積されているキャリアを引き抜く為のクリ
ア領域を各画素の一部を囲む構成のイメージセンサが記
載されている。しかしながら、該イメージセンサではク
リア動作がゲートと集積化されたＭＯＳトランジスタの
みで行われる為、該ＭＯＳトランジスタのオン・オフに
よるノイズが出力信号に現われてしまうことがあった。

〔発明の目的〕

本発明は上記従来の問題点に鑑みて成されたものであ
り、その目的は完全な素子分離が実現でき、素子分離領
域の抵抗値が低く、かつ素子表面を有効に利用できる半
導体装置を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明による半導体装置
は、第一導電型の半導体からなり光エネルギーを受ける
ことによりキャリアを蓄積可能な制御電極領域と、前記
第一導電型とは異なる第二導電型の半導体からなる第一
及び第二の主電極領域と、を有する光トランジスタと、前記第一の主電極領域に接続された出力回路と、を有す
る半導体装置において、前記第一の主電極領域を第一の基準電圧源に対して電気
的に結合し前記制御電極領域に蓄積されたキャリアを消
滅させる為の第一スイッチ手段と、前記制御電極領域を第二の基準電圧源に対して電気的に
結合させる為の第二スイッチ手段と、を有し、前記第二スイッチ手段は前記制御電極領域と第一導電型
の半導体からなる素子分離領域とを適時導通状態とする
ものであって、該素子分離領域は、第二導電型の半導体基体の表面上に
形成された第一導電型の半導体からなる下部領域を形成
した後、該下部領域上に前記第二の主電極領域の少なく
とも一部となる第二導電型の半導体層を形成し、その後
該半導体層の表面側から前記下部領域に接する第一導電
型の半導体からなる上部領域を形成することにより得ら
れた、前記下部領域及び前記上部領域を含むことを特徴
とする。

〔作用〕

本発明によれば、第二スイッチ手段により制御電極領域
の電位を一定電位にすると共に、第一スイッチ手段によ
り出力回路に接続された主電極領域をも一定電位にする
ことにより、制御電極領域と主電極領域との間に電流が
流れてリフレッシュ動作が行われる。従って第二スイッ
チ手段によるノイズが出力回路側に現われることが防止
できる。しかも第二スイッチ手段として上下方向複数の
領域からなる素子分離領域を利用することで高集積化が
可能となる。

即ち、特開昭 55-30855 号公報の技術では、ＭＯＳトラ
ンジスタのオンによりゲートの電位は、一旦、一定電位
（Ｖ_Ｂ）にそろうが、ＭＯＳトランジスタのゲート容量
によりオフの時にゲート電位がＶ_Ｂ＋αに変動する。こ
の変動分αは各セルのゲート容量のバラツキに大きく依
存するので、リセット動作を行なうとはいえ、固定パタ
ーンノイズがゲートの初期電位として残るのである。

これに対して、信号出力回路側の主電極領域を所定電位
に固定するリセット動作を併用すれば、制御電極領域と
該主電極領域との接合に電流が流れ、変動分αのバラツ
キが収束されて各セルの制御電極領域の電位（初期電
位）は一定になるのである。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第２図は本発明による半導体装置の製造方法の一実施例
の製造工程図であり、本実施例では光電変換装置の場合
を取り上げる。

まず、第２図(a)に示されるように、不純物濃度１×１
０¹⁵〜５×１０¹⁷cm^-3（望ましくは１×１０¹⁶〜１×１
０¹⁷cm^-3）のｎ型シリコン基板１の裏面に、不純物濃度
１×１０¹⁷〜１×１０²⁰cm^-3のオーミックコンタクト用
のｎ^＋層２をＰ，As又はSbの拡散によって形成する。続
いて、基板１上およびｎ^＋層２上に酸化膜ａ１をそれぞ
れ厚さ５００〜１５００Å形成する。

次に、基板１側の酸化膜ａ１上に厚さ０．８〜１．５μ
ｍのレジストａ２を塗布し、レジストパターニングを行
う〔第２図(b)〕。

そして、レジストａ２をマスクとして、Ｂ^＋をイオン注
入する（イオン注入量は１×１０¹³〜１×１０¹⁵c
m^-2）。イオン注入後、レジストａ２を（H₂SO₄+H₂O₂）
によって除去し、１０００℃〜１１００℃で１〜２時間
の熱処理を行う。この熱処理によって、基板１の表面付
近に打込まれたボロンが熱拡散によって押し込まれ、ｐ
^＋領域ａ３が形成される〔第２図(c)〕。

続いて、表と裏に形成された酸化膜ａ１を除去し、ｎ^＋
層２上に厚さ３０００〜７０００Åの酸化膜３をCVD法
によって形成すると〔第２図(d)〕。

酸化膜３はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。

次に、基板１の表面を、温度１０００℃，HCl２／mi
n，H₂を６０／minの条件で約１．５分間エッチングし
た後、ソースガスSiH₂Cl₂（１００％）を１．２／mi
n，ドーピングガス（H₂希釈PH₃，２０PPM）を１００c.
c.流し、成長温度１０００℃，１２０〜１８０Torrの減
圧下において、ｎ⁻エピタキシャル層４（以下、ｎ⁻層
４とする）を形成する。この時の単結晶成長速度は０．
５μｍ／min，厚さは２〜１０μｍ，そして不純物濃度
は１×１０¹²〜１０¹⁶cm^-3，好ましくは１０^１２〜１０
¹⁴cm^-3である。

ｎ⁻層４を成長させる際、ｐ^＋領域ａ３から不純物
（Ｂ）が成長しつつあるｎ⁻層４へ拡散し、ｐ^＋領域６
ａを形成する〔第２図(e)〕。

なお、減圧エピタキシャル法は、反応炉内をロータリー
ポンプ等で８０〜２００Torrの減圧状態とし、エピタキ
シャル成長させるものであり、高抵抗かつ基板からのオ
ートドープの少ない高品質のエピタキシャル層を成長さ
せることができる。

なお、ｎ⁻層４の品質を向上させるためには、基板をま
ず１１５０〜１２５０℃程度の高温処理で表面近傍から
酸素を除去して、その後８００℃程度の長時間熱処理に
より基板内部にマイクロディフェクトを多数発生させ、
デヌーデットゾーンを有するイントリンシックゲッタリ
ングの行える基板にしておくこともきわめて有効であ
る。

続いて、ｎ⁻層４上に厚さ４０００〜８０００Åの酸化
膜５をパイロジェネック酸化（H₂＋O₂），ウェット酸化
（O₂＋H₂O），又はスチーム酸化（N₂＋H₂O）により形成
する。更に、積層欠陥等のない良好な酸化膜を得るに
は、８００〜１０００℃の温度での高圧酸化が適してい
る。

そして、素子分離領域を形成するために、酸化膜５の一
部をフォトリソグラフィ法によって選択的に除去する
〔第２図(f)〕。

次に、ウエハ状に形成されたボロンナイトライド（以下
BNとする）を第２図(f)に示されるウエハと向い合せて
拡散炉内に配置し、H₂＋O₂＋N₂雰囲気で８００℃の熱処
理を行なって不純物Ｂを含んだボロンガラスを酸化膜５
およびｎ⁻層４上に付着させる。そして、N₂雰囲気中で
１１００℃の熱処理を５〜１５分間加えることで付着不
純物Ｂを浅く拡散させる。

その際表面に形成され、拡散の不均一を生ずるボロンガ
ラスをフッ酸＋HNO₃によって除去する。

さらに、８００℃，H₂＋O₂雰囲気で酸化を行う（３０〜
６０分間）。この酸化によって、完全に除去されなかっ
たボロンガラスおよび不純物Ｂの付着工程で生じた表面
近傍の欠陥を酸化膜中に取り込むことができる。

こうして形成された酸化膜をフッ酸で除去し、清浄で欠
陥の無い表面を露出させる。

続いて、９００〜１０００℃，H₂＋O₂雰囲気で１５〜４
０分間の押し込み（ドライブイン）を行い、ｐ^＋領域６
ｂおよび酸化膜７を形成する〔第２図(g)〕。

こうして、ｐ^＋領域６ａと６ｂとがつながって、ｐ^＋素
子分離領域（６ａ＋６ｂ）が形成される。以下、ｐ^＋素
子分離領域（６ａ＋６ａ）をｐ^＋素子分離領域６と記
す。

また、第２図(f)に示されるように酸化膜５を形成した
後、拡散源としてBSG（ボロンシリケートグラス；不純
物としてＢを含むSiO₂膜）をCVD法によって形成し、押
し込みを行うことで上記拡散と同様にｐ^＋領域６ｂを形
成することもできる。

このようにしてｐ^＋素子分離領域６が形成されると、次
にベース領域を形成するために酸化膜７（ただし酸化膜
５を含むものとする）を選択的にエッチング除去し、そ
こにバッファ用の酸化膜８を形成する〔第２図(h)〕。

酸化膜８は、ベース領域をイオン注入によって形成する
際のチャネリング防止、及び表面欠陥防止のために設け
られ、厚さは５００〜１５００Åである。また、この工
程でバックコートの酸化膜３は完全に取り除かれる。

続いて、BF₃を材料ガスとして生成されたB⁺イオン又はB
F₂ ⁺イオンをウエハへ打ち込む。この時酸化膜７がマス
クとなり、酸化膜８の下にだけB⁺イオンが注入される。
この表面濃度は１×１０¹⁵〜５×１０¹⁸cm^-3，望ましく
は１〜２０×１０¹⁶cm^-3であり、イオン注入量は７×１
０¹¹〜１×１０¹⁵cm^-2，望ましくは１×１０¹²〜１×１
０¹⁴cm^-2である。

こうしてイオンが注入されると、１０００〜１１００
℃，Ｎ_２雰囲気で熱拡散によってｐ型のベース領域９を
所定の深さまで形成する〔第２図(i)〕。

ベース領域９の深さはたとえば０．６〜１μｍ程度であ
る。

ベース領域９の厚さと不純物濃度は以下のような考えで
決定する。感度を上げようとすれば、ベース領域９の不
純物濃度を下げてベース・エミッタ間容量C_beを小さく
することが望ましい。C_beは略々次のように与えられ
る。

ただし、V_biはエミッタ・ベース間拡散電位であり、で与えられる。ここで、εはシリコン結晶の誘電率、N_D
はエミッタの不純物濃度、N_Aはベースのエミッタに隣接
する部分の不純物密度、n_iは真性キャリア濃度、A_eはベ
ース領域の面積、ｋはボルツマン定数、Ｔは温度、ｑは
単位電荷量である。N_Aを小さくする程C_beは小さくなっ
て、感度は上昇するが、N_Aをあまり小さくしすぎるとベ
ース領域が動作状態で完全に空乏化してパンチングスル
ー状態になってしまうため、あまり低くはできない。ベ
ース領域が完全に空乏化してパンチングスルー状態にな
らない程度に設定する。

なお、ベース領域９を形成する方法としては、CVD法に
よりBSGをウエハ上に堆積させて、１１００〜１２００
℃の熱拡散によって不純物Ｂを所定の深さまで拡散させ
て形成する方法もある。

この時のBSG堆積条件は、堆積温度３５０〜４５０℃，
ガスはB₂H₆＋SiH₄＋O₂，BSG中のボロン濃度は１×１０
²¹〜５×１０²¹cm^-3である。

こうして、ｐ^＋素子分離領域６およびベース領域９が形
成されると、酸化膜７および８を除去し、そしてガス
（Ｏ_２＋HCl＋Ｎ_２）を用い、温度８５０〜１０００℃
で厚さ数１０〜数１００Åの酸化膜１０を形成する〔第
２図(j)〕。

酸化膜１０の代わりに減圧CVD法を用いた窒化膜（Si
₃N₄）でも良い。窒化膜は、誘電率がSiO₂の約２倍であ
り、大きなコンデンサ容量を得ることができる。また酸
化膜（SiO₂膜）はSiとSiO₂の界面が安定であり、熱スト
レスや界面準位が少ないという利点がある。

酸化膜１０を形成すると、ｐ^＋イオンを５×１０¹⁰〜１
×１０¹³cm^-2イオン注入する。このイオン注入は、ベー
ス領域９と素子分離領域６との間に形成されるＰチャネ
ルMOSのしきい値電圧V_thを決定するために行われる。本
実施例では、しきい値電圧は０．５〜２Ｖに設定した。

続いて、窒化膜１１（Si₃N₄）を５００〜１５００Åの
厚さで酸化膜１０上に形成する〔第２図(k)〕。形成温
度は７００〜９００℃である。

次に、窒化膜１１上にさらにPSG膜１２を厚さ２０００
〜３０００Å形成した後、２度のマスク合せ工程を含む
フォトリソグラフィー工程により、エミッタとなるべき
部分は酸化膜１０，窒化膜１１，PSG膜１２をすべて除
去し、ＰチャネルMOSトランジスタのゲートおよびコン
デンサC_oxの部分は酸化膜１０の残して窒化膜１１およ
びPSG膜１２をエッチング除去する〔第２図(l)〕。

その後、Asドープのポリシリコンを（N₂＋SiH₄＋AsH₃）
又は（Ｈ_２＋SiH₄＋AsH₃）ガスでCVD法により堆積す
る。堆積温度は５５０℃〜９００℃程度、厚さは２００
０〜７０００Åである。むろん、ノンドープのポリシリ
コンをCVD法で堆積しておいて、その後As又はＰを拡散
しても良い。

そして、堆積したポリシリコン膜をマスク合わせフォト
リソグラフィ工程の後エッチングで除去し、さらにPSG
膜１２をエッチングすることで、リフトオフによりPSG
膜１２に堆積していたポリシリコンはセルファライン的
に除去され、ポリシリコン１３および１４が厚さ２００
０〜７０００Å形成される〔第２図(m)〕。

ただし、堆積したポリシリコンのエッチングはC₂Cl
₂F₄，（CB_rF₃＋Cl₂）等のガス系で行い、窒化膜１１の
エッチングはCH₂F₂等のガスで行う。

続いて、熱処理を行うことで、ポリシリコン１３から不
純物（As）をベース領域９の内部に拡散させ、ｎ^＋エミ
ッタ領域１５を形成する〔第２図(n)〕。

次に、厚さ３０００〜７０００ÅのPSG膜１６を上述の
ガス系のCVD法で堆積し、続いて、マスク合せ工程とエ
ッチング工程とによりポリシリコン１４上にコンタクト
ホールを開ける。このコンタクトホールに電極１７（A
l，Al−Si，Al−Cu−Si等の金属）を真空蒸着又はスパ
ッタリングによって堆積される〔第２図(o)〕。

続いて、PSG膜又はSiO₂膜等の層間絶縁膜１８をCVD法で
厚さ３０００〜６０００Å堆積させる。そして、マスク
合わせおよびエッチング工程により、ポリシリコン１３
上にコンタクトホールを開け、電極１９（Al，Al−Si，
Al−Cu−Si等の金属）を形成する〔第２図(p)〕。

そして最後に、パッシベーション膜２０（PSG膜又はSi₃
N₄膜等）をCVD法によって形成し、ウエハ裏面に電極２
１（Al，Al−Si，Au等の金属）を形成して完成する〔第
２図(g)〕。

第３図は本発明の他の実施例の製造工程図である。

第２図(e)においてｎ⁻エピタキシャル層を成長させた
時と同じ条件で、ｎ⁻層４を厚さ１〜５μｍエピタキシ
ャル成長させる。その際、ｐ^＋領域６ａが形成される。

続いて、ｎ⁻層４上に酸化膜ａ４を厚さ５００〜１５０
０Å形成し、さらにその上にレジストａ５を塗布してレ
ジストパターニングを行う〔第３図(a)〕。

そして、レジストａ５をマスクとして、Ｂ^＋をイオン注
入する（イオン注入量１×１０¹²〜１×１０¹⁴cm^-2）。
イオン注入後、レジスト９５を（H₂SO₄+H₂O₂）によって
除去し、１０００℃〜１１００℃で１〜２時間の熱処理
を行う。

この熱処理によって、ｎ⁻層４の表面付近に打込まれた
ボロン（Ｂ）が熱拡散によって押し込まれ、ｐ^＋領域ａ
６が形成されてｐ^＋領域６ａとつながる。そして酸化膜
ａ４を除去する〔第３図(b)〕。

続いて、ウエハ裏面のｎ^＋層２上に厚さ３０００〜７０
００Åの酸化膜をCVD法によって形成する（バックコー
ト）。

そして、ｎ⁻層４上にｎ⁻層２２を同一条件でエピタキ
シャル成長させ、ｐ^＋領域６ｂを形成する〔第３図
(c)〕。ｎ⁻層２２の厚さは１〜５μｍ、不純物濃度は
ｎ⁻層４と同じである。

次に、第３図(a)と同じ方法で、ｐ^＋領域６ｃを形成
し、ｐ^＋領域６ａ，６ｂ，６ｃによってｐ^＋素子分離領
域６が形成される。

以下、第２図(g)〜第２図(q)に示される工程によって、
第３図(d)に示される光電変換装置が完成する。

第４図は、第２図(q)および第３図(d)に示される光セン
サセルを２次元的に配列した光電変換装置の平面図であ
る。

次に、第２図(q)および第４図を参照しながら、本実施
例の構成および動作を説明する。

第２図(q)および第４図において、ｎ型シリコンの基板
１上にｎ⁻エピタキシャル層４が形成され、その中にｐ
^＋素子分離領域６（ただし、ここでは６ａと６ｂ）によ
って相互に電気的に絶縁されて光センサセルが形成され
ている。

各光センサセルは、ｎ⁻エピタキシャル層４上に光トラ
ンジスタとなるバイポーラトランジスタの制御電極領域
となるｐベース領域９、第一の主電極領域となるｎ^＋エ
ミッタ領域１５、酸化膜１０を挾んで、Ｐ−MOSトランジスタのゲートと
ｐベース領域９にパルスを印加するためのコンデンサC
_oxの電極とを兼ねている電極用のポリシリコン１４、ｎ^＋エミッタ領域１５に接続している電極用のポリシリ
コン１３、そして、ポリシリコン１３に接続した電極１９およびポ
リシリコン１４に接続した電極１７等で構成されてい
る。なお第２図（ｑ）では、ｎ⁻エピタキシャル層４、
及びｎ型シリコン基板１の一部が光トランジスタの第二
の主電極領域となっており、ｐ^＋領域６ａが下部領域、
ｐ^＋領域６ｂが上部領域となっている。また第３図
（ｄ）では、ｎ⁻層２２、ｎ⁻層４、及びｎ型シリコン
基板１の一部が光トランジスタの第二の主電極領域とな
っており、ｐ^＋領域６ａ，ｐ^＋領域６ｂが夫々下部領
域，上部領域となっており、ｐ^＋領域６ａ，ｐ^＋領域６
ｃが夫々下部領域，上部領域となっている。

このような構成を有する光センサセルの基本的動作を次
に説明する。

まず、電荷蓄積動作は、ｐベース領域９にｎ^＋エミッタ
領域１５に対して逆バイアス電位を与えた後、ポリシリ
コン１４の電位をＰ−MOSトランジスタのしきい値電圧
以上の正電位に保ち、Ｐ−MOSトランジスタをオフ状態
として、ｐベース領域９に光によって発生したホールを
蓄積する。

ホールの蓄積によって、ｐベース領域９の電位は正の方
向に向かって変化するが、光の強さによって各光センサ
セルのｐベース領域９の電位は異なってくる。

この状態で、正の読出しパルス電圧V_Rが電極１７からポ
リシリコン１４に印加される。電圧V_Rは正であるから、
Ｐ−MOSトランジスタはオフ状態のままである。

読出しパルス電圧Ｖ_Ｒがポリシリコン１４に印加される
と、ｐベース領域９がｎ^＋エミッタ領域１５に対して順
方向バイアス状態となり、ｎ^＋エミッタ領域１５からｐ
ベース領域９へ電子の注入が起こり、ｎ^＋エミッタ領域
１５の電位が次第に正電位方向に変化する。すなわち、
ｐベース領域９に蓄積された情報がエミッタ側へ読出さ
れる。

ある一定時間読乱しパルス電圧Ｖ_Ｒが印加された後、ポ
リシリコン１４が接地電位になると、ｐベース領域９は
ｎ^＋エミッタ領域１５に対して逆バイアス状態となり、
ｎ^＋エミッタ領域１５の電位変化は停止する。

この状態で、エミッタ側の情報がポリシリコン１３およ
び電極１９を通って外部へ読出される。

この読出しが終了すると、電極１９が接地され、ｎ^＋エ
ミッタ領域１５は接地電位となる。しかし、この状態で
は、ｐベース領域９に光の強度に対応した電位、すなわ
ち光情報が蓄積されたままであるから、この光情報を除
去する必要がある。

そこで、電極１７を通じて、ポリシリコン１４にＰ−MO
Sトランジスタのしきい値電圧V_thを超える負のパルス電
圧V_RH印加する。これによってＰ−MOSトランジスタは動
態状態となり、ｐベース領域９に蓄積されたホールは除
去され、ｐベース領域の電位はｐ^＋素子分離領域６に印
加されている所定の負電圧に固定される。

このリフレッシュ動作によって、ｐベース領域９は完全
な初期状態となり、以後上述した蓄積，読出し，リフレ
ッシュの各動作が繰返えされる。

このように、読出し時には、ポリシリコン１４の正のパ
ルスを印加し、リフレッシュ時には、負のパルスを印加
してＰ−MOSトランジスタをオン状態とするために、上
記動作が干渉することはない。

ところで、第４図のように光センサセルが配列された光
電変換装置の一部に強い光が当った場合、その部分の光
センサセルのｐベース領域９がｎ^＋エミッタ領域１５に
対して順方向バイアス状態となり、エミッタ側に信号が
読出されてブルーミング現象が生起する。

これを防止するために、蓄積動作時にポリシリコン１４
の電位を、ｐベース領域９の電位がゼロ電位に近ずいた
状態で、すなわちエミッタ側に信号が読出される前に、
Ｐ−MOSトランジスタが導通状態となるように設定して
も良い。

このようにポリシリコン１４の電位を設定することで、
ｐベース領域９とｎ^＋エミッタ領域１５とが順方向バイ
アス状態になる前に、Ｐ−MOSトランジスタが動態状態
となり、過剰電荷はｐ^＋素子分離領域６側へ流出し、ブ
ルーミング現象が防止される。

第５図は本実施例の回路図である。ただし、ここでは画
素数２×２＝４の場合を一例として取り上げるが、任意
の画素数ｎ×ｎの回路は同図の回路から容易に構成され
うる。

同図において、各光センサセルＥ_１１〜Ｅ_２２は第２図
(q)又は第３図(d)に示される構成を有している。すなわ
ち、バイポーラトランジスタ３０１のｐベース領域９
と、酸化膜１０を挾んで対向しているポリシリコン１４
とによってコンデンサC_ox３０２が形成され、ｐベース
領域９，ｐ^＋素子分離領域６，そしてポリシリコン１４
によって第二スイッチ手段となるＰ−MOSトランジスタ
３０３が形成される。本実施例では、ポリシリコン１４
が、コンデンサC_ox３０２の一方の電極とＰ−MOSトラン
ジスタ３０３のゲートとを兼ねているが、従来例（第１
図）のように別々に構成することもできる。

光センサセルＥ_１１およびＥ_１２の各電極１７は、スイ
ッチングトランジスタ（以下、SWTとする）３０４を介
してシフトレジスタＡの第１の並列出力端子に接続さ
れ、さらにSWT３０５を介して端子Ｔ_３に接続されてい
る。

光センサセルＥ_２１およびＥ_２２の各電極１７は、SWT
３０６を介してシフトレジスタＡの第２の並列出力端子
に接続され、さらにSWT３０７を介して端子Ｔ_３に接続
されている。

また、SWT３０４および３０６の各ゲート端子は端子Ｔ
_１に、SWT３０５および３０７の各ゲート端子は端子Ｔ
_２に各々接続されている。

光センサセルＥ_１１およびＥ_２１の各バイポーラトラン
ジスタ３０１のエミッタ電極１９は、SWT３０８を介し
て出力端子に接続され、さらに第一スイッチ手段となる
SWT３０９を介して接地されている。

光センサセルＥ_１２およびＥ_２２の各エミッタ電極１９
は、SWT３１０を介して出力端子に接続され、さらに第
一スイッチ手段となるSWT３１１を介して接地されてい
る。

また、SWT３０８および３１０の各ゲート端子は、シフ
トレジスタＢの第１および第２の並列出力端子にそれぞ
れ接続され、SWT３０９および３１１の各ゲート端子は
端子Ｔ_４に接続されている。

各光センサセルのＰ−MOSトランジスタ３０３のソース
領域、すなわちｐ^＋素子分離領域６には所定の負電圧Ｖ
_BBが印加され、また各光センサセルのバイポーラトラン
ジスタ３０１のコレクタ電極２１には所定の正電圧Ｖ_CC
が印加されている。

また、各端子Ｔ_１〜Ｔ_４には、所定のタイミングで電圧
が印加され、対応するSWTをオン状態にする。

シフトレジスタＡおよびＢには、所定のタイミングでシ
フトパルスが入力し、各並列出力端子から順次ハイレベ
ル（正電圧V_R）が出力される。

このような構成を有する本実施例の回路の動作を簡単に
説明する。

まず、SWT３０４，３０６，３０８，そして３１０をオ
フ状態、SWT３０５，３０７，３０９，そして３１１を
オン状態として、リフレッシュのための負電圧パルスを
端子Ｔ_３に印加する。これによって全光センサセルＥ
_１１〜Ｅ_２２のリフレッシュ動作が行われる。

続いて、SWT３０５および３０７をオフ状態にして、電
荷蓄積動作を行う。これによって、各ｐベース領域９に
その場所における光情報が蓄積される。

次に、SWT３０９および３１１をオフ状態、SWT３０４お
よび３０６をオン状態にして、蓄積された情報を順次読
出す動作を行う。

まず、シフトレジスタＡの第１の並列出力端子をハイレ
ベルにすることで、光センサセルＥ_１１およびＥ_１２の
各電極１７に正電圧V_Rを印加し、ｐベース領域９に蓄積
されている情報をエミッタ側へ読出す。続いて、シフト
レジスタＢの第１および第２の並列出力端子を順次ハイ
レベルとして、SWT３０８、そしてSWT３１０を順次オン
状態にする。この動作によって、光センサセルＥ_１１と
Ｅ_１２とに蓄積された増俸が順次外部へ出力される。

次に、シフトレジスタＡの第２の並列出力端子をハイレ
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ_２１とＥ_２２とに蓄積された
情報を同様に順次外部へ出力する。

こうして読出しが終了すると、上述のリフレッシュ動作
を行い、以後蓄積，読出し，リフレッシュの各動作を繰
返えす。

〔発明の効果〕

以上詳細に説明したように、本発明による半導体装置は
素子分離領域が複数段に分けて形成されるために、幅が
狭く、かつ深い素子分離領域を得ることができる。

素子分離領域が深く形成されるために、素子の分離が完
全となる。

素子分離領域の幅が狭いために、素子表面を有効に利用
することができ、素子のより小形化が可能となる。

素子分離領域の幅が狭く、かつ深いために、素子分離領
域をチップ内で引きまわしても抵抗値を低く抑えること
ができ、電位を与えても実質的に電位分布の発生を防止
することができる。

【図面の簡単な説明】

第１図(a)は従来の光電変換装置の平面図、第１図(b)は
そのＡ−Ａ′線平面図、第２図(a)〜(q)は本発明による半導体装置の製造方法の
第１実施例の製造工程図、第３図(a)〜(d)は本発明の第２実施例の一部省略された
製造工程図、第４図は第１又は第２実施例により製造された装置の平
面図、第５図は第１又は第２実施例により製造された装置の動
作を説明するための回路図である。１……基板、４……エピタキシャル層、６……素子分離
領域、９……ベース領域、１０……酸化膜、１３，１４
……ポリシリコン（電極用）、１５……エミッタ領域。

Claims

【特許請求の範囲】

【請求項１】第一導電型の半導体からなり光エネルギー
を受けることによりキャリアを蓄積可能な制御電極領域
と、前記第一導電型とは異なる第二導電型の半導体から
なる第一及び第二の主電極領域と、を有する光トランジ
スタと、前記第一の主電極領域に接続された出力回路と、を有す
る半導体装置において、前記第一の主電極領域を第一の基準電圧源に対して電気
的に結合し前記制御電極領域に蓄積されたキャリアを消
滅させる為の第一スイッチ手段と、前記制御電極領域を第二の基準電圧源に対して電気的に
結合させる為の第二スイッチ手段と、を有し、前記第二スイッチ手段は前記制御電極領域と第一導電型
の半導体からなる素子分離領域とを適時導通状態とする
ものであって、該素子分離領域は、第二導電型の半導体基体の表面上に
形成された第一導電型の半導体からなる下部領域を形成
した後、該下部領域上に前記第二の主電極領域の少なく
とも一部となる第二導電型の半導体層を形成し、その後
該半導体層の表面側から前記下部領域に接する第一導電
型の半導体からなる上部領域を形成することにより得ら
れた、前記下部領域及び前記上部領域を含むことを特徴
とする半導体装置。
【請求項２】特許請求の範囲第１項記載の半導体装置に
おいて、前記光トランジスタはバイポーラトランジスタ
である半導体装置。
【請求項３】特許請求の範囲第１項又は第２項記載の半
導体装置において、前記第二スイッチ手段はＰＭＯＳト
ランジスタである半導体装置。